KR20050016992A - 전자 회로, 전자 회로 장치 및 상호 접속 테스트 방법 - Google Patents

Abstract

본 발명에 따르면 전자 회로(100)와 다른 전자 회로의 상호 접속을 테스트하는 테스트 장치가 제공된다. 제 1 선택된 I/O 노드(120)는 전자 회로(100)의 기능 모드(functional mode) 동안에 입력 데이터를 수신하도록 구성되고, 전자 회로(100)의 테스트 모드 동안에 테스트 유닛(test unit)에 접속된다. 테스트 유닛은 다중 입력 XOR 또는 XNOR 게이트를 구현하는 조합형 회로(combinatorial circuit)(160)를 구비한다. 테스트 유닛은 또한 제 1 선택된 I/O 노드(120)와 제 2 선택된 I/O 노드(130) 사이에 로직 게이트(logic gate)(141∼144)를 경유하여 상호 접속부를 제공한다. 이러한 상호 접속부는 I/O 노드(131∼134)와 연결된 다른 전자 회로와의 상호 접속도 테스트 가능하게 하기 때문에, 전자 회로(100)의 상호 접속 테스트 적용 범위를 증가시킨다.

Description

전자 회로, 전자 회로 장치 및 상호 접속 테스트 방법{ELECTRONIC CIRCUIT WITH TEST UNIT FOR TESTING INTERCONNECTS}

본 발명은 전자 회로에 관한 것으로서, 이 전자 회로는 상호 접속부를 경유하여 상기 전자 회로를 적어도 하나의 다른 전자 회로에 접속시키는 복수의 입출력(I/O) 노드와, 전자 회로의 테스트 모드에서 상호 접속부를 테스트하는 테스트 유닛-테스트 유닛은 복수의 입력단 및 출력단을 갖고 배타적 논리 함수를 실행하는 조합형 회로(combinatorial circuit)를 포함함-을 포함하되, I/O 노드는 테스트 모드에서 테스트 유닛에 논리적으로 접속되고, 제 1 선택된 상기 I/O 노드는 제각기의 입력 신호를 전달하도록 구성되고, 조합형 회로의 복수의 입력단에 접속되어 있으며, 제 2 선택된 I/O 노드는 제 1 I/O 노드를 포함하고, 제각기의 출력 신호를 전달하도록 구성되며, 상기 제 1 I/O 노드는 상기 조합형 회로의 상기 출력단에 접속된다.

오늘날, 전자 디바이스는 전형적으로 복수의 상호 접속된 전자 회로, 예를 들면 집적 회로, 메모리 디바이스 등을 포함하고, 이들은 인쇄 회로 기판 상에 탑재될 수 있다. 이러한 전자 디바이스의 구조적 무결성(structural integrity)을 보장하기 위해서는, 전자 회로들 사이의 상호 접속부를 테스트해야 한다. IEEE 1149.1 표준에서 제시된 이러한 상호 접속 테스트를 용이하게 하는 표준화된 방법으로는, 즉 BST(boundary scan test)가 있다. 이 표준에 따르면, 전자 회로는 테스트 액세스 포트(test access port)(TAP) 제어기 내에 집적된 스테이트 머신(state machine)에 의해 제어되는 전용 하드웨어, 예를 들면 시프트 레지스터(shift register)를 가지고 테스트 신호의 제어 하에서 연장되며, 이 테스트 신호는 전용 핀(dedicated pins)을 통해 TAP 제어기에 제공된다. BST는 전자 회로 상호 접속부를 테스트하는 다용도의 견고한 방법을 제공하는데, 이는 여러 전자 회로 내에서 BST가 광범위하게 구현될 수 있게 한다. 그러나, 소정의 반도체 분야, 예를 들면 SDRAM 및 플래시 메모리 등과 같은 메모리 디바이스의 분야에서, 가격면에서의 압력이 너무 강해서 BST는 허용 가능한 솔루션이 될 수 없는데, 이는 예를 들면, 전자 회로 내에 요구되는 전용 경계 스캔 핀(boundary scan pins)을 포함하면 회로에서 요구되는 핀이 증가되는 결과를 초래하여 회로가 너무 값비싸게 되기 때문이다.

이러한 반도체 분야에서 전자 회로를 위한 상호 접속 테스트 솔루션은 공개된 유럽 특허 출원 제 EP 0979418-A1 호에서 제공되어 있는데, 이는 도입 단락에 언급된 전자 회로에 관해 개시한다. 유럽 특허 출원 제 EP 0979418-A1 호에 따른 전자 회로는 복수의 추가적인 전용 핀을 필요로 하지 않으면서 전자 회로의 상호 접속을 테스트하는 장치를 제공한다. 이 회로는 다수의 회로 입력단 및 회로 출력단 사이에서 XOR 또는 XNOR 함수를 실행하는 테스트 유닛을 포함한다. 결과적으로, 테스트 유닛에 대해 적절한 테스트 패턴이 제공된다면, 입력단 측의 상호 접속부에서의 단일 고착형 결함(stuck-at faults) 및 입력단 측에서 상호 접속부 사이의 단일 브리지 결함(bridging faults)을 테스트 유닛의 출력단에서 모두 검출할 수 있다.

그러나, 전자 회로가 제각기의 출력 신호를 전달하도록 배치되는 복수의 노드를 구비한다면, 오로지 테스트 유닛의 출력단에 접속된 노드의 상호 접속부만이 테스트된다는 단점이 존재한다. 나머지 출력 노드를 테스트할 수 있게 하기 위해서는, 추가적인 조합형 회로가 포함되어야 하는데, 이 회로는 전자 디바이스의 테스트 장치를 위한 추가적인 전용 영역을 제공하고, 그에 따라 전자 디바이스의 가격을 증가시킨다.

도 1은 본 발명에 따른 테스트 유닛을 구비하는 전자 회로를 도시하는 도면이다.

도 2a는 본 발명에 따른 테스트 유닛을 구비하는 전자 회로에 의해서 검출 가능한 상호 접속 결함을 도시하는 도면이다.

도 2b는 본 발명에 따른 테스트 유닛을 구비하는 전자 회로에 의해서 검출 가능한 다른 상호 접속 결함을 도시하는 도면이다.

도 3은 본 발명에 따른 전자 회로 장치를 도시하는 도면이다.

특히, 본 발명의 목적은 도입 단락에서 언급된 바와 같이 단순화된 출력 상호 접속부 테스트 가능성을 갖는 전자 회로를 제공하는 것이다.

다음에, 본 발명의 목적은 제 2 선택된 I/O 노드가 테스트 모드 동안에 조합형 회로를 바이패싱(bypasses)하는 접속부를 경유하여 제 1 선택된 I/O 노드 중 하나의 I/O 노드로 접속되는 제 2 I/O 노드를 더 포함하는 것에 의해 실현된다. 입력 신호를 실질적으로 직접 출력단에 대해 라우팅(routing)하면, 입력 노드에 접속된 출력 노드에서의 고정 결함도 검출할 수 있으므로, 보다 더 간단한 상호 접속 결함의 검출 가능성이 제공된다. 이는 특히 단일 결함을 보유하는 디바이스에 적용되는데, 이는 조합형 회로로부터 연장되는 제 1 I/O 노드에서의 출력 신호와, 입력 I/O 노드로부터 연장되는 제 2 I/O 노드에서의 출력 신호 사이의 차이를 식별함으로써 제 2 I/O 노드에서의 고정 결함을 검출할 수 있기 때문이다. 본 발명의 추가적인 이점은 조합형 회로의 입력단에 접속된 짝수 개수의 I/O 노드를 갖는 전자 디바이스에 대해 더 나은 진단(diagnostics)을 제공할 수 있다는 것이다. 유럽 특허 출원 제 EP 0979418-A1 호의 회로 설계 규칙에 따른 XOR 또는 XNOR 트리(tree)에 있어서, 다수의 입력단은 홀수 개 존재하여 최대의 진단, 예를 들면 상호 접속부 내의 고정 결함 또는 브리지 결함을 국부화(localize)하는 기능을 가능하게 해야 하는데, 이는 입력단이 짝수 개 존재하는 경우 서로 다른 결함이 조합형 회로에서 동일한 출력 패턴을 제공할 수 있으므로 몇몇 결함의 국부화가 불가능하기 때문이다. 디바이스의 폐기 및 그와 연관된 비용의 손실을 회피하기 위해서 전자 디바이스 내에서 결함 있는 상호 접속부를 복구하려는 요구가 존재하는 경우에, 우수한 진단 적용 범위가 중요해진다. 제 2 I/O 노드를 통해 획득될 수 있는 추가적인 테스트 결과는 또한 전자 회로의 입력단 측에서의 상호 접속 작용에 대한 추가적인 정보를 제공하고, 이는 테스트 장치의 진단이 향상되었다는 것을 의미한다. 제 2 I/O 노드는 예를 들면 버퍼 또는 인버터 등과 같은 추가적인 게이트를 경유하여 제 1 선택된 I/O 노드 중에서 I/O 노드로 접속되어, 출력단 측의 결함이 입력단 측에 있는 I/O 노드의 작용에 영향을 주는 것을 방지하는 것이 바람직하다는 것이 확인되었다.

제 2 선택된 I/O 노드는 테스트 모드에서, 조합형 회로를 바이패싱하는 다른 접속부를 경유하여 제 1 선택된 I/O 노드 중에서 다른 I/O 노드로 접속되는 제 3 노드를 더 포함하는 것이 유리하다. 더 많은 상호 접속부를 테스트할 수 있을 뿐만 아니라 제 2 선택된 I/O 노드에 접속된 상호 접속부들 사이의 브리지 결함을 검출할 수 있기 때문에, 입력 노드로부터 출력 노드로 향하는 복수의 접속부가 존재하는 것은 전자 회로 상호 접속부의 결함의 적용 범위를 명백히 향상시킨다.

제 2 노드가 인버터를 경유하여 제 1 선택된 I/O 노드 중에서 I/O 노드에 접속되고, 제 3 노드가 버퍼 회로를 경유하여 제 1 선택된 I/O 노드 중에서 다른 I/O 노드로 접속되는 것이 또한 유리하다. 이 장치는 제 2 선택으로서 제 1 및 제 2 I/O 노드와 관련되고, 제 1 선택으로서 I/O 노드 및 다른 I/O 노드와 관련되는 상호 접속부들 사이에서 연결 AND 결함(wired AND faults)을 국부화할 수 있게 하는데, 이는 입력 및 출력 I/O 노드의 쌍 사이의 2개의 접속부 중 오직 하나에서의 반전 특성만이 게이트의 앞뒤에서 브리징 AND 결함을 검출할 수 있게 하기 때문이다.

본 발명의 일실시예에서, 전자 회로는 테스트 제어 노드를 포함하고, 이 전자 회로는 테스트 제어 노드에서 테스트 제어 신호를 수신하는 것에 응답하여 테스트 모드를 스위칭하도록 구성된다. 이는 단일 전용 핀 및 단일 신호에 의해 전자 회로가 테스트 모드로 될 수 있게 함으로써, I/O 핀이 전자 회로의 원하는 기능 작용을 수행하는 메인 유닛에 논리적으로 접속되어 있는 전자 회로의 기능 모드로부터 테스트 모드로 빠르게 스위칭될 수 있게 한다는 이점을 제공한다.

본 발명의 다른 실시예에서, 전자 회로는 기능 모드에서 I/O 노드에 논리적으로 접속되는 메인 유닛(main unit)을 포함하고, 메인 유닛은 제 1 선택된 I/O 노드의 적어도 하나의 서브셋(subset)을 이용하여 사전 정의된 비트 패턴의 형태를 갖는 테스트 제어 신호를 수신하면 전자 회로를 상기 테스트 모드가 되게 한다. 이 장치는 메인 유닛에 몇몇 테스트 제어 회로를 추가함으로써 추가적인 핀을 필요로 하지 않으면서 전자 회로를 테스트 모드가 될 수 있게 한다는 이점을 제공한다.

다음으로, 본 발명의 다른 목적은 청구항 6에 기재된 전자 회로 장치에 의해 구현된다. 이러한 장치는 다른 전자 회로가 전자 회로를 위한 테스트 디바이스로서 작동할 수 있어서 값비싼 전용 테스터 장치를 필요로 하지 않기 때문에, 전자 회로를 위한 내장형 자체 테스트(built-in self-test)를 용이하게 한다.

다른 전자 회로가 제 2 선택된 I/O 노드로부터 테스트 결과 데이터를 수신하도록 구성되는 것이 유리하다. 이러한 방식으로, 동일 회로에 의해 테스트 생성 및 테스트 평가가 모두 수행될 수 있다.

다음으로, 본 발명의 또 다른 목적은 청구항 8에 기재된 방법에 의해 실현된다. 이러한 방법에 의해 상호 접속 테스트를 수행하면, 전자 회로의 출력단 측에서 더 많은 상호 접속 결함을 검출할 수 있기 때문에, 상술된 종래 기술에 개시된 방법에 비해서 더 나은 결함 검출 방법을 제공한다.

본 발명은 다음의 도면을 참조하여 보다 상세하고, 한정적이지 않은 예로서 설명되었다.

도 1에서, 전자 회로는 전자 회로(100)를 상호 접속부를 경유하여 적어도 하나의 다른 전자 회로(도시되지 않음)에 접속시키는 복수의 I/O 노드(120, 130)를 구비한다. 이 복수의 I/O 노드는 4개의 I/O 노드(121∼124)를 포함하는 제 1 선택된 I/O 노드(120)와, 5개의 I/O 노드(131∼135)를 포함하는 제 2 선택된 I/O 노드(130)로 분할된다. 제 1 선택된 I/O 노드(120)는 입력 노드, 양방향 노드(bidirectional nodes) 또는 그 조합을 포함할 수 있고, 제 2 선택된 I/O 노드(130)는 출력 노드, 양방향 노드 또는 그 조합을 포함할 수 있다. 전자 회로(100)와 다른 전자 회로(도시되지 않음)와의 상호 접속을 테스트하기 위해, 복수의 I/O 노드(120, 130)는 전자 회로(100)의 테스트 모드에서 테스트 유닛에 접속된다. 복수의 I/O 노드(120, 130)는 전자 회로(100)의 정규 모드 기능이 구현되는 기능 모드에서 메인 유닛(180)에 접속된다. 테스트 유닛은 조합형 회로(160)를 구비하고, 이 조합형 회로(160)는 예를 들면 다수의 입력 XOR 또는 다수의 입력 XNOR 게이트가 바람직하게는 단일 출력단에서, 하나의 결과를 생성하는 배타 논리 함수를 구현하는데, 이는 필수 조건이 아니다. 제 1 선택된 I/O 노드(120)는 제각기의 입력 신호를 전달하도록 구성되고 조합형 회로(160)의 복수의 입력단에 접속되며, 제 2 선택된 I/O 노드(130)는 제각기의 출력 신호를 전달하도록 구성되고, 조합형 회로(160)의 출력단에 접속된 제 1 I/O 노드(135)를 구비한다. 전자 회로(100)가 단일 상호 접속 결함을 가진다면, 조합형 회로(160)는 상호 접속 결함이 제 1 선택된 I/O 노드(120) 또는 제 1 I/O 노드(135)를 통해 테스트 가능한 상호 접속부 상에 위치되는 경우 및 적절한 테스트 패턴이 조합형 회로(160)에 제공되는 경우에 상호 접속 결함이 검출되도록 보장한다.

상호 접속 테스트 적용 범위를 향상시키기 위해서, 테스트 유닛은 제각기 제 1 선택된 I/O 노드(120) 내의 I/O 노드(121∼124)와, 제 2 선택된 I/O 노드(130) 내의 I/O 노드(131∼134) 사이에서, 예를 들면, 버퍼 회로(141, 143) 및 인버터(142, 144) 등과 같은 로직 게이트(141∼144)의 교번적인 패턴을 경유하여 접속부에 의해 확장된다. 교번적인 버퍼/인버터 패턴이 바람직하기는 하지만 엄격하게 요구되는 것은 아니고, 오로지 버퍼 회로 또는 인버터만을 갖는 패턴 또는 인버터 및 버퍼 회로의 다른 혼합도 교번적 패턴(이하의 내용 참조)의 이점을 다소 손실할 수 있기는 하지만 동등하게 유효하다는 것을 강조하고자 한다. 정확히 4개의 입력 노드(121∼124)와 정확히 5개의 출력 노드(131∼135)를 구비하는 전자 회로(100)를 선택한 것은 오로지 한정적이지 않은 예로서 제시된 것에 불과하고, 본 발명의 개시 내용으로부터 벗어나지 않으면서 제 1 선택된 I/O 노드(120) 및 제 2 선택된 I/O 노드(130) 사이의 다른 비율을 가지고 다른 개수의 I/O 노드를 이용할 수 있다는 것은 명확할 것이다. 추가하여, 전자 회로(100)의 출력단 측에서 결함 적용 범위를 최대화하기 위해서는 모든 출력단이 제각기 입력단에 접속되는 것이 바람직하다고 제시되어 있기는 하지만, 제 1 선택된 I/O 노드(120) 중의 모든 노드가 제 2 선택된 I/O 노드(130) 중의 하나의 노드에 반드시 접속되어야 하는 것은 아니고, 그 반대도 마찬가지이다.

제각기 I/O 노드(121∼124) 및 I/O 노드(131∼134) 사이의 접속부를 가지고 테스트 유닛(160)을 확장시키는 것에 대한 중요한 추가적 이점은, 전자 회로(100)와 다른 전자 회로(도시되지 않음) 사이의 상호 접속부에서 짝수 개의 결함이 생성된 경우에 결함 검출을 향상시킨다는 것이다. 이러한 경우에, 결함은 조합형 로직 회로(160) 내에서 상쇄되고, I/O 노드(135)로부터 추출된 테스트 결과에서 전자 디바이스(100)와 다른 전자 디바이스(도시되지 않음) 사이의 모든 상호 접속부에 결함이 존재하지 않는 것으로 제시될 가능성이 있다. 그러나, 복수의 I/O 노드(120)와 복수의 I/O 노드(130) 사이의 추가적인 상호 접속부는 추가적인 테스트 결과를 제공하기 때문에, 짝수 개의 상호 접속 결함과 관련된 적어도 하나의 상호 접속부가 복수의 I/O 노드(120)와 복수의 I/O 노드(130) 사이의 추가적인 상호 접속부에 접속되어 있다면 이는 테스트 결과에 대한 잘못된 평가를 방지할 것이다.

도 1에 도시된 바와 같은 테스트 유닛을 위한 적절한 테스트 패턴은 모두 0(all 0's), 워킹 1(walking 1), 모두 0, 워킹 0(walking 0)의 순차적 패턴일 수 있다. 표 Ⅰ에서, I/O 노드(131∼135)에서 검출 가능한 출력 신호는 제각기 XOR 게이트 및 XNOR 게이트를 구현하는 조합형 회로(160)를 위한 소정의 패턴으로부터 생성되고, 도 1에 도시된 결함이 없는 전자 회로(100)에 대하여 열거되어 있다.

전자 회로(100)는 여러 알려진 방식으로 테스트 모드가 될 수 있는데, 이러한 방식의 예로는 앞서 언급된 유럽 특허 출원 제 EP 9901802 호에 개시된 것이 있다.

제 1 선택된 I/O 노드(120) 중에서 적어도 일부의 I/O 노드를 통해서 사전 정의된 비트 패턴 또는 사전 정의된 비트 패턴의 시퀀스가 수신되면, 메인 유닛(180)이 전자 회로(100)를 테스트 모드로 스위칭하도록 구성되거나, 메인 유닛(120)이 전용 테스트 제어 노드(도시되지 않음)에 접속되어, 테스트 모드 선택 신호를 수신하면 전자 회로(100)를 테스트 모드로 스위칭할 수 있다. 다른 선택 사항으로서, 테스트 제어 노드(도시되지 않음)는 제 1 선택된 I/O 노드(120) 및 제 2 선택된 I/O 노드(130)에 직접적으로 접속되어 테스트 모드 선택 신호에 응답하여 I/O 노드들을 테스트 유닛에 접속시킬 수 있다.

다음으로, 이하의 도면 설명은 도 1을 다시 참조하여 설명되었다. 동일한 참조 부호는 명확히 다르게 언급되어 있지 않았다면 동일한 의미를 갖는다. 앞서 언급된 바와 같이, 버퍼(141, 143) 및 인버터(142, 144)로 이루어진 교번적인 패턴을 경유하여 제각기의 입력단(121∼124)을 제각기의 출력단(131∼134)에 접속시키는 것은 유리하다. 이러한 교번적 기법을 사용하는 주된 이유는, 이러한 장치가 제각기 버퍼 및 인버터를 경유하여 제 1 선택된 I/O 노드(120)와 제 2 선택된 I/O 노드(130) 사이의 한 쌍의 접속부를 통해 테스트될 수 있는 전자 회로(100)와 다른 전자 회로(도시되지 않음) 사이의 한 쌍의 상호 접속부 사이에서 소위 연결 AND 단락(wired AND shorts)의 상대적 위치를 검출할 수 있기 때문이다. 이는 테스트되고 있는 회로의 입력 상호 접속부 상에서 다수의 결함이 발생되는 경우에 특히 유리한데, 그렇게 되면 조합형 회로(160)가 입력단 측에 모든 결함을 위치시킬 수 없게 될 것이기 때문이다. 추가하여, 테스트 시간의 문제점 때문에 제한된 테스트 벡터의 세트가 사용되어야 한다면, 조합형 회로(160)에 의해 제공되는 테스트 적용 범위는 불완전할 수 있다. 전자 회로(100)의 출력단 측에서의 상호 접속부에 유리할 것이 명확한 테스트 적용 범위와는 별도로, 본 발명의 방법은 또한 상술된 경우에서 전자 디바이스(100)의 입력단 측에 대한 테스트 적용 범위를 증가시키는 데 이용될 수 있다. 이러한 경우는 오로지 한정적이지 않은 예로서 선택되었다는 것을 강조하고자 한다.

도 2a에서는 I/O 노드(121) 및 I/O 노드(122)와 연결된 상호 접속부들 사이의 연결 AND 단락(170)의 존재가 개략적으로 도시되었고, 도 2b에서는 I/O 노드(131) 및 I/O 노드(132)와 연결된 상호 접속부들 사이의 연결 AND 단락(170)이 개략적으로 도시되었다. 표 Ⅱ에서는, 연결 AND 단락(170)의 2개의 위치에서 I/O 노드(121, 122)에 제공된 테스트 유도(test stimuli)에 대한 연결 AND 단락(170)의 영향이 제시되어 있다.

예를 들면 버퍼(141)/인버터(142) 쌍의 앞 또는 뒤 등과 같이 연결 AND 단락(170)의 서로 다른 2개의 위치는, I/O 노드(131, 132)를 통해 수신된 테스트 결과 패턴에 대해 별개의 영향을 제공한다는 것이 명확할 것이다. 당업자라면, 버퍼(141)/인버터(142) 쌍이 인버터의 쌍 또는 버퍼의 쌍으로 대체되는 경우에 이러한 계층 진단(level diagnosis)을 이용할 수 없다는 것이 명확할 것이다. 결과적으로, 이러한 장치에 있어서 연결 AND 단락(170)의 국부화는 불가능하다.

도 3에서, 전자 회로(100)의 제 1 선택된 I/O 노드(120)는 전자 회로 장치(300)를 형성하는 다른 전자 회로(220)에 상호 접속된다. 제 2 선택된 I/O 노드(130)는 추가적인 전자 회로(240)에 적어도 부분적으로 상호 접속된다. 다른 전자 회로(220) 및 추가적인 전자 회로(240)는 개별 전자 회로이거나, 둘 다 전자 회로(200)의 필수적 구성 요소가 될 수 있다. 다른 전자 회로(220)는, 유럽 특허 출원 제 EP 0979418-A1 호에 개시된 테스트 장치와 동일하게 전자 디바이스(100)와 다른 전자 디바이스(220) 사이의 상호 접속을 테스트하는 테스트 엔진(test engine)으로서 작동될 수 있다. 추가하여, 본 발명의 테스트 장치는 또한 전자 회로(100)의 제 2 선택된 I/O 노드(130)와 추가적인 전자 회로(240) 사이의 상호 접속부에 대한 상호 접속 테스트도 가능하다. 결과적으로, 전자 회로 장치(300)는 사실상 전자 회로(100)의 상호 접속 테스트를 위한 내장형 자체 테스트 장치를 포함하는 것이다.

예를 들면, 다른 전자 회로(220)는 경계 스캔 체인(boundary scan chain)(도시되지 않음)을 내장할 수 있는데, 이 경계 스캔 체인은 추가적인 전자 회로(240)와 공유될 수 있다. 경계 스캔 체인은 전자 회로(100)의 상호 접속부를 테스트하는 테스트 패턴뿐만 아니라 전자 회로(100)의 테스트 모드를 선택하는 사전 정의된 비트 패턴을 제 1 선택된 I/O 노드(120)를 통해 모두 전자 회로(100)로 시프팅(shift)하는 데 이용될 수 있다. 이와 다르게, 전자 디바이스(100)의 테스트 모드 선택은 또한 다른 전자 디바이스(220) 내의 제어 로직(도시되지 않음)과 전자 디바이스(100)의 전용 테스트 제어 노드(도시되지 않음) 사이의 접속부에 의해 구현될 수 있다. 테스트 패턴은 전용 데이터 저장 디바이스(도시되지 않음) 내에 저장될 수 있고, 이는 전자 회로(220)의 일부가 될 수 있다. 또한, 상술된 것과 동일한 경계 스캔 체인은 제 2 선택된 I/O 노드(130)를 통하여 테스트 결과 데이터를 수신하도록 구성될 수 있고, 따라서 다른 전자 회로(220) 및 추가적인 전자 회로(240)는 전자 회로(200)의 필수적 구성 요소가 된다. 이와 다르게, 전자 회로(240)는 별도의 경계 스캔 체인(도시되지 않음)을 구비할 수 있다. 당업자라면, 본 발명의 범주를 벗어나지 않으면서 제안된 경계 스캔 장치를 데이터 통신 버스(data communication buses)로 대체할 수 있다는 것이 명확할 것이다.

본 발명의 개시 내용은 도 1에 도시된 전자 회로(100)에 대한 이하의 테스트 방법을 제공한다.

제 1 단계로, 테스트 유닛은 상호 접속부에 논리적으로 접속되고, 이 단계는 상술된 바와 같이 전자 회로의 테스트 모드 선택을 실행한다. 다음에, 테스트 데이터가 다른 전자 회로에 의해서 상호 접속부에 부여되고, 테스트 결과 데이터가 제 1 I/O 노드를 통해 수신되어, 조합형 회로(160)에 의해 테스트 데이터의 수정으로부터 테스트 결과 데이터가 획득된다.

추가하여, 다른 테스트 결과 데이터는 제 2 선택된 I/O 노드(130) 중에서 제 2 I/O 노드(131)를 통해 수신되고, 제 2 I/O 노드(131)는 테스트 모드 동안에 제 1 선택된 I/O 노드(120) 중에서 I/O 노드(121)에 접속된다. 이러한 방식으로 제 2 I/O 노드(131)와 다른 전자 회로(도시되지 않음) 사이의 상호 접속과 관련된 테스트 결과가 제공되기 때문에, 추가적인 테스트 적용 범위가 제공된다.

상술된 실시예는 본 발명을 제한하는 것이 아니라 예시하는 것이고, 당업자라면 첨부된 청구항의 범주를 벗어나지 않으면서 여러 다른 실시예를 설계할 수 있을 것임을 유의해야 한다. 청구항에서, 괄호가 씌워진 임의의 참조 부호는 청구항을 한정하는 것으로 해석되어서는 안 된다. "포함한다"라는 단어는 청구항 내에 열거된 요소 또는 단계 이외의 다른 요소 또는 단계의 존재를 배제하지 않는다. 단수로 표현된 요소는 그러한 요소가 복수 개 존재하는 것을 배제하지 않는다. 수 개의 수단을 열거하는 장치항에서, 이러한 수 개의 수단은 하드웨어의 동일 아이템으로 통합될 수 있다. 서로 다른 청구항에서 소정의 방법이 언급되었다는 사실만으로 이러한 방법의 조합이 유리하게 이용될 수 없다는 것을 나타내지는 않는다.

Claims (8)

1. 전자 회로로서,

   상호 접속부를 경유하여 상기 전자 회로를 적어도 하나의 다른 전자 회로에 접속시키는 복수의 입출력(I/O) 노드와,

   상기 전자 회로의 테스트 모드에서 상기 상호 접속부를 테스트하는 테스트 유닛-상기 테스트 유닛은 복수의 입력단 및 출력단을 갖고 배타적 논리 함수를 실행하는 조합형 회로(combinatorial circuit)를 포함함-

   을 포함하되,

   상기 I/O 노드는 상기 테스트 모드에서 상기 테스트 유닛에 논리적으로 접속되고,

   제 1 선택된 상기 I/O 노드는 제각기의 입력 신호를 전달하도록 구성되고, 상기 조합형 회로의 상기 복수의 입력단에 접속되어 있으며,

   제 2 선택된 상기 I/O 노드는 제 1 I/O 노드를 포함하고, 제각기의 출력 신호를 전달하도록 구성되며, 상기 제 1 I/O 노드는 상기 조합형 회로의 상기 출력단에 접속되고,

   상기 제 2 선택된 I/O 노드는 상기 테스트 모드 동안에 상기 조합형 회로를 바이패싱(bypasses)하는 접속부를 경유하여 상기 제 1 선택된 I/O 노드 중의 I/O 노드로 접속되는 제 2 I/O 노드를 더 포함하는

   전자 회로.
2. 제 1 항에 있어서,

   상기 제 2 선택된 I/O 노드는 상기 테스트 모드 동안에 상기 조합형 회로를 바이패싱하는 접속부를 경유하여 상기 제 1 선택된 I/O 노드 중의 다른 I/O 노드로 접속되는 제 3 I/O 노드를 더 포함하는 전자 회로.
3. 제 2 항에 있어서,

   상기 제 2 I/O 노드는 버퍼 회로(buffer circuit)를 경유하여 상기 제 1 선택된 I/O 노드 중의 상기 I/O 노드로 접속되고, 상기 제 3 I/O 노드는 인버터(inverter)를 경유하여 상기 제 1 선택된 I/O 노드 중의 상기 다른 I/O 노드로 접속되는 전자 회로.
4. 제 1 항에 있어서,

   상기 전자 회로는 테스트 제어 노드를 포함하고, 상기 테스트 제어 노드에서 테스트 제어 신호를 수신하는 것에 응답하여 상기 테스트 모드를 스위칭하도록 구성되는 전자 회로.
5. 제 1 항에 있어서,

   상기 전자 회로는 상기 전자 회로의 기능 모드(functional mode)에서 상기 I/O 노드에 논리적으로 접속되는 메인 유닛(main unit)을 포함하고,

   상기 메인 유닛은 상기 제 1 선택된 I/O 노드의 적어도 하나의 서브셋(subset)을 이용하여 사전 정의된 비트 패턴의 형태로 테스트 제어 신호를 수신하면 상기 전자 회로를 상기 테스트 모드가 되게 하는

   전자 회로.
6. 전자 회로 장치로서,

   제 4 항 또는 제 5 항에 기재된 전자 회로와,

   다른 전자 회로

   를 포함하되,

   상기 전자 회로는 상기 다른 전자 회로와의 사이에 상호 접속부를 갖고,

   상기 다른 전자 회로는 상기 전자 회로에 대해 상기 테스트 제어 신호를 제공하고, 상기 제 1 선택된 I/O 노드에 대해 상기 상호 접속부를 테스트하기 위한 테스트 패턴을 제공하도록 구성되는

   전자 회로 장치.
7. 제 6 항에 있어서,

   상기 다른 전자 회로는 상기 제 2 선택된 I/O 노드로부터 테스트 결과 데이터를 수신하도록 구성되는 전자 회로 장치.
8. 전자 회로와 다른 전자 회로 사이의 상호 접속을 테스트하는 방법으로서,

   상기 전자 회로는,

   상기 상호 접속부를 경유하여 상기 전자 회로와 상기 다른 전자 회로를 접속하는 복수의 입출력(I/O) 노드와,

   상기 전자 회로의 테스트 모드에서 상기 상호 접속부를 테스트하는 테스트 유닛-상기 테스트 유닛은 복수의 입력단 및 출력단을 갖고 배타적 논리 함수를 실행하는 조합형 회로를 포함함-

   을 포함하고,

   상기 I/O 노드는 상기 테스트 모드에서 상기 테스트 유닛에 논리적으로 접속되고,

   제 1 선택된 상기 I/O 노드는 제각기의 입력 신호를 전달하도록 구성되고, 상기 조합형 회로의 상기 복수의 입력단에 접속되어 있으며,

   제 2 선택된 상기 I/O 노드는 제 1 I/O 노드를 포함하고, 제각기의 출력 신호를 전달하도록 구성되며, 상기 제 1 I/O 노드는 상기 조합형 회로의 상기 출력단에 접속되고,

   상기 방법은,

   상기 테스트 유닛을 상기 상호 접속부에 논리적으로 접속시키는 단계와,

   상기 다른 전자 회로에 의해 상기 상호 접속부에 테스트 데이터를 부여하는 단계와,

   상기 제 1 I/O 노드를 통해 테스트 결과 데이터를 수신하는 단계와,

   상기 제 2 선택된 I/O 노드 중에서 제 2 I/O 노드를 통해 다른 테스트 결과 데이터를 수신하는 단계-상기 제 2 I/O 노드는 상기 테스트 모드 동안에 상기 조합형 회로를 바이패싱(bypasses)하는 접속부를 경유하여 상기 제 1 선택된 I/O 노드 중의 I/O 노드로 접속됨-

   를 포함하는 상호 접속 테스트 방법.