CN100401086C - 具有测试单元的电子电路 - Google Patents

具有测试单元的电子电路 Download PDF

Info

Publication number
CN100401086C
CN100401086C CNB038157551A CN03815755A CN100401086C CN 100401086 C CN100401086 C CN 100401086C CN B038157551 A CNB038157551 A CN B038157551A CN 03815755 A CN03815755 A CN 03815755A CN 100401086 C CN100401086 C CN 100401086C
Authority
CN
China
Prior art keywords
node
electronic circuit
test
circuit
nodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB038157551A
Other languages
English (en)
Other versions
CN1666110A (zh
Inventor
L·M·A·范德罗格特
F·G·M·德永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1666110A publication Critical patent/CN1666110A/zh
Application granted granted Critical
Publication of CN100401086C publication Critical patent/CN100401086C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明提供了一种用于测试电子电路(100)和另一个电子电路的互连的测试配置。配置一个I/O节点(120)的第一选择以在电子电路(100)的一个功能模式中接收输入数据，并在电子电路(100)的测试模式中将I/O节点的第一选择与一个测试单元连接。测试单元包括一个用于实现一个多输入异或门或同或门的组合电路(160)。测试单元也通过逻辑门(141-144)提供I/O节点(120)的第一选择和I/O节点(130)的第二选择之间的互连。这些互连增加了电子设备(100)的互连测试覆盖，这是由于与另一个电子电路的互连也变为可测试的，另一个电子电路与I/O节点(131-134)相联系。

Description

具有测试单元的电子电路
技术领域
本发明涉及一种电子电路，其包括多个输入/输出(I/O)节点，用于通过互连将所述电子电路与至少另一个电子电路连接；一个测试单元，用于在电子电路的测试模式中测试互连，所述测试单元包括一个具有多个输入和一个输出的组合电路，所述组合电路实现一个专用的逻辑功能；在测试模式中与测试单元逻辑连接的I/O节点，其中将I/O节点的第一选择配置为传送相应的输入信号并与组合电路的多个输入连接；以及一个I/O节点的第二选择包括第一节点，并将I/O节点的第二选择配置为传送相应的输出信号，第一节点与组合电路的输出耦合。
背景技术
如今，电子设备一般包括多个可安装在印刷电路板上的互连电子电路(例如集成电路、存储器设备等)。为了确保这些电子设备的结构完整性，电子电路之间的互连必须是可测试的。一种实现此互连测试的标准方法是借助于IEEE 1149.1标准，即边界扫描测试(BST)。按照此标准，在通过专用管脚提供给测试接入端口(TAP)控制器的测试信号的控制下的集成于测试接入端口控制器中的状态机的控制之下，使用专用硬件(诸如移位寄存器)扩展电子电路，BST提供一种通用和增强的测试电子电路互连的方法，该方法导致在很多电子电路中BST的广泛实现。然而，在某些半导体领域(例如，诸如SDRAM和快速存储器的存储器设备领域)中，价格压力是如此之高以至于BST并不是可接受的解决方案，例如由于电子电路包含的所需专用边界扫描管脚会导致电路所需要的管脚数量增加，这会使电路非常昂贵。
公开的欧洲专利申请EP 0979418-A1提供了一种在上述半导体领域中用于电子电路互连测试的解决方案，根据开始的段落，该专利公开了一种电子电路。根据欧洲专利申请EP 0979418-A1，所述电子电路提供一种不需要多个附加的专用管脚的、用于测试电子电路互连的配置。所述电路包括一个在多个电路输入和一个电路输出之间实现“异或”和“同”功能的测试单元。结果，当将适当的测试模式提供给测试单元时，在测试单元的输出可测试到输入侧互连中的所有单一固定型故障和互连之间的单桥接故障。
然而，一个缺点是当电子电路具有多个配置为传送相应的输出信号的节点时，仅测试了与测试单元输出连接的节点的互连。为了使剩余的输出节点可测试，必须包含附加组合电路，该电路引入专门用于电子设备测试配置的附加区域，从而增加了电子设备的成本。
发明内容
本发明的其中一个目的在于给根据开始的段落的电子电路提供简化的输出互连可测试性。
现在，本发明的目的通过以下方式实现：I/O节点的第二选择还包括在测试模式中通过绕过组合电路的连接与来自I/O节点的第一选择的I/O节点耦合的第二节点。由于可以测试与输入节点耦合的输出节点上的固定型故障，输入信号到输出的基本直接布线提供了更直接的互连故障的可检测性。这特别适用于带有单故障的电子设备，这是由于来自组合电路第一I/O节点上的输出信号和来自输入I/O节点的第二I/O节点上的输出信号之间的差别使得能够在第二I/O节点上检测固定型故障。本发明的另外一个优点是其为具有偶数个与组合电路的输入耦合的I/O节点的电子设备提供更好的诊断。对于服从欧洲专利申请EP 0979418-A1所公开的电路的设计规则的“异或”和“同”树而言，输入的数量必须是奇数以提供完全诊断(例如，在互连中定位固定型故障或桥接故障的功能)，这是因为输入为偶数时，由于不同的故障导致组合电路产生相同的输出模式，因此不可能定位一些错误。如果存在修复电子设备中的故障互连的需要，那么良好的诊断覆盖是很重要的，以避免设备处置以及相关的资金浪费。通过第二I/O节点所获得的附加测试结果也提供了关于电子电路输入侧上的互连性能的附加信息，这意味着测试配置的诊断得以改进。要指出的是，第二I/O节点最好通过附加门(例如，缓冲器或反相器)与来自I/O节点的第一选择耦合以避免输出侧上的故障影响输入侧上I/O节点的性能。
如果I/O节点的第二选择还包括在测试模式中通过绕过组合电路的另一连接与来自I/O节点的第一选择的另一I/O节点耦合的第三节点，则是一个优点。多个从输入节点到输出节点的连接的存在明显改善了电子电路互连的故障覆盖，这不仅由于能够测试更多的互连，而且由于能够发现与I/O节点的第二选择耦合的互连之间的桥接故障。
如果通过反相器将第二节点与来自I/O节点的第一选择的I/O节点连接，并且通过缓冲器电路将第三节点与来自I/O节点的第一选择的另一I/O节点连接，则是另一个优点。这种配置提供了与来自第二选择的第一和第二I/O节点以及来自第一选择的I/O节点和另一I/O节点相联系的互连之间的线“与”故障的定位，这是由于一对输入和输出I/O节点之间的两个连接中的仅一个连接中的反相特性提供了门前和门后的桥接“与”故障的检测。
在本发明的一个实施例中，电子电路包括一个测试控制节点，电子电路配置为响应测试控制节点上测试控制信号的接收而切换到测试模式。
该电子电路的优点在于可通过能快速切换电子电路的功能模式(其中I/O管脚与实现电子电路的期望的功能特性的主单元逻辑连接)和测试模式的单个专用管脚和单信号将电子电路引入测试模式。
在本发明的另一个实施例中，电子电路包括一个在功能模式中与I/O节点逻辑连接的主单元，当通过I/O节点的第一选择的至少一个子集接收到一个以预定义比特模式形式的测试控制信号时，配置主单元以将电子电路引入测试模式。该配置的优点是通过将一些测试控制电路加入主单元，不需要附加管脚来将电子电路引入测试模式。
现在，通过权利要求6所述的电子电路配置，可实现本发明的另一个目的。这样的一种配置实现电子电路的嵌入式自测试，这是由于另一个电子电路可用作电子电路的测试设备，这就避免了对昂贵的专用测试设备的需求。
如果将另一个电子电路配置为从I/O节点的第二选择接收测试结果数据，则是一个优点。这样，可通过相同的电路实现测试生成和测试评估。
现在，通过权利要求8所述的方法还可实现本发明的另一个目的。与上述现有技术所公开的方法相比，使用这种方法的互连测试提供更好的故障检测，这是由于更多位于电子电路输出侧的互连故障是可测试的。
附图说明
以下将结合附图通过非限制性示例的方式详细描述本发明，附图中：图1示出本发明的一个具有测试单元的电子电路。
图2a示出本发明的具有测试单元的电子电路所能检测的一个互连故障。
图2b示出本发明的具有测试单元的电子电路所能检测的另一个互连故障。
图3示出本发明的一个电子电路配置。
具体实施方式
在图1中，电子电路包含多个I/O节点120和130，用于通过互连将电子电路100与至少另一个电子电路(未示出)连接。多个I/O节点可划分为包括四个I/O节点121-124的I/O节点120的第一选择和包括五个I/O节点131-135的I/O节点130的第二选择。I/O节点120的第一选择可包括输入节点、双向节点或两者的结合，而I/O节点130的第二选择可包括输出节点、双向节点或两者的结合。在电子电路100的一个测试模式中，多个I/O节点120和130与一个测试单元连接，用于使用另一个电子电路(未示出)测试电子电路100的互连。在实现电子电路100的一个正常模式功能的一个功能模式中，多个I/O节点120和130与一个主单元180连接。测试单元包含实现一个专用逻辑功能(例如，产生一个结果的多输入异或门或多输入“同”门)的组合电路160，虽然不是必要的，但最好在单输出。配置I/O节点120的第一选择以传送相应的输入信号，并将I/O节点120的第一选择与组合电路160的多个输入连接，而配置I/O节点130的第二选择以传送相应的输出信号，并且I/O节点130的第二选择包含与组合电路160的输出连接的第一I/O节点135。在电子电路100具有单互连故障的情况下，假如互连故障位于通过I/O节点120的第一选择或通过第一I/O节点135可测试的互连上，并且假如将适当的测试模式供应给组合电路160，则组合电路160确保会检测到互连故障。
为了改善互连测试覆盖，分别由来自I/O节点120的第一选择的I/O节点121-124和来自I/O节点130的第二选择的I/O节点131-134之间的连接通过逻辑门141-144(诸如缓冲器141和143以及反相器142和144)的交替模式扩展测试单元。需要强调的是，虽然交替缓冲器/反相器模式是优选的，但并不严格要求；虽然仅包含缓冲器电路、或反相器、或包含反相器和缓冲器电路混合的模式将缺乏交替模式(见下页)的一些优点，但它们同样有效。很明显正好包含四个输入节点121-124以及正好五个输出节点131-135的电子电路100的选择仅仅是通过非限制性示例的方式；在不脱离本发明教导的前提下，具有其它比值(I/O节点120的第一选择与I/O节点130的第二选择的之间的比值)的其它数量的I/O节点也是可能的。此外，虽然要指出的是所有的输出最好与对应的输入连接以在电子电路100的输出侧上使故障覆盖最大化，但不是每个来自I/O节点120的第一选择的节点都必须与来自I/O节点130的第二选择的节点连接，反之亦然。
使用对应的I/O节点121-124和I/O节点131-134之间的连接扩展测试单元160的一个重要的附加优点是：如果在电子电路100和另一个电子电路(未示出)之间的互连中发生偶数个故障，故障检测得以改善。在此情况下，故障将在组合逻辑电路160中消除并且从I/O节点135提取的测试结果可能建议电子设备100和另一个电子设备(未示出)之间的所有互连为无故障。然而，多个I/O节点120和多个I/O节点130之间的附加互连提供附加测试结果，如果至少一个与偶数个互连故障相联系的互连与多个I/O节点120和多个I/O节点130之间的附加互连相耦合，则能防止测试结果的错误评估。
一种适合于图1所示的测试单元的模式是全0、走步1、全0以及走步0的顺序模式。在表1中，为图1所示的无故障电子电路100列出位于I/O节点131-135的可测试输出信号，该可测试输出信号分别由实现“异或”门和“同”门的组合电路160的这种模式产生。
  模式号   I/O节点121-124   I/O节点131-135(“异或”门)   I/O节点131-135(“同”门)
  1   0000   01010   01011
  2   1000   11011   11010
  3   0100   00011   00010
  4   0010   01111   01110
  5   0001   01001   01000
  6   1111   10100   10101
  7   0111   00101   00100
  8   1011   11101   11100
  9   1101   10001   10000
  10   1110   10111   10110
如上述欧洲专利申请EP 9901802中所公开的，可通过几种已知的方法将电子电路100引入测试模式。当通过至少一些来自I/O节点120的第一选择的I/O节点接收一个预定义比特模式或一个序列的预定义比特模式时，配置主单元180以将电子电路100切换到测试模式，或者在接收一个测试模式选择信号时，将主单元120与专用测试控制节点(未示出)耦合以将电子电路100切换到测试模式。作为另一种选择，可将测试控制节点(未示出)与I/O节点120的第一选择和I/O节点130的第二选择直接耦合以响应测试模式选择信号而将I/O节点与测试单元连接。
现在，参考图1描述以下附图。除非明确地另外声明，否则对应的标号具有相同的意义。如前所述，通过缓冲器141、143和反相器142、144的交替模式将对应的输入121-124与对应的输出131-134耦合是有利的。使用这种交替方案的主要原因在于这种配置能够使用另一个电子电路(未示出)检测电子电路100的一对互连之间的所谓线“与”短路的相对位置，分别经由一个缓冲器和一个反相器通过I/O节点120的第一选择和I/O节点130的第二选择之间的一对连接，所述另一个电子电路是可测试的。当测试中的电路的输入互连上发生多个故障时，这是特别有利的，因为组合电路160不可能将在输入侧的所有故障定位。此外，如果由于测试时间问题而不得不使用有限组测试向量，那么组合电路160所提供的测试覆盖可能不完整。在上述情况中，除了位于电子电路100的输出侧的互连上的明显的测试覆盖优点外，本发明的方法也会有助于增加电子设备100的输入侧上的测试覆盖。需要强调的是，这些情况仅通过非限制性示例的方式选择的。
图2a中示意性地示出与I/O节点121和I/O节点122相联系的互连之间的线“与”短路170，而图2b示意性地示出与I/O节点131和I/O节点132相联系的互连之间的线“与”短路170。表2示出了对于线“与”短路170的两个位置而言，线“与”短路170对提供给I/O节点121和122的测试刺激的影响。
  提供给I/O节点121、122的测试模式   对于图2a的位置中的线“与”而言，位于I/O节点131、132的测试结果   对于图2b的位置中的线“与”而言，位于I/O节点131、132的测试结果
  00   01   00
  10   01   11
  01   01   00
  11   10   00
很明显，线“与”短路170的两个不同的位置(例如在缓冲器141/反相器142对的前面或后面)对于通过I/O节点131和132接收到的测试结果模式有截然不同的影响。对于本领域的技术人员而言，显而易见的是当用一对反相器或一对缓冲器替代缓冲器141/反相器142对时，这级诊断是不可用的。因此，对于这些配置而言，线“与”短路170的定位是不可行的。
在图3中，电子电路100的I/O节点120的第一选择与另一个形成电子电路配置300的电子电路220连接。I/O节点130的第二选择与一个附加电路240至少部分互连。另一个电子电路220和附加电子电路240可为分离电路或者都可为电子电路200的整体部分。另一个电子电路220可作为测试引擎工作以测试电子设备100和另一个电子设备220之间的互连，这类似于欧洲专利申请EP 0979418-A1中公开的测试配置。此外，本发明的测试配置也提供电子电路100的I/O节点130的第二选择和附加电子电路240之间互连的互连测试。因此，电子电路配置300实际上包括一个用于电子电路100的互连测试的嵌入式自测试配置。
例如，另一个电子电路220可配备一个可与附加电子电路240共享的边界扫描电路(boundary scan chain)(未示出)。边界扫描电路可用于通过I/O节点120的第一选择将用于选择电子电路100的测试模式的预定义比特模式和用于测试电子电路100互连的测试模式移入电子电路100。或者，也可通过另一个电子设备220中的控制逻辑(未示出)和电子设备100的专用测试控制节点(未示出)之间的一个连接实现电子设备100的测试模式选择。测试模式可存储在专用数据存储设备中(未示出)，所述专用数据存储设备可为电子电路200的一部分。也可配置相同的边界扫描电路以通过I/O节点130的第二选择接收测试结果数据，由此可见另一个电子电路220和附加电子电路240是电子电路200的一个整体部分。或者，电子电路240可配备一个分离的边界扫描电路(未示出)。对于本领域的技术人员而言，显而易见的是在不脱离本发明保护范围的前提下，也可用数据通信总线替代推荐的边界扫描配置。
本发明的教导为图1的电子电路100提供了以下测试方法。
第一步，测试单元与互连逻辑连接；本步骤包括如上所述的电子电路的测试模式的选择。随后，另一个电子电路将测试数据置于互连上，并且通过第一I/O节点接收测试结果数据，从而由组合电路160产生从测试数据的修改获得的测试结果数据。
此外，通过第二I/O节点131从I/O节点130的第二选择接收另一个测试结果数据，在测试模式中，第二I/O节点131与来自I/O节点120的第一选择的I/O节点121耦合。这提供了附加的测试覆盖，这是由于以这种方式提供了关于第二I/O节点131与另一个电子电路(未示出)之间互连的测试结果。
应当注意，上述实施例是说明而非限制了本发明，本领域的技术人员可在不脱离所附权利要求的范围的前提下设计出许多备选实施例。在权利要求中，置于括号内的任何标号均不应解释为限制了权利要求。“包括”一词不应排除在权利要求中提到的以外的元件或步骤的存在。元件之前的词“一个”并不排除多个这种元件的存在。在列举了若干设备的设备权利要求中，若干这些设备可由同一个硬件或硬件的同一项目来实现。在相互不同的从属权利要求中引用的一些措施并不表示这些措施不能结合起来使用。

Claims (8)

1.一种电子电路，包括：
多个I/O节点，用于通过互连将所述电子电路与至少另一个电子电路连接；
测试单元，用于在所述电子电路的测试模式中测试互连，所述测试单元包括具有多个输入和一个输出的组合电路，所述组合电路实现专用的逻辑功能；
所述I/O节点在所述测试模式中与所述测试单元逻辑连接，
其中：
配置所述I/O节点的第一选择以传送相应的输入信号，并将所述I/O节点的第一选择与所述组合电路的多个输入连接；以及
所述I/O节点的第二选择包括第一I/O节点，并配置所述I/O节点的第二选择以传送相应的输出信号，第一I/O节点与所述组合电路的输出连接；
其特征在于：I/O节点的第二选择还包括在所述测试模式中不与任何组合电路的输出相连的第二I/O节点，所述第二I/O节点在所述测试模式中与来自I/O节点的第一选择的I/O节点耦合。
2.如权利要求1所述的电子电路，其特征在于：I/O节点的第二选择还包括在所述测试模式中不与任何组合电路的输出连接的第三I/O节点，所述第三I/O节点在所述测试模式中与来自I/O节点的第一选择的另一个I/O节点耦合。
3.如权利要求2所述的电子电路，其特征在于：第二I/O节点通过缓冲器电路与来自I/O节点的第一选择的I/O节点耦合，并且第三I/O节点通过反相器与来自I/O节点的第一选择的另一个I/O节点连接。
4.如权利要求1所述的电子电路，其特征在于：所述电子电路包括测试控制节点，配置所述电子电路以响应所述测试控制节点上测试控制信号的接收而切换到所述测试模式。
5.如权利要求1所述的电子电路，其特征在于：
所述电子电路包括在所述电子电路的一个功能模式中与所述I/O节点逻辑连接的一个主单元，当通过I/O节点的第一选择的至少一个子集接收到以预定义比特模式形式的测试控制信号时，配置所述主单元以将所述电子电路引入所述测试模式。
6.一种电子电路配置，包括：
一个如权利要求4或5所述的电子电路；以及
另一个电子电路；
所述电子电路与所述另一个电子电路互连；
其特征在于：配置所述另一个电子电路以向所述电子电路提供所述测试控制信号并向I/O节点的第一选择提供用于测试所述互连的测试模式。
7.如权利要求6所述的电子电路配置，其特征在于：配置所述另一个电子电路以从I/O节点的第二选择接收测试结果数据。
8.一种用于测试在一个电子电路和另一个电子电路之间的互连的方法，所述电子电路包括：
多个I/O节点，用于通过所述互连将所述电子电路与所述另一个电子电路连接；
测试单元，用于在所述电子电路的测试模式中测试所述互连，所述测试单元包括具有多个输入和一个输出的组合电路，所述组合电路实现专用逻辑功能；
在所述测试模式中所述I/O节点与所述测试单元逻辑连接，
其中：
配置所述I/O节点的第一选择以传送对应的输入信号并将所述I/O节点的第一选择与所述组合电路的多个输入连接；以及
所述I/O节点的第二选择包括第一I/O节点，并将所述I/O节点的第二选择配置为传送对应的输出信号，第一I/O节点与所述组合电路的输出连接，
所述方法包括以下步骤：
将所述测试单元与所述互连逻辑连接；
所述另一个电子电路将测试数据置于所述互连上；以及
通过第一I/O节点接收测试结果数据；
其特征在于：所述方法还包括通过在所述测试模式中不与任何组合电路的输出相连的第二I/O节点从I/O节点的第二选择接收另一个测试结果数据的步骤，第二I/O节点在所述测试模式下与来自I/O节点的第一选择的I/O节点耦合。
CNB038157551A 2002-07-08 2003-06-20 具有测试单元的电子电路 Expired - Fee Related CN100401086C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP02077733.0 2002-07-08
EP02077733 2002-07-08

Publications (2)

Publication Number Publication Date
CN1666110A CN1666110A (zh) 2005-09-07
CN100401086C true CN100401086C (zh) 2008-07-09

Family

ID=30011175

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038157551A Expired - Fee Related CN100401086C (zh) 2002-07-08 2003-06-20 具有测试单元的电子电路

Country Status (9)

Country Link
US (1) US7199573B2 (zh)
EP (1) EP1521974B1 (zh)
JP (1) JP4176716B2 (zh)
CN (1) CN100401086C (zh)
AT (1) ATE406582T1 (zh)
AU (1) AU2003244975A1 (zh)
DE (1) DE60323232D1 (zh)
TW (1) TWI287638B (zh)
WO (1) WO2004005946A2 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7567521B2 (en) * 2006-06-06 2009-07-28 Litepoint Corp. Apparatus for capturing multiple data packets in a data signal for analysis
US20090021383A1 (en) * 2007-07-16 2009-01-22 International Business Machines Corporation Method for redundant control of service indicator leds
JP4365433B2 (ja) * 2007-09-11 2009-11-18 Ｏｋｉセミコンダクタ株式会社 半導体集積回路
US7928755B2 (en) * 2008-02-21 2011-04-19 Verigy (Singapore) Pte. Ltd. Methods and apparatus that selectively use or bypass a remote pin electronics block to test at least one device under test

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS635272A (ja) * 1986-06-25 1988-01-11 Fujitsu Ten Ltd 出力異常検出機能付きロジツク回路装置
WO1999039218A2 (en) * 1998-02-02 1999-08-05 Koninklijke Philips Electronics N.V. Circuit with interconnect test unit and a method of testing interconnects between a first and a second electronic circuit
US6208571B1 (en) * 1999-04-30 2001-03-27 Fujitsu Limited Semiconductor memory device, circuit board mounted with semiconductor memory device, and method for testing interconnection between a semiconductor memory device with a circuit board
TW444127B (en) * 1999-08-20 2001-07-01 Taiwan Semiconductor Mfg Comparing circuit, testing circuit and testing method for the parallel test of DRAM devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4556840A (en) * 1981-10-30 1985-12-03 Honeywell Information Systems Inc. Method for testing electronic assemblies
US4575648A (en) * 1983-12-23 1986-03-11 At&T Bell Laboratories Complementary field effect transistor EXCLUSIVE OR logic gates
US4789951A (en) * 1986-05-16 1988-12-06 Advanced Micro Devices, Inc. Programmable array logic cell
EP0400179B1 (de) * 1989-05-31 1995-07-19 Siemens Aktiengesellschaft Verfahren und Vorrichtung zum internen Paralleltest von Halbleiterspeichern
GB2244364B (en) * 1990-05-24 1994-03-09 Coin Controls Coin discrimination apparatus
US5241265A (en) * 1992-03-26 1993-08-31 Northern Telecom Limited Logic function circuit with an array of data stores and their circuit testing
JP3865828B2 (ja) * 1995-11-28 2007-01-10 株式会社ルネサステクノロジ 半導体記憶装置
JPH10303737A (ja) * 1997-04-23 1998-11-13 Mitsubishi Electric Corp ３入力排他的否定論理和回路
JP4044663B2 (ja) * 1998-02-25 2008-02-06 富士通株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS635272A (ja) * 1986-06-25 1988-01-11 Fujitsu Ten Ltd 出力異常検出機能付きロジツク回路装置
WO1999039218A2 (en) * 1998-02-02 1999-08-05 Koninklijke Philips Electronics N.V. Circuit with interconnect test unit and a method of testing interconnects between a first and a second electronic circuit
US6208571B1 (en) * 1999-04-30 2001-03-27 Fujitsu Limited Semiconductor memory device, circuit board mounted with semiconductor memory device, and method for testing interconnection between a semiconductor memory device with a circuit board
TW444127B (en) * 1999-08-20 2001-07-01 Taiwan Semiconductor Mfg Comparing circuit, testing circuit and testing method for the parallel test of DRAM devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
STATIC COMPONENTINTERCONNECT TEST TECHNOLOGY (SCITT) a newtechnology for assembly testing. Alex Biewenga et al.ITC'99, INTERNATIONAL TEST CONFERENCE, NY: IEEE, US,Vol.CONF. 30 . 1999 *

Also Published As

Publication number Publication date
JP2005532548A (ja) 2005-10-27
EP1521974B1 (en) 2008-08-27
TW200403444A (en) 2004-03-01
AU2003244975A1 (en) 2004-01-23
TWI287638B (en) 2007-10-01
EP1521974A2 (en) 2005-04-13
JP4176716B2 (ja) 2008-11-05
WO2004005946A3 (en) 2004-06-03
US20060061376A1 (en) 2006-03-23
CN1666110A (zh) 2005-09-07
WO2004005946A2 (en) 2004-01-15
US7199573B2 (en) 2007-04-03
AU2003244975A8 (en) 2004-01-23
ATE406582T1 (de) 2008-09-15
DE60323232D1 (de) 2008-10-09

Similar Documents

Publication Publication Date Title
US7058918B2 (en) Reconfigurable fabric for SoCs using functional I/O leads
US6256760B1 (en) Automatic test equipment scan test enhancement
EP1063529B1 (en) Method and apparatus for testing field programmable gate arrays
JP3749541B2 (ja) 集積回路試験装置及び試験法
US5270642A (en) Partitioned boundary-scan testing for the reduction of testing-induced damage
US5513188A (en) Enhanced interconnect testing through utilization of board topology data
Hassan et al. BIST of PCB interconnects using boundary-scan architecture
EP0550288A2 (en) Net verification method and apparatus
CN100401086C (zh) 具有测试单元的电子电路
Liu et al. BIST-diagnosis of interconnect fault locations in FPGA's
US20040165071A1 (en) Boundary scan device
Wang et al. A self-test and self-diagnosis architecture for boards using boundary scans
EP0151694B1 (en) Logic circuit with built-in self-test function
US6675337B1 (en) Built-in self verification circuit for system chip design
EP0933644B1 (en) Device scan testing
CN116741751A (zh) 集成电路的单元、集成电路以及管芯的测试方法
KR20230160193A (ko) 3dic 테스트 및 진단을 위한 래퍼 셀 설계 및 내장형 자체 테스트 아키텍처
JPH05157819A (ja) 差動カスコード電圧スイッチ回路
EP0543506B1 (en) Enhanced boundary-scan interconnect test diagnosis through utilization of board topology data
Dickinson et al. Interconnect testing for bus-structured systems
JP3640671B2 (ja) 固定論理値を出力する手段の出力と回路の入力との間の接続を検査する装置及び方法
Aghaei A high fault coverage test approach for communication channels in network on chip
JP3844300B2 (ja) 接続検査機能付きｌｓｉ
JPH06213972A (ja) バウンダリースキャンセル回路，バウンダリースキャンテスト回路及びその使用方法
US6321355B1 (en) Semiconductor integrated circuit and method of testing the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20070914

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20070914

Address after: Holland Ian Deho Finn

Applicant after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080709

Termination date: 20180620

CF01 Termination of patent right due to non-payment of annual fee