CN102543161A - 半导体存储器装置及其测试方法 - Google Patents

Abstract

提供了一种半导体存储器装置及其测试方法。半导体存储器装置包括：存储器单元阵列，该存储器单元阵列包括多个存储器单元，每个存储器单元存储至少一比特数据；输出端子，配置为输出输出数据；以及数据输出电路，配置为与输出端子连接，将时钟信号的周期划分为至少两个时段，仅在这至少两个时段中的特定时段期间将输出数据输出到输出端子，并且在这至少两个时段中除了所述特定时段之外的剩余时段期间使输出端子处于高阻抗状态。

Description

半导体存储器装置及其测试方法

相关申请的交叉引用

本申请根据美国专利法第119(a)条要求于2010年12月17日提交的韩国专利申请No.10-2010-0130316的优先权，其全部公开通过引用整体合并于此。

技术领域

本发明的概念涉及一种半导体装置，并且更具体地，涉及一种半导体存储器装置，包括该装置的存储器系统及其制造方法。

背景技术

制造其中至少两层并且最多四层或者八层的动态随机存取存储器(DRAM)或者闪存被堆叠并且组装在单个封装中的产品可能花费大量的时间并且影响满足对于高容量的需求的能力。因为单独地测试封装中的每一层，因此与当在封装中存在单个层时相比，当在封装中堆叠二至四层相同的存储器时的测试时间为二至四倍长。

因此，期望有效地测试包括多个芯片的半导体装置的方法以减少测试时间和成本。

发明内容

根据本发明概念的一些实施例，提供了一种半导体存储器装置，包括：存储器单元阵列，该存储器单元阵列包括多个存储器单元，每个存储器单元存储至少一比特数据；输出端子，配置为输出输出数据；以及数据输出电路，配置为与输出端子连接，将时钟信号的周期划分为至少两个时段，仅在这至少两个时段中的特定时段期间将输出数据输出到输出端子，并且在这至少两个时段中的除了所述特定时段之外的剩余时段期间使输出端子处于高阻抗状态。

数据输出电路能够包括数据掩蔽控制电路，配置为产生掩蔽控制信号，该掩蔽控制信号响应于时钟信号和掩蔽信号在特定时段期间启用并且在剩余时段期间禁用；以及数据输出缓冲器，配置为响应于时钟信号和掩蔽控制信号将输出数据输出到输出端子或者使输出端子处于高阻抗状态。

根据本发明概念的其它实施例，提供了一种半导体存储器装置，包括多个半导体芯片和外部端子，外部端子被配置为将从每个半导体芯片输出的信号输出到外部源。每个半导体芯片包括输出端子，输出端子被配置为输出输出数据；以及输出输出电路，配置为与输出端子连接，将第一时钟信号的周期划分为多个时段，仅在该多个时段中的特定时段期间将输出数据输出到输出端子，并且在该多个时段中除了所述特定时段之外的剩余时段期间使输出端子处于高阻抗状态。

各半导体芯片的输出端子能够共同地与输出端子连接或者能够分别地与独立的外部端子连接。

每个半导体芯片能够进一步包括模式寄存器设置(MRS)电路，其被配置为设置测试模式。

在测试模式中数据输出电路能够响应于掩蔽控制信号仅在特定时段期间将输出数据输出到输出端子并且在剩余时段期间使输出端子处于高阻抗状态。在非测试模式中数据输出电路能够在第一时钟信号的周期的全时段期间将输出数据输出到输出端子。

根据本发明概念的进一步的实施例，提供了一种测试半导体存储器装置的方法，该半导体存储器装置包括多个存储器芯片以及与多个存储器芯片共同连接的外部端子。该方法包括：将时钟信号的周期划分为多个时段；以及仅在该多个时段中的特定时段期间将每个存储器芯片的输出数据输出到每个存储器芯片的输出端子，并且在该多个时段中除了所述特定时段之外的剩余时段期间使输出端子处于高阻抗状态。

在本发明的一方面，一种半导体存储器装置包括：存储器单元阵列，其包括多个存储器单元，每个存储器单元存储至少一比特数据；输出端子，配置为输出输出数据；以及数据输出电路，配置为与输出端子连接，将时钟信号的周期划分为至少两个时段，仅在这至少两个时段中的特定时段期间将输出数据输出到输出端子，并且在这至少两个时段中除了所述特定时段之外的剩余时段期间使输出端子处于高阻抗状态。

在实施例中，数据输出电路包括：数据掩蔽控制电路，配置为产生掩蔽控制信号，该掩蔽控制信号响应于时钟信号和掩蔽信号在特定时段期间启用并且在剩余时段期间禁用；数据输出缓冲器，配置为响应于时钟信号和掩蔽控制信号将输出数据输出到输出端子或者使输出端子处于高阻抗状态。

在实施例中，数据输出电路包括：数据掩蔽控制电路，配置为产生掩蔽控制信号，该掩蔽控制信号响应于时钟信号和掩蔽信号在特定时段期间启用并且在剩余时段期间禁用；数据输出缓冲器，配置为响应于时钟信号将输出数据输出到输出端子；以及开关，配置为位于数据输出缓冲器和输出端子之间并且响应于掩蔽控制信号而闭合或者断开。

在实施例中，掩蔽信号包括第一掩蔽信号和第二掩蔽信号，并且数据掩蔽控制电路包括：第一“与”元件，配置为对时钟信号和第一掩蔽信号执行“与”操作；第二“与”元件，配置为对时钟信号的反转信号和第二掩蔽信号执行“与”操作；以及第一“或”元件，配置为对第一“与”元件的输出信号和第二“与”元件的输出信号执行“或”操作并且输出掩蔽控制信号。

在实施例中，时钟信号是第一时钟信号，掩蔽信号包括第一、第二、第三和第四掩蔽信号，并且数据掩蔽控制电路包括：第一“与”元件，配置为对时钟信号和第一掩蔽信号执行“与”操作；第二“与”元件，配置为对时钟信号的反转信号和第二掩蔽信号执行“与”操作；第一“或”元件，配置为对第一“与”元件的输出信号和第二“与”元件的输出信号执行“或”操作；第三“与”元件，配置为对第二时钟信号和第三掩蔽信号执行“与”操作；第四“与”元件，配置为对第二时钟信号的反转信号和第四掩蔽信号执行“与”操作；第二“或”元件，配置为对第三“与”元件的输出信号和第四“与”元件的输出信号执行“或”操作；以及第三“或”元件，配置为对第一“或”元件的输出信号和第二“或”元件的输出信号执行“或”操作并且输出掩蔽控制信号。

在实施例中，半导体存储器装置进一步包括被配置为设置掩蔽信号的模式寄存器设置(MRS)电路。

在实施例中，在测试模式中数据输出电路响应于掩蔽控制信号仅在特定时段期间将输出数据输出到输出端子并且在剩余时段期间使输出端子处于高阻抗状态，而在非测试模式中数据输出电路在时钟信号周期的全时段期间将输出数据输出到输出端子。

在发明概念的一方面，提供了一种半导体存储器装置，其包括多个半导体芯片和外部端子，外部端子将从每个半导体芯片输出的信号输出到外部电路，其中每个半导体芯片包括：输出端子，配置为输出输出数据；以及数据输出电路，配置为与输出端子连接，将时钟信号的周期划分为多个时段，仅在该多个时段中的特定时段期间将输出数据输出到输出端子，并且在该多个时段中除了所述特定时段之外的剩余时段期间使输出端子处于高阻抗状态。

在实施例中，各半导体芯片的输出端子共同地与至少一个外部端子连接，或者连接到独立的外部输出端子。

在实施例中，每个半导体芯片进一步包括模式寄存器设置(MRS)电路，其被配置为设置测试模式，其中在测试模式中数据输出电路响应于掩蔽控制信号仅在特定时段期间将输出数据输出到输出端子并且在剩余时段期间使输出端子处于高阻抗状态，而在非测试模式中数据输出电路在时钟信号的周期的全时段期间将输出数据输出到输出端子。

在实施例中，数据输出电路包括：数据掩蔽控制电路，配置为产生掩蔽控制信号，该掩蔽控制信号响应于第一时钟信号和掩蔽信号在特定时段期间启用并且在剩余时段期间禁用；以及数据输出缓冲器，配置为响应于时钟信号和掩蔽控制信号将输出数据输出到输出端子或者使输出端子处于高阻抗状态。

在实施例中，半导体芯片包括第一至第n存储器芯片，其中“n”是大于2的整数，并且第一至第n存储器芯片中的每一个的数据输出电路仅在时钟信号的每个周期被划分为的第一至第n时段中的特定时段期间输出包括该数据输出电路的存储器芯片的数据，并且在剩余时段期间使存储器芯片的输出端子处于高阻抗状态。

在实施例中，“n”是2，并且每个时钟周期被划分为第一和第二时段，第一存储器芯片的数据输出电路仅在时钟信号的每个周期的第一时段期间输出第一存储器芯片的数据，并且第二存储器芯片的数据输出电路仅在时钟信号的每个周期的第二时段期间输出第二存储器芯片的数据。

在实施例中，“n”是4，并且每个时钟周期被划分为第一至第四时段，第一存储器芯片的数据输出电路仅在时钟信号的每个周期的第一时段期间输出第一存储器芯片的数据，第二存储器芯片的数据输出电路仅在时钟信号的每个周期的第二时段期间输出第二存储器芯片的数据，第三存储器芯片的数据输出电路仅在时钟信号的每个周期的第三时段期间输出第三存储器芯片的数据，并且第四存储器芯片的数据输出电路仅在时钟信号的每个周期的第四时段期间输出第四存储器芯片的数据。

在发明概念的一方面，提供一种测试系统，其包括至少一个这里描述的半导体存储器装置，其中测试系统包括测试器，测试器被配置为接收通过半导体存储器装置的外部端子输出的数据并且将数据与基准数据进行比较以测试至少一个半导体存储器装置。

在发明概念的一方面，提供了一种存储器系统，其包括至少一个这里描述的半导体存储器装置，其中存储器系统包括存储器控制器，存储器控制器被配置为控制半导体存储器装置。

在发明概念的一方面，提供了一种测试包括多个存储器芯片的半导体存储器装置的方法，该方法包括下述操作：将时钟信号的周期划分为多个时段；以及仅在该多个时段中的特定时段期间将每个存储器芯片的输出数据输出到每个存储器芯片的输出端子，并且在该多个时段中除了所述特定时段之外的剩余时段期间使输出端子处于高阻抗状态。

在实施例中，多个时段包括两个时段，这两个时段包括第一时段和第二时段，并且其中输出输出数据和使输出端子处于高阻抗状态的操作包括：仅在时钟信号的每个周期的第一时段期间输出第一存储器芯片的输出数据并且仅在时钟信号的每个周期的第二时段期间输出第二存储器芯片的输出数据。

在实施例中，多个时段包括四个时段，这四个时段包括第一至第四时段，并且其中输出输出数据和使输出端子处于高阻抗状态的操作包括：仅在第一时钟信号的每个周期的第一时段期间输出第一存储器芯片的输出数据；仅在时钟信号的每个周期的第二时段期间输出第二存储器芯片的输出数据；仅在时钟信号的每个周期的第三时段期间输出第三存储器芯片的输出数据；并且仅在时钟信号的每个周期的第四时段期间输出第四存储器芯片的输出数据。

在实施例中，测试器接收通过半导体存储器装置的外部端子输出的数据并且将数据与基准数据进行比较。

在实施例中，时钟信号是从半导体存储器装置外部的源接收的信号或者在半导体存储器装置内部产生的信号。

在发明概念的一方面，半导体存储器装置包括：多个半导体芯片，每个半导体芯片存储至少一比特数据，并且其中每个半导体芯片连接到对应的控制电路和对应的输出端子，通过该对应的输出端子能够发送半导体芯片的存储的数据；公共输出端子，配置为从多个半导体芯片的输出端子中的每一个发送数据，其中每个控制电路被配置为在时钟周期的多个时段的对应的发送时段期间允许从对应的输出端子发送数据，其中控制电路在对应于其它的控制电路的所有发送时段期间阻止从对应的输出端子发送数据。

在实施例中，控制电路被配置为通过使对应的输出端子处于高阻抗状态来阻止从对应的输出端子发送数据。

在实施例中，控制电路被配置为通过激活开关以从公共输出端子断开对应的输出端子来阻止从对应的输出端子发送数据。

在实施例中，多个半导体芯片包括堆叠的存储器单元。

在实施例中，对应发送时段中的每一个对应于时钟周期的相位。

在实施例中，每个相位对应于时钟周期的低或者高状态中的一个。

附图说明

包括附图以提供对发明概念的进一步理解，并且附图被并入说明书且构成其一部分。附图示出了发明概念的示例性实施例，并且与描述一起用于解释发明概念的原理。在附图中：

图1是根据本发明概念的方面的半导体存储器装置的结构的示意性框图；

图2A是示出图1中所示的半导体存储器装置的输出端子的连接的图；

图2B是示出图1中所示的半导体存储器装置的多芯片封装结构的图；

图3是根据本发明概念的方面的数据输出电路的结构图；

图4是示出图3中所示的数据输出电路的操作的时序图；

图5是根据本发明概念的方面的数据输出电路的结构图；

图6是根据本发明概念的方面的半导体存储器装置的结构的详细图；

图7A是图6中所示的半导体存储器装置的操作的时序图；

图7B是半导体存储器装置的操作的时序图；

图8是根据本发明概念的方面的数据输出电路的结构图；

图9是图8中所示的数据输出电路的操作的时序图；

图10和11是用于解释根据本发明概念的方面的包括四个存储器芯片的半导体存储器装置的操作的表和时序图；以及

图12是根据本发明概念的方面的存储器系统的示意图。

具体实施方式

在下面将参考附图更完全地描述发明概念的实施例，在附图中示出了发明概念的实施例。然而，发明概念的方面能够以很多不同的形式来实施，并且不应被理解为限于这里阐述的实施例。更确切地，提供这些实施例以便于该公开将本发明概念的范围传达给本领域技术人员。在附图中，为了清楚起见，可以夸大层和区域的大小和相对大小。相同的附图标记在各处表示相同的元件。

将理解的是，当元件被称为“连接”或者“耦接”到另一元件时，其能够直接地连接或者耦接到这另一元件或者还可以存在中间元件。相反地，当元件被称为“直接连接”或者“直接耦接”到另一元件时，不存在中间元件。如这里使用的，术语“和/或”包括相关列出的条目中的一个或多个的任何和所有组合，并且可以缩写为“/”。

将理解的是，尽管这里可以使用术语第一、第二等等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件进行区分。例如，在不偏离本公开教导的情况下，第一信号能够被称为第二信号，并且类似地，第二信号能够被称为第一信号。

这里使用的术语仅为了描述特定实施例的目的，并非意在限制发明概念。如这里使用的，单数形式“一个”、“这个”(“a”、“an”和“the”)也意在包括复数形式，除非在上下文另有清楚说明。还将理解的是，当在本说明书中使用时，术语“包含”(“comprises”和/或“comprising”)或“包括”(“includes”和/或“including”)指定存在所陈述的特征、区域、整体、步骤、操作、元件和/或部件，但是不排除存在或者添加一个或多个其它特征、区域、整体、步骤、操作、元件、部件和/或其组。

除非另外定义，这里使用的所有术语(包括技术和科学术语)都具有如本发明概念所属领域的技术人员通常理解的含义。还将理解的是，诸如通常使用的字典中定义的术语应被解释为具有与在现有技术和/或本申请的语境中的含义一致的含义，并且将不被解释为理想化或者过分正式的意义，除非再次明确地这样定义。

图1是根据本发明概念的一些实施例的半导体存储器装置100的结构的示意性框图。图2A是示出图1中所示半导体存储器装置100的输出端子的连接的图。图2B是示出半导体存储器装置100的多芯片封装结构的图。

参考图1至2B，半导体存储器装置100能够包括多个(至少两个)存储器芯片101、102、103和104，其能够被封装在如图2B中所示的堆叠结构中。换言之，半导体存储器装置100可以是具有堆叠结构的多芯片封装(MCP)存储器装置。

参考图1，半导体存储器装置100包括第一存储器芯片101和第二存储器芯片102。存储器芯片101和102中的每一个包括存储器阵列110a或者110b、数据输入和输出块120a或者120b以及控制块130a或130b。

存储器阵列110a和110b能够包括多个存储器单元，每个能够存储至少一比特数据。

控制块130a和130b从外部源(例如芯片测试单元)接收数据，并且控制该数据分别写入存储器阵列110a和110b中，或者响应于从外部源接收的控制信号/RAS、/CAS和/WE、时钟信号CLK以及地址信号ADD来控制分别来自存储器阵列110a和110b的数据被输出。

控制块130a和130b能够包括命令解码器(未示出)，其从外部源接收控制信号/RAS、/CAS和/WE、时钟信号CLK以及地址信号ADD，解码信号并且生成内部命令信号；以及模式寄存器设置(MRS)电路(未示出)，其能够响应于用于设置半导体存储器装置100的操作模式的控制信号和/或地址信号ADD来设置内部模式寄存器。

在发明概念的实施例中，半导体存储器装置100的操作模式能够分为测试和非测试模式。MRS电路能够响应于控制信号和/或地址信号ADD设置测试模式。

数据输入和输出电路120a和120b中的每一个包括与数据输入/输出端子DQA或者DQB连接的数据输入电路和数据输出电路(未示出)。数据输入电路能够由控制块130a或者130b控制以在写入操作中通过数据输入/输出端子DQA或者DQB接收数据并且将数据写入到存储器阵列110a或者110b中。在读取操作中数据输出电路由控制块130a或者130b控制以输出通过数据输入/输出端子DQA或者DQB从存储器阵列110a或者110b读取的数据。

存储器芯片101、102、103和104能够单独并且分别地接收启用每个存储器芯片的独立操作的信号，诸如芯片选择信号/CS A或者/CS B，并且根据各种实施例能够分别地或者联合地接收其它信号。例如，存储器芯片101、102、103和104能够单独地接收芯片选择信号/CS和时钟启用信号(未示出)，从而独立地进行操作。

时钟信号CLK、控制信号/RAS、/CAS和/WE以及地址信号ADD能够联合地施加到存储器芯片101、102、103和104。

第一和第二存储器芯片101和102的数据输出端子能够共同地连接到外部端子，如图2A中所示。具体地说，各个第一和第二存储器芯片101和102的端子DQA和DQB能够共同地连接到端子DQ。第一存储器芯片101的其它数据输出端子也能够分别与第二存储器芯片102的其它数据输出端子连接，并且第一和第二存储器芯片101和102的两个对应的数据输出端子能够共同地连接到外部端子中对应的一个。

在该情况下，半导体存储器装置100同时将信号输入到两个或更多存储器芯片或者从两个或更多存储器芯片输出信号。例如，当第一存储器芯片101正在通过端子DQA输出数据时，第二存储器芯片102不能够通过端子DQB输出数据。

然而，本发明概念不受限于这些限制。在实施例中，各个第一和第二存储器芯片101和102的数据输入/输出端子能够分别单独地连接到外部端子。在该情况下，虽然在半导体存储器装置100的非测试模式中第一和第二存储器芯片101和102能够独立地接收数据或者输出数据，但是在半导体存储器装置100的测试模式中第一和第二存储器芯片101和102的数据输入/输出端子能够共同地连接到测试器的端子。

图3是根据本发明概念的一些实施例的图1中所示的数据输入和输出块中包括的数据输出电路200的结构图。图4是示出图3中所示的数据输出电路200的操作的时序图。为了描述的清楚起见，没有考虑元件(例如，反转器、“与”元件、“或”元件等等)的延迟。

参考图3和4，数据输出电路200包括数据输出缓冲器210和数据掩蔽控制电路220。

数据输出缓冲器210响应于第一时钟信号CLK1和掩蔽控制信号MCS输出读出数据Dout。数据掩蔽控制电路220包括第一“与”元件221、第二“与”元件222、“或”元件223和反转器224。第一“与”元件221对第一时钟信号CLK1和第一掩蔽信号CLK1_H_Z执行“与”操作。第二“与”元件222对第一时钟信号CLK1的反转信号和第二掩蔽信号CLK1_L_Z执行“与”操作。

第一时钟信号CLK1能够是时钟信号CLK或者时钟禁止(clock bar)信号/CLK，时钟信号CLK或者时钟禁止信号/CLK能够从半导体存储器装置100的外部源接收，但是不限于此。例如，第一时钟信号CLK1能够是从外部时钟信号CLK或者时钟禁止信号/CLK产生的内部信号。或者，第一时钟信号CLK1能够是在测试模式中不使用的信号(例如，数据选通信号(DQS))、从外部源接收的特殊信号或者内部产生的信号。

第一掩蔽信号CLK1_H_Z能够是用于掩蔽其中高时段和低时段交替的第一时钟信号CLK1的时钟周期中的高时段的信号。第二掩蔽信号CLK1_L_Z能够是用于掩蔽第一时钟信号CLK1的时钟周期中的低时段的信号。

“或”元件223对第一“与”元件221的输出信号和第二“与”元件222的输出信号执行“或”操作，并且根据这些操作输出掩蔽控制信号MCS。

数据输出缓冲器210响应于掩蔽控制信号MCS将输出数据Q0或者Q1输出到输出端子230或者使输出端子230处于Hi_Z状态。

例如，当掩蔽控制信号MCS是“1”(高电平)时，数据输出缓冲器210使输出端子230处于高阻抗状态Hi_Z，从而输出数据Q0或者Q1没有发送到输出端子230。因此，当掩蔽控制信号MCS是“1”时，能够掩蔽输出数据Q0或者Q1。

相反地，当掩蔽控制信号MCS是“0”(低电平)时，数据输出缓冲器210将输出数据Q0或者Q1输出到输出端子230。当掩蔽控制信号MCS是“0”时，输出数据Q0或者Q1能够被发送到输出端子230而没有被掩蔽。

当第一掩蔽信号CLK1_H_Z和第二掩蔽信号CLK1_L_Z都被禁用为“0”时，掩蔽控制信号MCS是“0”。因此，数据输出缓冲器210以正常模式进行操作，在正常模式中其将输出数据Q0或者Q1发送到输出端子230而没有掩蔽输出数据。结果，在第一时钟信号CLK1的周期的全时段(即，高和低时段)中输出输出数据Q0或者Q1。

参考图4，在下面描述当第一掩蔽信号CLK1_H_Z被启用为“1”并且第二掩蔽信号CLK1_L_Z被禁用为“0”时执行的数据输出电路200的操作。

在实施例中，第一掩蔽信号CLK1_H_Z被启用为“1”而第二掩蔽信号CLK1_L_Z被禁用为“0”，并且掩蔽控制信号MCS能够与第一时钟信号CLK1同相。因为输出端子230在掩蔽控制信号MCS为“1”的时段中处于高阻抗状态Hi_Z中，因此，仅在第一时钟信号CLK1的低时段中将输出数据Q0或者Q1发送到输出端子230，并且输出端子230在第一时钟信号CLK1的高时段中处于高阻抗状态Hi_Z中，如图4中所示。

相反地，当第一掩蔽信号CLK1_H_Z被禁用为“0”而第二掩蔽信号CLK1_L_Z被启用为“1”时，数据输出电路200如下进行操作。当第一掩蔽信号CLK1_H_Z被禁用为“0”而第二掩蔽信号CLK1_L_Z被启用为“1”时，掩蔽控制信号MCS能够是第一时钟信号CLK1的反转信号。由于在掩蔽控制信号MCS为“1”的时段中输出端子230处于高阻抗状态Hi_Z中，因此，仅在第一时钟信号CLK1的高时段中将输出数据Q0或者Q1输出到输出端子230并且输出端子230在第一时钟信号CLK1的低时段中处于高阻抗状态Hi_Z，如图4中所示。因此，数据输出电路200仅在第一时钟信号CLK1的周期的特定时段(例如，高时段)期间将输出数据Q0或者Q1输出到输出端子230，并且在第一时钟信号CLK1的周期的剩余时段(例如，低时段)期间使输出端子230处于高阻抗状态Hi_Z，以免输出输出数据Q0或者Q1。

图5是根据本发明概念的其它各种实施例的数据输出电路200’的结构图。

数据输出电路200’包括数据输出缓冲器210’、数据掩蔽控制电路220和开关240。

开关240位于数据输出缓冲器210’和输出端子230之间，并且响应于掩蔽控制信号MCS闭合或者断开。例如，在实施例中，当掩蔽控制信号MCS为“1”(高电平)时，开关240断开并且输出端子230处于高阻抗状态Hi_Z。当掩蔽控制信号MCS为“0”(低电平)时，开关240将数据输出电路200’的输出数据输出到输出端子230。

图6是根据本发明概念的一些实施例的半导体存储器装置100的结构的详细图。图7A是图6中所示的半导体存储器装置100的操作的时序图。

参考图6和7A，第一存储器芯片101的第一掩蔽信号CLK1_H_Z和第二存储器芯片102的第二掩蔽信号CLK1_L_Z被设置为“1”。

在实施例中，第一和第二芯片选择信号/CS_A和/CS_B被同时启用，其中第一和第二存储器芯片101和102可以被同时选择用于操作或者测试。当第一和第二芯片选择信号/CS_A和/CS_B被启用时，读取命令RD能够同时施加于第一和第二存储器芯片101和102。

第一和第二存储器芯片101和102中的每一个响应于读取命令RD从其存储器阵列中读取数据，并且通过数据输出缓冲器(例如，数据输出缓冲器200或者200’，诸如图3和图5中所示的)将数据输出到输出端子。根据发明概念的实施例，第一存储器芯片101的第一掩蔽信号CLK1_H_Z是1，第一存储器芯片101的第一输出端子DQ_A在第一时钟信号CLK1的高时段期间处于高阻抗状态Hi_Z中，并且仅在第一时钟信号CLK1的低时段期间分别输出数据Q0_A和Q1_A。

另外，由于第二存储器芯片102的第二掩蔽信号CLK1_L_Z是“1”，使得第二存储器芯片102的第一输出端子DQ_B在第一时钟信号CLK1的低时段期间处于高阻抗状态Hi_Z中，并且因此，仅在第一时钟信号CLK1的高时段期间分别发送数据Q0_B和Q1_B。

因此，分别在第一时钟信号CLK1的低时段期间交替地发送(例如，发送到测试器)第一存储器芯片的输出数据Q0_A和Q1_A，并且分别在第一时钟信号CLK1的高时段期间交替地发送第二存储器芯片101的输出数据Q0_B和Q1_B。

如上所述，根据本发明概念的一些实施例，第一时钟信号CLK1的周期被分为两个时段，例如高时段和低时段。在实施例中，在高时段期间发送第一存储器芯片的数据而使第二存储器芯片的输出端子处于高阻抗状态，并且在低时段期间发送第二存储器芯片的数据而使第一存储器芯片的输出端子处于高阻抗状态，从而在每个时钟周期中交替地发送第一存储器芯片的数据和第二存储器芯片的数据。因此，第一和第二存储器芯片被同时选择用于读取操作和/或测试操作。

因此，同时测试第一和第二存储器芯片，从而降低了测试时间和成本。

图7B是半导体存储器装置(未示出)的操作的时序图。例如根据图7B操作的半导体存储器装置可能不具有在时钟信号的部分时段期间使输出端子处于高阻抗状态的功能。因此，在时钟信号CLK1的周期的全时段期间发送每个存储器芯片各自的输出数据DQ_A和DQ_B。

因此，当两个或更多存储器芯片被同时选择以读取数据时，第一存储器芯片的输出数据和第二存储器芯片的输出数据被同时发送。因此，例如，测试元件可能要求独立并且顺序地测试每个存储器芯片和/或使用额外的测试单元和输出，这增加了开销和时间。

例如，可以启用第一芯片选择信号/CS_A以选择第一存储器芯片。启用第一芯片选择信号/CS_A并且对半导体存储器装置施加读取命令RD。然后，第一存储器芯片响应于读取命令RD从存储器阵列读取数据并且通过数据输出缓冲器将数据输出到输出端子。结果，在第一时钟信号CLK1的周期的全时段期间将数据Q0_A或者Q1_A输出到第一存储器芯片的第一输出端子DQ_A。

在第一存储器芯片的数据输出完成之后，启用第二芯片选择信号/CS_B以选择第二存储器芯片。启用第二芯片选择信号/CS_B并且对半导体存储器装置施加读取命令RD。然后，第二存储器芯片响应于读取命令RD从存储器阵列读取数据并且通过数据输出缓冲器将数据输出到输出端子。结果，在第一时钟信号CLK1的周期的全时段期间将数据Q0_B或者Q1_B输出到第二存储器芯片的第二输出端子DQ_B。

图8是根据本发明概念的其它实施例的数据输出电路300的结构图。图9是图8中所示的数据输出电路300的操作的时序图。为了描述的清楚起见，没有考虑元件(即，反转器、“与”元件、“或”元件等等)的延迟。

参考图8和图9，根据发明概念的实施例，数据输出电路300包括数据输出缓冲器210和数据掩蔽控制电路320。

在实施例中，数据输出缓冲器210响应于第一时钟信号CLK1和掩蔽控制信号MCS输出读出数据Dout。数据掩蔽控制电路320包括第一至第四“与”元件221、222、321和322；“或”元件223、323和325；以及反转器224和324。在实施例中，第一“与”元件221对第一时钟信号CLK1和第一掩蔽信号CLK1_H_Z执行“与”操作，并且第二“与”元件222对第一时钟信号CLK1的反转信号和第二掩蔽信号CLK1_L_Z执行“与”操作。第三“与”元件321对第二时钟信号CLK2和第三掩蔽信号CLK2_H_Z执行“与”操作，并且第四“与”元件322对第二时钟信号CLK2的反转信号和第四掩蔽信号CLK2_L_Z执行“与”操作。

在发明概念的实施例中，第一时钟信号CLK1能够是从半导体存储器装置的外部源接收的时钟信号或者时钟禁止信号/CLK，或者能够是响应于外部时钟信号CLK或者时钟禁止信号/CLK产生的内部信号。或者，第一时钟信号CLK1能够是在测试模式中没有使用的信号(例如，数据选通信号(DQS))，诸如例如，从外部源接收的特殊信号或者内部产生的信号。

在实施例中，第二时钟信号CLK2能够是具有与第一时钟信号CLK1的预定相位差(例如，90度相位差)的信号。

在实施例中，“或”元件223对第一“与”元件221的输出信号和第二“与”元件222的输出信号执行“或”操作。另外，“或”元件323对第三“与”元件321的输出信号和第四“与”元件322的输出信号执行“或”操作。另外，“或”元件325对“或”元件223的输出信号和“或”元件323的输出信号执行“或”操作并且输出掩蔽控制信号MCS。

数据输出缓冲器210响应于掩蔽控制信号MCS将输出数据Q0或者Q1输出到输出端子230，或者使输出端子230处于高阻抗状态Hi_Z。

在实施例中，当掩蔽控制信号MCS是“1”(高电平)时，数据输出缓冲器210使输出端子230处于高阻抗状态Hi_Z，从而输出数据Q0或者Q1没有发送到输出端子230。因此，当掩蔽控制信号MCS为“1”时，能够掩蔽输出数据Q0或者Q1。

当掩蔽控制信号MCS为“0”(低电平)时，数据输出缓冲210将输出数据Q0或者Q1输出到输出端子230。当掩蔽控制信号MCS为“0”时，输出数据Q0或者Q1能够被发送到输出端子230而没有被掩蔽。

特别参考图9，当第一和第三掩蔽信号CLK1_H_Z和CLK2_H_Z被启用为“1”时，仅在第一时钟信号CLK1和第二时钟信号CLK2都为低(例如，第一时钟信号CLK1具有0至90度的相位)的时段期间将输出数据Q0或者Q1发送到输出端子230，而在第一时钟信号CLK1和第二时钟信号CLK2中的至少一个为高的时段期间使输出端子230处于高阻抗状态Hi_Z，如图9中所示。

当第一掩蔽信号CLK1_H_Z和第四掩蔽信号CLK2_L_Z被启用为“1”时，仅在第一时钟信号CLK1为低而第二信号CLK2为高(例如，第一时钟信号CLK1具有90至180度的相位)的时段期间将输出数据Q0或者Q1发送到输出端子230，并且在其它时段期间使输出端子230处于高阻抗状态Hi_Z。

当第二掩蔽信号CLK1_L_Z和第四掩蔽信号CLK2_L_Z被启用为“1”时，仅在第一时钟信号CLK1和第二时钟信号CLK2都为高(例如，第一时钟信号CLK1具有180至270度的相位)的时段期间将输出数据Q0或者Q1发送到输出端子230，并且在第一时钟信号CLK1和第二时钟信号CLK2中的至少一个为低的时段期间使输出端子230处于高阻抗状态Hi_Z，如图9中所示。

当第二掩蔽信号CLK1_L_Z和第三掩蔽信号CLK2_H_Z被启用为“1”时，仅在第一时钟信号CLK1为高而第二信号CLK2为低(例如，第一时钟信号CLK1具有270至360度的相位)的时段期间将输出数据Q0或者Q1发送到输出端子230，并且在其它时段期间使输出端子230处于高阻抗状态Hi_Z。

因此，响应于掩蔽信号的设置，数据输出电路300仅在时钟信号的周期中的特定时段(例如，四个时段中的一个)期间将输出数据Q0或者Q1输出到输出端子230，并且在时钟信号的剩余时段(例如，其它三个时段)期间使输出端子230处于高阻抗状态Hi_Z，以免输出输出数据Q0或者Q1。

图10和图11是分别示出根据本发明概念的其它实施例的包括四个存储器芯片的半导体存储器装置的操作的表和时序图。特别地，图10示出分别用于诸如图2B中所示的第一至第四存储器芯片101至104中的每一个的模式寄存器设置MRS1、MRS2等等。

参考图10，第一掩蔽信号CLK1_H_Z和第三掩蔽信号CLK2_H_Z能够被设置为“1”以选择第一存储器芯片101，第一掩蔽信号CLK1_H_Z和第四掩蔽信号CLK2_L_Z能够被设置为“1”以选择第二存储器芯片102，第二掩蔽信号CLK1_L_Z和第四掩蔽信号CLK2_L_Z能够被设置为“1”以选择第三存储器芯片103，并且第二掩蔽信号CLK1_L_Z和第三掩蔽信号CLK2_H_Z能够被设置为“1”以选择第四存储器芯片104。

在实施例中，能够同时启用第一至第四芯片选择信号/CS_A、/CS_B、/CS_C和/CS_D(未示出)。这时，能够同时选择第一至第四存储器芯片101至104。在第一至第四存储器芯片101至104都被选择的状态下，读取命令RD能够同时地施加到第一至第四存储器芯片101至104。

第一至第四存储器芯片101至104中的每一个响应于读取命令RD从存储器阵列读取数据并且根据掩蔽信号排列通过数据输出缓冲器210(DO_A，...DOD)将数据输出到输出端子(DQ_A，...DQD)。

当对于第一存储器芯片101第一掩蔽信号CLK1_H_Z和第三掩蔽信号CLK2_H_Z分别被设置为“1”时，诸如图11中所示，在第一时钟信号CLK1的周期的全时段内将从第一存储器芯片101的存储器阵列中读取的数据发送到数据输出缓冲器DO_A，然而，仅在第一时钟信号CLK1和第二时钟信号CLK2都为低(例如，当第一时钟信号CLK1具有0至90度的相位时)的时段期间将输出数据Q0_A或者Q1_A发送到输出端子DQ_A，而在周期的其它时段期间，使输出端子DQ_A处于高阻抗状态Hi_Z。

当对于第二存储器芯片102第一掩蔽信号CLK1_H_Z和第四掩蔽信号CLK2_L_Z分别被设置为“1”时，诸如图11中所示，仅在第一时钟信号CLK1为低而第二时钟信号CLK2为高(例如，当第一时钟信号CLK1具有90至180度的相位时)的时段期间将输出数据Q0_B或者Q1_B发送到输出端子DQ_B，而在其它时段期间，使输出端子DQ_B处于高阻抗状态Hi_Z。

类似地，当选择第三存储器芯片103时，仅在第一时钟信号CLK1和第二时钟信号CLK2都为高(例如，当第一时钟信号CLK1具有180至270度的相位时)的时段期间将输出数据Q0_C或者Q1_C发送到输出端子DQ_C，而在第一时钟信号CLK1和第二时钟信号CLK2中的至少一个为低的时段期间使输出端子DQ_C处于高阻抗状态Hi_Z。

当选择第四存储器芯片104时，仅在第一时钟信号CLK1为高而第二信号CLK2为低(例如，当第一时钟信号CLK1具有270至360度的相位时)的时段期间将输出数据Q0_D或者Q1_D发送到输出端子DQ_D，而在其它时段期间使输出端子处于高阻抗状态Hi_Z。

在实施例中，在单个时钟周期期间能够通过测试器读取第一存储器芯片101的输出数据Q0_A、第二存储器芯片102的输出数据Q0_B、第三存储器芯片103的输出数据Q0_C和第四存储器芯片104的输出数据Q0_D，并且然后在接下来的时钟周期期间能够通过测试器读取第一存储器芯片101的接下来的输出数据Q1_A、第二存储器芯片102的接下来的输出数据Q1_B、第三存储器芯片103的接下来的输出数据Q1_C和第四存储器芯片104的接下来的输出数据Q1_D。

如上所述，根据本发明概念的当前实施例，第一时钟信号CLK1的每个周期能够被分为四个时段(例如，0至90度的时段、90至180度的时段、180至270度的时段以及270至360度的时段)并且在特定时段期间发送仅特定存储器芯片的数据，同时使其它各存储器芯片的输出端子处于高阻抗状态，从而在每个时钟周期期间能够顺序地发送各个第一至第四存储器芯片的输出数据。

在本发明概念的前述实施例中，第一时钟信号CLK1的每个周期被特别地示出为划分为两个或四个时段，本发明概念的实施例能够被划分为额外的时段。例如，在实施例中，能够组合彼此具有不同相位的至少两个时钟信号。例如，至少两个时钟信号中的第一时钟信号的每个周期能够被划分为任何其它数量(例如，3、5、6、7、8等等)的时段，并且能够仅在第一时钟信号的每个周期的特定时段期间将输出数据发送到输出端子同时将不通过输出端子发送其它输出数据，即，例如在该特定时段期间使输出端子处于高阻抗状态。类似地，每个周期的其它时段能够被配置为使得其它对应的输出端子在这些时段期间操作。

图12是根据本发明概念的一些实施例的存储器系统1000的示意图。参考图12，存储器系统1000包括存储器控制器530和存储器装置100。存储器控制器530能够将信号CA发送到存储器装置100以执行诸如将数据写入存储器装置100或者从存储器装置100读取数据的操作。信号CA能够包括如上面已经描述的控制信号/RAS、/CAS、/WE和地址信号ADD。当从存储器控制器500接收写入命令或者读取命令时，存储器装置100能够使用时钟信号CLK执行数据DQ的输入/输出。

根据本发明概念的一些实施例的包括多个存储器芯片的存储器装置能够包括：例如，无缓冲双列直插存储模块(UDIMM)、带寄存器的双列直插存储模块(RDIMM)或者全缓冲双列直插存储模块(FBDIMM)。

根据本发明概念的一些实施例，时钟信号的每个周期被划分为多个时段(例如，高时段和低时段)并且例如仅在特定时段期间发送特定芯片的数据，同时使其它芯片的输出端子处于高阻抗状态。因此，增加了能够同时进行测试的存储器芯片的数量。结果，能够减少包括多个存储器芯片的半导体存储器装置的测试和制造时间。

虽然已经参考其示例性实施例特别地示出并且描述了本发明概念，但是本领域技术人员将理解的是，在不偏离如所附权利要求限定的本发明概念的精神和范围的情况下能够对其进行形式上的和细节上的各种改变。

Claims (20)

1.一种半导体存储器装置，包括：

存储器单元阵列，所述存储器单元阵列包括多个存储器单元，每个所述存储器单元存储至少一比特数据；

输出端子，所述输出端子被配置为将输出数据输出；以及

数据输出电路，所述数据输出电路被配置为与所述输出端子连接，以将时钟信号的周期划分为至少两个时段，仅在所述至少两个时段中的特定时段期间将所述输出数据输出到所述输出端子，以及在所述至少两个时段中除了所述特定时段之外的剩余时段期间使所述输出端子处于高阻抗状态。

2.根据权利要求1所述的半导体存储器装置，其中所述数据输出电路包括：

数据掩蔽控制电路，所述数据掩蔽控制电路被配置为产生掩蔽控制信号，所述掩蔽控制信号响应于所述时钟信号和掩蔽信号在所述特定时段期间被启用并且在所述剩余时段期间被禁用；以及

数据输出缓冲器，所述数据输出缓冲器被配置为响应于所述时钟信号和所述掩蔽控制信号将所述输出数据输出到所述输出端子或者使所述输出端子处于高阻抗状态。

3.根据权利要求1所述的半导体存储器装置，其中所述数据输出电路包括：

数据掩蔽控制电路，所述数据掩蔽控制电路被配置为产生掩蔽控制信号，所述掩蔽控制信号响应于所述时钟信号和掩蔽信号在所述特定时段期间被启用并且在所述剩余时段期间被禁用；

数据输出缓冲器，所述数据输出缓冲器被配置为响应于所述时钟信号将所述输出数据输出到所述输出端子；以及

开关，所述开关被配置为位于所述数据输出缓冲器和所述输出端子之间并且响应于所述掩蔽控制信号而闭合或者断开，

其中如果所述开关闭合，则所述开关将所述输出数据发送到所述输出端子，否则所述开关使所述输出端子处于所述高阻抗状态。

4.根据权利要求2所述的半导体存储器装置，其中所述掩蔽信号包括第一掩蔽信号和第二掩蔽信号，并且

所述数据掩蔽控制电路包括：

第一“与”元件，所述第一“与”元件被配置为对所述时钟信号和所述第一掩蔽信号执行“与”操作；

第二“与”元件，所述第二“与”元件被配置为对所述时钟信号的反转信号和所述第二掩蔽信号执行“与”操作；以及

第一“或”元件，所述第一“或”元件被配置为对所述第一“与”元件的输出信号和所述第二“与”元件的输出信号执行“或”操作并且输出所述掩蔽控制信号。

5.根据权利要求2所述的半导体存储器装置，其中所述时钟信号是第一时钟信号，

所述掩蔽信号包括第一掩蔽信号、第二掩蔽信号、第三掩蔽信号和第四掩蔽信号，并且

所述数据掩蔽控制电路包括：

第一“与”元件，所述第一“与”元件被配置为对所述时钟信号和所述第一掩蔽信号执行“与”操作；

第二“与”元件，所述第二“与”元件被配置为对所述时钟信号的反转信号和所述第二掩蔽信号执行“与”操作；

第一“或”元件，所述第一“或”元件被配置为对所述第一“与”元件的输出信号和所述第二“与”元件的输出信号执行“或”操作；

第三“与”元件，所述第三“与”元件被配置为对第二时钟信号和所述第三掩蔽信号执行“与”操作；

第四“与”元件，所述第四“与”元件被配置为对所述第二时钟信号的反转信号和所述第四掩蔽信号执行“与”操作；

第二“或”元件，所述第二“或”元件被配置为对所述第三“与”元件的输出信号和所述第四“与”元件的输出信号执行“或”操作；以及

第三“或”元件，所述第三“或”元件被配置为对所述第一“或”元件的输出信号和所述第二“或”元件的输出信号执行“或”操作并且输出所述掩蔽控制信号。

6.根据权利要求2所述的半导体存储器装置，进一步包括模式寄存器设置MRS电路，所述模式寄存器设置MRS电路被配置为设置所述掩蔽信号。

7.根据权利要求6所述的半导体存储器装置，其中在测试模式中，数据输出电路响应于所述掩蔽控制信号仅在所述特定时段期间将所述输出数据输出到所述输出端子并且在所述剩余时段期间使所述输出端子处于所述高阻抗状态，以及在非测试模式中，所述数据输出电路在所述时钟信号周期的全时段期间将所述输出数据输出到所述输出端子。

8.一种半导体存储器装置，包括：

多个半导体芯片；以及

外部端子，所述外部端子被配置为将从每个所述半导体芯片输出的信号输出到外部电路，

其中每个所述半导体芯片包括：

输出端子，所述输出端子被配置为将输出数据输出；以及

数据输出电路，所述数据输出电路被配置为与所述输出端子连接，以将时钟信号的周期划分为多个时段，仅在所述多个时段中的特定时段期间将所述输出数据输出到所述输出端子，以及在所述多个时段中除了所述特定时段之外的剩余时段期间使所述输出端子处于高阻抗状态。

9.根据权利要求8所述的半导体存储器装置，其中所述各个半导体芯片的所述输出端子共同地与所述外部端子或者独立外部输出端子中的至少一个相连接。

10.根据权利要求9所述的半导体存储器装置，其中每个所述半导体芯片进一步包括模式寄存器设置MRS电路，所述模式寄存器设置MRS电路被配置为设置测试模式，并且

在测试模式中，所述数据输出电路响应于掩蔽控制信号仅在所述特定时段期间将所述输出数据输出到所述输出端子并且在所述剩余时段期间使所述输出端子处于高阻抗状态，以及在非测试模式中，所述数据输出电路在所述时钟信号周期的全时段期间将所述输出数据输出到所述输出端子。

11.据权利要求9所述的半导体存储器装置，其中所述数据输出电路包括：

数据掩蔽控制电路，所述数据掩蔽控制电路被配置为产生掩蔽控制信号，所述掩蔽控制信号响应于所述第一时钟信号和掩蔽信号在所述特定时段期间被启用并且在所述剩余时段期间被禁用；以及

数据输出缓冲器，所述数据输出缓冲器被配置为响应于所述时钟信号和所述掩蔽控制信号将所述输出数据输出到所述输出端子或者使所述输出端子处于高阻抗状态。

12.据权利要求9所述的半导体存储器装置，其中所述半导体芯片包括第一至第n存储器芯片，其中“n”是2或大于2的整数，并且所述第一至第n存储器芯片中每一个的数据输出电路仅在第一至第n时段中的特定时段期间输出存储器芯片的数据并且在所述剩余时段期间使所述存储器芯片的输出端子处于高阻抗状态，所述存储器芯片包括所述数据输出电路，所述时钟信号的每个周期被划分为第一至第n时段。

13.根据权利要求12所述的半导体存储器装置，其中：

“n”是2并且每个所述时钟周期被划分为第一时段和第二时段；

所述第一存储器芯片的数据输出电路仅在所述时钟信号每个周期的所述第一时段期间输出所述第一存储器芯片的数据；并且

所述第二存储器芯片的数据输出电路仅在所述时钟信号每个周期的所述第二时段期间输出所述第二存储器芯片的数据。

14.根据权利要求12所述的半导体存储器装置，其中：

“n”是4并且每个所述时钟周期被划分为第一时段至第四时段；

所述第一存储器芯片的数据输出电路仅在所述时钟信号每个周期的所述第一时段期间输出所述第一存储器芯片的数据；

所述第二存储器芯片的数据输出电路仅在所述时钟信号每个周期的所述第二时段期间输出所述第二存储器芯片的数据；

所述第三存储器芯片的数据输出电路仅在所述时钟信号每个周期的所述第三时段期间输出所述第三存储器芯片的数据；并且

所述第四存储器芯片的数据输出电路仅在所述时钟信号每个周期的所述第四时段期间输出所述第四存储器芯片的数据。

15.一种测试系统，包括：

根据权利要求8所述的半导体存储器装置；以及

测试器，所述测试器被配置为接收通过所述半导体存储器装置的所述外部端子输出的数据并且将所述数据与基准数据进行比较，以测试所述半导体存储器装置。

16.一种存储器系统，包括：

根据权利要求8所述的半导体存储器装置；以及

存储器控制器，所述存储器控制器被配置为控制所述半导体存储器装置。

17.一种测试包括多个存储器芯片的半导体存储器装置的方法，所述方法包括下述操作：

将时钟信号的周期划分为多个时段；以及

仅在所述多个时段中的特定时段期间将每个所述存储器芯片的输出数据输出到每个存储器芯片的输出端子，并且在所述多个时段中除了所述特定时段之外的剩余时段期间使所述输出端子处于高阻抗状态。

18.根据权利要求17所述的方法，其中所述多个时段包括两个时段，所述两个时段包括第一时段和第二时段，并且

其中将所述输出数据输出和使所述输出端子处于高阻抗状态的操作包括：

仅在所述时钟信号每个周期的所述第一时段期间输出第一存储器芯片的输出数据；并且

仅在所述时钟信号每个周期的所述第二时段期间输出第二存储器芯片的输出数据。

19.根据权利要求17所述的方法，其中所述多个时段包括四个时段，所述四个时段包括第一时段至第四时段，并且

其中将所述输出数据输出和使所述输出端子处于高阻抗状态的操作包括：

仅在所述第一时钟信号每个周期的所述第一时段期间输出第一存储器芯片的输出数据；

仅在所述时钟信号每个周期的所述第二时段期间输出第二存储器芯片的输出数据；

仅在所述时钟信号每个周期的所述第三时段期间输出第三存储器芯片的输出数据；并且

仅在所述时钟信号每个周期的所述第四时段期间输出第四存储器芯片的输出数据。

20.根据权利要求17所述的方法，进一步包括：测试器接收通过所述半导体存储器装置的外部端子输出的数据并且将所述数据与基准数据进行比较。

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