CN111739574B - 一种基于随机二进制序列的静态随机存取存储器验证方法 - Google Patents

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Abstract

一种基于随机二进制序列的静态随机存取存储器验证方法，首先计算SRAM存储器地址位宽和数据位宽等器件参数；然后产生SRAM存储器写操作地址；利用正随机二进制序列和反随机二进制序列对SRAM存储器进行验证，分析统计结果，完成SRAM存储器的功能测试。本发明使用随机二进制序列控制SRAM存储器的读写操作，模拟应用条件下的读取地址和数据，增强存储器测试验证与应用条件的契合度，同时可验证存储器在高速应用条件下的带宽能力，提高存储器功能验证的完备性。

Description

一种基于随机二进制序列的静态随机存取存储器验证方法
技术领域
本发明涉及一种基于随机二进制序列的静态随机存取存储器验证方法，属于数字集成电路功能测试验证技术领域。
背景技术
静态随机存取存储器SRAM主要应用于处理器的外围，作为数据缓存空间，特点是速率快。
SRAM的高速特点使得SRAM存储器适用于处理器的主内存，广泛应用在工业电子、仪器仪表和航空航天等领域。存储器是电子系统中重要的元器件，是电子信息领域最常用的元器件之一，因此SRAM存储器的验证非常重要。
存储器器件内部是规律的存储单元阵列，还有大量的逻辑器件，例如控制电路、敏感放大器和读电路等，这些模块都能直接参与存取操作。由于存储器每一个单元可能处于不同的状态，每个存储单元的改变都有可能影响存储器内部单元的变化，常见的测试码型有以下几种：
最简单的算法。先对每一单元写0再读出验证，然后写1再读出验证，流程很快，但故障覆盖率有限。
棋盘法的测试过程是首先对每一个存储单元赋值，使得每一个单元与其紧相邻的各个单元的值都不同，可以检测SAF故障和相邻单元的桥接故障，其故障覆盖率较低。
MarCh算法是使用最普遍的算法。在这一算法中，对存储器进行一系列复合的操作写入不同的码型，覆盖率较全，但写入读出的次数较多。
以上集中常用的SRAM存储器验证方法都是采用规则的测试码型进行SRAM存储器的读写验证，而实际应用的读写码型要更为复杂，因此SRAM存储器验证中的测试码型与实际应用存在差异。同时随着SRAM存储器工作速率的不断提升，SRAM存储器内部读写时序链路信号传输能力的带宽也需要验证，目前已有的验证手段一般是使用规则的码型对SRAM存储器存储单元进行数据存储验证，无法验证读写时序链路信号传输带宽。
发明内容
本发明的技术解决问题是：克服现有技术的不足，提供一种基于随机二进制序列的静态随机存取存储器验证方法，基于随机二进制序列对异步SRAM存储器进行测试验证，来分析SRAM存储器数据写入和读取可靠性。
本发明的技术解决方案是：
一种基于随机二进制序列的静态随机存取存储器验证方法，包括以下步骤：
(1-1)根据被验证SRAM存储器的容量和数据位宽，计算SRAM存储器写操作地址的宽度AW和数据信号的宽度DW；
(1-2)SRAM存储器在每个写周期进行写操作时，写操作地址从0x00递增，累加至最大值停止；
(1-3)利用正随机二进制序列对SRAM存储器进行验证，验证方法如下：
Z1、为SRAM存储器每个写操作地址提供对应的正随机写操作数据，所述正随机写操作数据包括正随机二进制序列数据和校验位数据；
Z2、将SRAM存储器写操作地址和写操作数据一一对应写入到SRAM存储器存储单元；
Z3、将SRAM存储器存储单元的数据按照顺序读出，并检测读出数据是否正确，若正确进入步骤Z4，否则验证不通过，验证结束；
Z4、按照正随机二进制序列方式确定正随机二进制序列读操作地址，从确定的正随机二进制序列读操作地址中将SRAM存储器存储单元的数据读出，并检测读出数据是否正确，若正确进入步骤(1-4)，否则验证不通过，验证结束；
(1-4)利用反随机二进制序列对SRAM存储器进行验证，验证方法如下：
F1、为SRAM存储器每个写操作地址提供对应的反随机写操作数据，所述反随机写操作数据包括反随机二进制序列数据和校验位数据；
F2、将SRAM存储器写操作地址和写操作数据一一对应写入到SRAM存储器存储单元；
F3、将SRAM存储器存储单元的数据按照顺序读出，并检测读出数据是否正确，若正确进入步骤F4，否则验证不通过，验证结束；
F4、按照反随机二进制序列方式确定反随机二进制序列读操作地址，从确定的反随机二进制序列读操作地址中提供的读操作地址将SRAM存储器存储单元的数据读出，并检测读出数据是否正确，若正确则SRAM存储器验证通过，验证结束，否则验证不通过，验证结束。
所述步骤Z1中，正随机二进制序列数据DP的数据宽度为n，n＝DW-2，Xj为DP的第j位，第一个写操作地址的数据为0xFF…F，第i个写操作地址的数据按照如下方式确定：
将第i-1个写操作地址的正随机二进制序列向右移一位，同时第i个写操作地址的第一位X1＝Xn⊕Xn-1，此时X1，X2，……，Xn为第i个写操作地址的正随机二进制序列数据。
所述步骤Z1中，校验位数据计算方法如下：
第i个写操作地址的校验位数据DPC＝第i个写操作地址的正随机二进制序列数据按位累加取和；校验位数据宽度为2。
所述步骤Z4中，确定正随机二进制序列读操作地址的方式如下：
设正随机二进制序列读操作地址AZ的宽度为m，Xj为AZ的第j位，初始值为0xFF…F，验证时，在第i拍，将第i-1拍的正随机二进制序列读操作地址向右移一位，同时第i拍的第一位X1＝Xm⊕Xm-1，此时X1，X2，……，Xm为第i拍的正随机二进制序列读操作地址AZi；m＝AW。
所述步骤Z3和Z4中，检测读出数据是否正确的方法如下：
设从SRAM存储器的地址AZi读出的数据为D(AZi)，将D(AZi)拆分，得到正随机二进制序列数据和校验位数据，将拆分得到的正随机二进制序列数据按位累加取和，判断是否与拆分得到的校验位数据对应的十六进制数值相等，如果相等，则读出数据正确，否则读出数据异常。
所述步骤F1中，反随机二进制序列数据DF的数据宽度为n，n＝DW-2，Xj为DF的第j位，第一个写操作地址的数据为0xFF…F，第i个写操作地址的数据按照如下方式确定：
将第i-1个写操作地址的反随机二进制序列向右移一位，同时第i个写操作地址的第一位X1＝Xn⊕Xn-1，然后X1，X2，……，Xn按位取反，得到的X1，X2，……，Xn为第i个写操作地址的反随机二进制序列数据。
所述步骤F1中，校验位数据计算方法如下：
第i个写操作地址的校验位数据DFC＝0xFF-(DW-2-N1)，N1为第i个写操作地址的反随机二进制序列数据的每一位累加取和；校验位数据宽度为2。
所述步骤F4中，确定反随机二进制序列读操作地址的方式如下：
设反随机二进制序列读操作地址AF的宽度为m，Xj为AF的第j位，初始值为0xFF…F，验证时，在第i拍，将第i-1拍的反随机二进制序列向右移一位，同时第i拍的第一位X1＝Xm⊕Xm-1，此时X1，X2，……，Xm为第i拍的反随机二进制序列读操作地址AFi；m＝AW。
所述步骤F3和F4中，检测读出数据是否正确的方法如下：
设从SRAM存储器的地址AFi读出的数据为D(AFi)，将D(AFi)拆分，得到反随机二进制序列数据和校验位数据，将拆分得到的反随机二进制序列数据按位累加取和，记为N1，计算此时0xFF-(DW-2-N1)是否与拆分得到的校验位数据对应的十六进制数值相等，如果相等，则读出数据正确，否则读出数据异常。
本发明与现有技术相比的有益效果为：
(1)、本发明通过随机二进制序列操作SRAM存储器，可验证SRAM存储器在高速工作时SRAM存储器内部地址信号和数据信号传输链路的带宽能力，弥补当前SRAM存储器验证方法对SRAM存储器在高速条件工作时内部地址和数据等信号完整性验证方法的不足。
(2)、本发明采用正随机二进制序列和反随机二进制序列分别进行验证，两种验证码型在每个SRAM存储器存储单元中数据格式相反，实现了SRAM存储器存储单元读写功能的全面验证，
(3)、本发明使用随机序列模拟SRAM存储器在应用条件下写入的随机数据，SRAM存储器存储单元内数据格式更接近真实应用条件下数据格式，提高SRAM存储器功能验证时存储单元数据格式的完备性和准确性。
(4)、本发明采用随机二进制序列作为地址序列读取SRAM存储器，模拟SRAM存储器在应用条件下的地址操作序列,与现有的SRAM存储器验证方法相比较，更接近真实应用条件下的地址序列，提高SRAM存储器功能验证时地址序列验证的完备性和准确性。。
(5)、本发明通过校验位检测方法检测SRAM存储器对应的随机二进制序列数据，解决了随机二进制序列验证SRAM存储器时序列函数复杂问题。提升随机二进制序列验证SRAM存储器错误检测的效率和可靠性。
附图说明
图1是本发明实施基于随机二进制序列的静态随机存取存储器验证方法流程图；
图2是本发明正随机二进制序列产生的原理示意图；
图3是本发明反随机二进制序列产生的原理示意图；
图4-A是正随机二进制序列写数据示意图；
图4-B是反随机二进制序列写数据示意图；
图5-A是正随机二进制序列校验位数据DPC计算方法示意图；
图5-B是反随机二进制序列校验位数据DFC计算方法示意图。
具体实施方式
以下结合附图和实施例对本发明进行详细说明。
SRAM存储器一般应用在处理器外围，作为处理器与外部设备的高速缓存存储器，随着工艺尺寸的减小SRAM存储器应用的工作速率越来越高目前已至500MHz以上，传统的SRAM存储器验证方法主要是针对SRAM存储器的存储单元使用固定或规律的存储数据格式，进行SRAM存储器固定错误、寻址错误和状态错误等验证，本发明从高速信号的信号完整性为出发点，基于随机二进制序列，提出了基于随机二进制序列的静态随机存取存储器验证方法，模拟应用条件下存储数据格式，及应用条件下的存储器地址读取序列，模拟应用条件验证SRAM存储器的存储数据格式和地址操作序列，开展SRAM存储器功能验证，同时通过随机二进制序列可验证SRAM存储器内部地址数据等信号链路的通带能力，
基于随机二进制序列的静态随机存取存储器验证方法流程示意图如图1所示。
该方法包括正随机二进制序列的验证和反随机二进制序列的验证。同时通过正随机二进制序列的验证和反随机二进制序列的验证判定SRAM存储器通过验证，否则判定SRAM存储器数据读写功能存在问题。
所述正随机二进制序列的验证步骤为：
(1-1)SRAM存储器地址位宽和数据位宽控制：根据被验证SRAM存储器的容量和数据位宽，产生SRAM存储器写操作时地址信号的宽度AW和数据信号的宽度DW。
(1-2)SRAM存储器写操作地址：SRAM存储器写操作时地址根据写操作地址宽度AW输入，按照顺序在SRAM存储器的每个写周期从0x00递增，累加至最大值停止。
(1-3)为SRAM存储器写操作地址提供对应的SRAM存储器写操作数据，该写操作数据由正随机二进制序列数据DP和校验位数据DC两部分组成。
正随机二进制序列数据DP：
正随机二进制序列数据DP根据数据信号的宽度DW输入，正随机二进制序列数据DP数据宽度为n，n＝DW-2，即正随机二进制序列数据为DP[DW-2：1]，根据DW的数值，数据DP由不同深度的随机二进制序列组合而成。
校验位数据DPC：
校验位数据DPC数据宽度为2位，校验位数据由正随机二进制序列数据DP根据校验位生成算法而来，校验位数据DPC的具体计算方法为，将随机二进制序列数据DP的每一位做加法，即计数正随机二进制序列数据DP中数据1的个数，将正随机二进制序列数据DP和校验位数据DPC拼接组合在一起{DP,DPC}是SRAM存储器写操作数据。
(1-4)SRAM存储器写操作，将SRAM存储器写操作地址和数据一一对应写入到SRAM存储器存储单元。SRAM存储器地址深度是遍历SRAM存储器所有存储单元对应的地址数量，SRAM存储器数据深度是产生的SRAM存储器写操作数据最大个数，当SRAM存储器地址深度和数据深度一致时可以实现地址和数据的一一对应，两者不一致时存在两种情况，SRAM存储器地址深度大于数据深度时，SRAM存储器写操作数据循序补充，直到对应的SRAM存储器地址最大值，SRAM存储器地址深度小于数据深度时，至SRAM存储器地址最大值时停止。
(1-5)SRAM存储器读操作I：SRAM存储器读操作地址从0x00递增累加至最大值，将SRAM存储器内存储单元数据按照顺序读出。
(1-6)读数据检测I：
设从SRAM存储器的地址AZi读出的数据为D(AZi)，将D(AZi)拆分，得到正随机二进制序列数据和校验位数据，将拆分得到的正随机二进制序列数据按位累加取和，判断是否与拆分得到的校验位数据对应的十六进制数值相等，如果相等，则读出数据正确，否则读出数据异常。
(1-7)SRAM存储器读操作II：SRAM存储器读操作地址以0xF..F为因子起始，按照随机二进制序列PRBS AW-1的排列，为SRAM存储器提供读操作地址，至随机二进制序列PRBSAW-1的最大深度值，完成一个循环，将SRAM存储器内存储单元数据按照随机二进制序列的排列读出。
(1-8)读数据检测II：
设从SRAM存储器的地址AZi读出的数据为D(AZi)，将D(AZi)拆分，得到正随机二进制序列数据和校验位数据，将拆分得到的正随机二进制序列数据按位累加取和，判断是否与拆分得到的校验位数据对应的十六进制数值相等，如果相等，则读出数据正确，否则读出数据异常。
所述反随机二进制序列的验证步骤为：
(2-1)SRAM存储器地址位宽和数据位宽控制：根据被验证SRAM存储器的容量和数据位宽，产生SRAM存储器写操作时地址信号的宽度AW和数据信号的宽度DW。
(2-2)SRAM存储器写操作地址：SRAM存储器写操作时地址根据写操作地址宽度AW输入，按照顺序在SRAM存储器的每个写周期从0x00递增，累加至最大值停止。
(2-3)为每个SRAM存储器写操作地址提供对应的SRAM存储器写操作数据，写操作数据由反随机二进制序列数据DF和校验位数据DFC两部分组成其中
反随机二进制序列数据DF：
反随机二进制序列数据DF根据数据信号的宽度DW输入，反随机二进制序列数据DF数据宽度为DW-2，即反随机二进制序列数据为DF[DW-2：1]，根据DW的数值，数据DF由不同深度的随机二进制序列取反后组合而成。
校验位数据DFC：
校验位数据DFC数据宽度为2位，校验位数据由反随机二进制序列数据DF根据校验位生成算法而来，校验位数据DFC的具体计算方法为，将反二进制序列数据DF的每一位做加法，即计数二进制序列数据DF中数据1的个数为N1，DFC＝0xFF-(DW-2-N1)
将反随机二进制序列数据DF和验位数据DFC拼接组合在一起{DF,DFC}是SRAM存储器反随机二进制序列写操作数据。
(2-4)SRAM存储器写操作，将SRAM存储器写操作地址和数据一一对应写入到SRAM存储器存储单元。SRAM存储器地址深度是遍历SRAM存储器所有存储单元对应的地址数量，SRAM存储器数据深度是产生的SRAM存储器写操作数据最大个数，当SRAM存储器地址深度和数据深度一致时可以实现地址和数据的一一对应，两者不一致时存在两种情况，SRAM存储器地址深度大于数据深度时，SRAM存储器写操作数据循序补充，直到对应的SRAM存储器地址最大值，SRAM存储器地址深度小于数据深度时，至SRAM存储器地址最大值时停止。
(2-5)SRAM存储器读操作I：SRAM存储器读操作地址从0x00递增累加至最大值，将SRAM存储器内存储单元数据按照顺读出。
(2-6)读数据检测I：
设从SRAM存储器的地址AFi读出的数据为D(AFi)，将D(AFi)拆分，得到反随机二进制序列数据和校验位数据，将拆分得到的反随机二进制序列数据按位累加取和，记为N1，计算此时0xFF-(DW-2-N1)是否与拆分得到的校验位数据对应的十六进制数值相等，如果相等，则读出数据正确，否则读出数据异常。
(2-7)SRAM存储器读操作II，SRAM存储器读操作地址AF以0xF..F为因子起始，按照随机二进制序列PRBS AW-1的排列，为SRAM存储器提供读操作地址，至随机二进制序列PRBSAW-1的最大深度值，完成一个循环，将SRAM存储器内存储单元数据按照随机二进制序列的排列读出。
(2-8)读数据检测II：
设从SRAM存储器的地址AFi读出的数据为D(AFi)，将D(AFi)拆分，得到反随机二进制序列数据和校验位数据，将拆分得到的反随机二进制序列数据按位累加取和，记为N1，计算此时0xFF-(DW-2-N1)是否与拆分得到的校验位数据对应的十六进制数值相等，如果相等，则读出数据正确，否则读出数据异常。
图2是正随机二进制序列产生的原理框图，随机二进制序列是指包含0和1的随机序列，序列的顺序是固定重复的，另一方面又具有随机序列的随机特性，随机二进制序列内包含丰富的比特组合，与真实应用的数据具有相似性，正随机二进制序列由移位寄存器和异或门组成，序列宽度为n，设Xj为DP的第j位，验证时，将第i-1个写操作地址的正随机二进制序列向右移一位，同时第i个写操作地址的第一位X1＝Xn⊕Xn-1，此时X1，X2，……，Xn为第i个写操作地址的正随机二进制序列数据。整个随机二进制序列的初始值从0xFF…F开始，随机二进制序列的宽度为n，整个序列中数据的个数即深度为2n-1，多项式为1+Xn-1+Xn。将产生的并行X1到Xn数据提供给正随机二进制序列的验证中，作为SRAM存储器写操作时的数据。
设正随机二进制序列读操作地址AZ的宽度为m，Xj为AZ的第j位，初始值为0xFF…F，验证时，在第i拍，将第i-1拍的正随机二进制序列读操作地址向右移一位，同时第i拍的第一位X1＝Xm⊕Xm-1，此时X1，X2，……，Xm为第i拍的正随机二进制序列读操作地址AZi；m＝AW。将产生的并行X1到Xn地址作为SRAM读操作II时的地址。
图3是反随机二进制序列产生的原理框图，反随机二进制序列由移位寄存器、异或门和非门组成，序列宽度为n，验证时，Xj为DF的第j位，第一个写操作地址的数据为0xFF…F，第i个写操作地址的数据按照如下方式确定：
将第i-1个写操作地址的反随机二进制序列向右移一位，同时第i个写操作地址的第一位X1＝Xn⊕Xn-1，然后X1，X2，……，Xn按位取反，得到的X1，X2，……，Xn为第i个写操作地址的反随机二进制序列数据。整个随机二进制序列的初始值从0xFF…F开始，随机二进制序列的宽度为n，整个序列中数据的个数即深度为2n-1，多项式为1+Xn-1+Xn。将产生的并行X1到Xn数据经过非门取反提供给反随机二进制序列的验证中，作为SRAM存储器写操作时的数据。
确定反随机二进制序列读操作地址的方式如下：
设反随机二进制序列读操作地址AF的宽度为m，Xj为AF的第j位，初始值为0xFF…F，验证时，在第i拍，将第i-1拍的反随机二进制序列向右移一位，同时第i拍的第一位X1＝Xm⊕Xm-1，此时X1，X2，……，Xm为第i拍的反随机二进制序列读操作地址AFi；m＝AW。作为SRAM读操作II时的地址。
SRAM存储器读操作数据格式与写操作数据格式相同，统称于存储器数据格式。存储器数据格式由正随机二进制序列存储器数据(如图4-A所示)和反随机二进制序列存储器数据(如图4-B所示)。
正随机二进制序列存储器数据由正随机二进制序列DP和校验位数据DPC两部分组成，其中正随机二进制序列DP按照图2正随机二进制序列原理产生而来，校验位数据DPC由正随机二进制序列数据计算得来，正随机序列校验位DPC等于正随机序列DP按位累加取和；
反随机二进制序列存储器数据由反随机二进制序列DF和校验位数据DFC两部分组成，其中反随机二进制序列DF按照图3反随机二进制序列原理产生而来，校验位数据DFC由反随机二进制序列数据计算得来，反随机序列校验位DFC计算方法是：反随机序列按位累加取和记为N1，DW为SRAM存储器数据位宽，反随机序列校验位DFC＝0xFF-(DW-2-N1)。
通过计算可得，存储器数据格式在正随机序列及其校验位与反随机序列及其校验位是完全相反的数据格式，能够实现对存储器存储单元实现全数据的验证。
校验位检测方法是将当前地址对应的读出数据读出，读出数据有两部分组成，即最后两位校验位和之前的随机二进制序列，基于读出数据部分进行如下检测：
正随机二进制序列校验位数据DPC计算方法如图5-A所示，将计算出的校验位数据DPC_C[1:0]与读出的最后两位校验位数据DPC比较，若对应的十六进制数值相等，读数据通过本次判断，不相等则判定该地址对应的读数据异常。
反随机二进制序列校验位数据DFC计算方法如图5-B所示，将计算出的校验位数据DFC_C[1:0]与读出的最后两位校验位数据DFC比较，若对应的十六进制数值相等，读数据通过本次判断，不相等则判定该地址对应的读数据异常。
本发明使用随机二进制序列控制SRAM存储器的读写操作，模拟应用条件下的读取地址和数据，增强存储器测试验证与应用条件的契合度，同时可验证存储器在高速应用条件下的带宽能力，提高存储器功能验证的完备性。

Claims (9)

1.一种基于随机二进制序列的静态随机存取存储器验证方法，其特征在于包括以下步骤：
(1-1)根据被验证SRAM存储器的容量和数据位宽，计算SRAM存储器写操作地址的宽度AW和数据信号的宽度DW；
(1-2)SRAM存储器在每个写周期进行写操作时，写操作地址从0x00递增，累加至最大值停止；
(1-3)利用正随机二进制序列对SRAM存储器进行验证，验证方法如下：
Z1、为SRAM存储器每个写操作地址提供对应的正随机写操作数据，所述正随机写操作数据包括正随机二进制序列数据和校验位数据；
Z2、将SRAM存储器写操作地址和写操作数据一一对应写入到SRAM存储器存储单元；
Z3、将SRAM存储器存储单元的数据按照顺序读出，并检测读出数据是否正确，若正确进入步骤Z4，否则验证不通过，验证结束；
Z4、按照正随机二进制序列方式确定正随机二进制序列读操作地址，从确定的正随机二进制序列读操作地址中将SRAM存储器存储单元的数据读出，并检测读出数据是否正确，若正确进入步骤(1-4)，否则验证不通过，验证结束；
(1-4)利用反随机二进制序列对SRAM存储器进行验证，验证方法如下：
F1、为SRAM存储器每个写操作地址提供对应的反随机写操作数据，所述反随机写操作数据包括反随机二进制序列数据和校验位数据；
F2、将SRAM存储器写操作地址和写操作数据一一对应写入到SRAM存储器存储单元；
F3、将SRAM存储器存储单元的数据按照顺序读出，并检测读出数据是否正确，若正确进入步骤F4，否则验证不通过，验证结束；
F4、按照反随机二进制序列方式确定反随机二进制序列读操作地址，从确定的反随机二进制序列读操作地址中提供的读操作地址将SRAM存储器存储单元的数据读出，并检测读出数据是否正确，若正确则SRAM存储器验证通过，验证结束，否则验证不通过，验证结束。
2.根据权利要求1所述的一种基于随机二进制序列的静态随机存取存储器验证方法，其特征在于：所述步骤Z1中，正随机二进制序列数据DP的数据宽度为n，n＝DW-2，Xj为DP的第j位，第一个写操作地址的数据为0xFF…F，第i个写操作地址的数据按照如下方式确定：
将第i-1个写操作地址的正随机二进制序列向右移一位，同时第i个写操作地址的第一位X1＝Xn⊕Xn-1，此时X1，X2，……，Xn为第i个写操作地址的正随机二进制序列数据。
3.根据权利要求2所述的一种基于随机二进制序列的静态随机存取存储器验证方法，其特征在于：所述步骤Z1中，校验位数据计算方法如下：
第i个写操作地址的校验位数据DPC＝第i个写操作地址的正随机二进制序列数据按位累加取和；校验位数据宽度为2。
4.根据权利要求1所述的一种基于随机二进制序列的静态随机存取存储器验证方法，其特征在于：所述步骤Z4中，确定正随机二进制序列读操作地址的方式如下：
设正随机二进制序列读操作地址AZ的宽度为m，Xj为AZ的第j位，初始值为0xFF…F，验证时，在第i拍，将第i-1拍的正随机二进制序列读操作地址向右移一位，同时第i拍的第一位X1＝Xm⊕Xm-1，此时X1，X2，……，Xm为第i拍的正随机二进制序列读操作地址AZi；m＝AW。
5.根据权利要求1所述的一种基于随机二进制序列的静态随机存取存储器验证方法，其特征在于：所述步骤Z3和Z4中，检测读出数据是否正确的方法如下：
设从SRAM存储器的地址AZi读出的数据为D(AZi)，将D(AZi)拆分，得到正随机二进制序列数据和校验位数据，将拆分得到的正随机二进制序列数据按位累加取和，判断是否与拆分得到的校验位数据对应的十六进制数值相等，如果相等，则读出数据正确，否则读出数据异常。
6.根据权利要求1所述的一种基于随机二进制序列的静态随机存取存储器验证方法，其特征在于：所述步骤F1中，反随机二进制序列数据DF的数据宽度为n，n＝DW-2，Xj为DF的第j位，第一个写操作地址的数据为0xFF…F，第i个写操作地址的数据按照如下方式确定：
将第i-1个写操作地址的反随机二进制序列向右移一位，同时第i个写操作地址的第一位X1＝Xn⊕Xn-1，然后X1，X2，……，Xn按位取反，得到的X1，X2，……，Xn为第i个写操作地址的反随机二进制序列数据。
7.根据权利要求6所述的一种基于随机二进制序列的静态随机存取存储器验证方法，其特征在于：所述步骤F1中，校验位数据计算方法如下：
第i个写操作地址的校验位数据DFC＝0xFF-(DW-2-N1)，N1为第i个写操作地址的反随机二进制序列数据的每一位累加取和；校验位数据宽度为2。
8.根据权利要求1所述的一种基于随机二进制序列的静态随机存取存储器验证方法，其特征在于：所述步骤F4中，确定反随机二进制序列读操作地址的方式如下：
设反随机二进制序列读操作地址AF的宽度为m，Xj为AF的第j位，初始值为0xFF…F，验证时，在第i拍，将第i-1拍的反随机二进制序列向右移一位，同时第i拍的第一位X1＝Xm⊕Xm-1，此时X1，X2，……，Xm为第i拍的反随机二进制序列读操作地址AFi；m＝AW。
9.根据权利要求1所述的一种基于随机二进制序列的静态随机存取存储器验证方法，其特征在于：所述步骤F3和F4中，检测读出数据是否正确的方法如下：
设从SRAM存储器的地址AFi读出的数据为D(AFi)，将D(AFi)拆分，得到反随机二进制序列数据和校验位数据，将拆分得到的反随机二进制序列数据按位累加取和，记为N1，计算此时0xFF-(DW-2-N1)是否与拆分得到的校验位数据对应的十六进制数值相等，如果相等，则读出数据正确，否则读出数据异常。
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