CN102540058A - 等离子扫描驱动芯片测试装置 - Google Patents

Abstract

本发明公开了一种涉及集成电路测试领域的等离子扫描驱动芯片测试装置，包括主处理器、数字逻辑模块、芯片供电模块、多路选择开关、功率管脚测试模块和显示终端，可用于进行PDP芯片的静态电流测试、工作电流测试、串行移位器功能测试、高压漏电流测试、输出拉电流测试、输出灌电流测试、输入高/低电压测试中的一种或多种。本发明在测试验证过程中具有测试效率高、耗时短、精度高的优点，同时重复使用率高，具有测试简单、覆盖率高的优点，且自动测量不容易损坏器件。大大降低了测试成本。

Description

等离子扫描驱动芯片测试装置

技术领域

本发明属于集成电路测试领域，特别涉及一种等离子扫描驱动芯片测试装置。

背景技术

在测试验证阶段，对集成电路的测试验证是一项复杂烦琐又极需耐心和细心的工作，需要测试人员利用性能优良的仪器设备对集成电路进行细致严谨的测试验证，只有严格的测试验证才能保证集成电路的质量和生命力。

集成电路的测试，特别是包含高速数字控制、高压、大电流、多通道输出和曲线变化快的等离子扫描驱动芯片，以下简称为PDP芯片(Plasma DisplayPanel，等离子扫描驱动芯片)测试是一项复杂的工作。PDP芯片包括电源管脚(高压功率电源管脚VDH、低压逻辑电源管脚VDL)、逻辑控制管脚(数据串行输入管脚DA、时钟信号控制管脚CLK、工作模式信号控制管脚OC1、OC2)、数据串行输出管脚DB和96路功率输入/输出管脚DO1-DO96等管脚。PDP芯片内部含有96位的串行移位器。测试验证主要集中于PDP芯片的静态电流测试、工作电流测试、串行移位器功能测试、高压漏电流测试、输入高/低电压测试、输出拉电流测试和输出灌电流测试等。现有技术主要是依靠搭线、人工测试等方式来完成，使系统测试变得更加复杂困难。

对不同功能的各个功能模块进行多次通过式测试，一方面测试速度缓慢，测试效率低下，而且涉及到高压输出很容易造成芯片损坏；另一方面测试成本将过于昂贵。随着集成电路的集成度、复杂度的增加，集成电路对测试设备的要求越来越高，在设计阶段就发现电路的缺陷变得越来越重要。而专门的测试机造价昂贵，且还得配备专门的测试技术工程师。这样更具有针对性的，低成本的专用测试验证系统就显得至关重要了。在目前市场上的多数集成电路封装测试企业中，普通机台均无法满足等离子扫描驱动芯片的测试要求，采购国外配置更高的专用机台，对封装测试企业的运营成本提出了更高要求，直接造成芯片测试成本和芯片价格的上升。

发明内容

本发明所要解决的技术问题是：解决目前PDP芯片的测试主要是依靠搭线、人工测试等方式，测试速度慢，测试效率低，测试成本高，且容易损坏器件的技术问题。

为解决上述技术问题，本发明所采用的技术方案是：

提供一种等离子扫描驱动芯片测试装置，包括主处理器、数字逻辑模块、芯片供电模块、多路选择开关、功率管脚测试模块和显示终端。其中

主处理器，连接芯片供电模块，控制芯片供电模块进入供电状态，配置芯片供电模块输出工作电源给PDP芯片的电源管脚。

主处理器，通过数字逻辑模块配置PDP芯片的工作模式。

多路选择开关，设有多路选择开关输入端连接PDP芯片的各功率输入/输出管脚，设有多路选择开关输出端连接功率管脚测试模块，多路选择开关在主处理器的控制下进行切换，选择PDP芯片的各功率输入/输出管脚进入测试状态。

功率管脚测试模块，对PDP芯片的各功率输入/输出管脚进行测试，并将PDP芯片的各功率输入/输出管脚测试结果反馈给主处理器。

主处理器，将测试结果传输到显示终端中显示。

进一步的，所述测试装置用于进行PDP芯片的静态电流测试、工作电流测试、串行移位器功能测试、高压漏电流测试、输出拉电流测试、输出灌电流测试、输入高/低电压测试中的一种或多种。

作为优选，所述静态电流测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为高阻态模式。

芯片供电模块，对输入PDP芯片的电源管脚的电流进行采样、放大并转换为第一数字信号，芯片供电模块将所述第一数字信号返回主处理器。

主处理器，将测试结果，即所述第一数字信号，传输到显示终端中显示，所述第一数字信号即为PDP芯片的电源管脚的静态电流参数。

作为优选，所述工作电流测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为传输模式。

主处理器，通过数字逻辑模块将时钟信号输入PDP芯片。

主处理器，通过数字逻辑模块将测试信号输入PDP芯片的数据数据串行输入管脚。

在PDP芯片输入的时钟信号的控制下，PDP芯片的各功率输入/输出管脚输出的信号通过多路选择开关的切换输入到功率管脚测试模块，所述功率管脚测试模块设有电容负载，所述PDP芯片的各功率输入/输出管脚输出的信号分别驱动功率管脚测试模块的各路电容负载，所述多路选择开关的切换由主处理器控制。

芯片供电模块，对输入PDP芯片的电源管脚的电流进行采样、放大并转换为第二数字信号，芯片供电模块将所述第二数字信号反馈给主处理器。

主处理器，将测试结果，即所述第二数字信号，传输到显示终端中显示，所述第二数字信号即为PDP芯片的电源管脚的工作电流参数。

作为优选，所述串行移位器功能测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为传输模式。

主处理器，通过数字逻辑模块将时钟信号输入PDP芯片。

主处理器，通过数字逻辑模块将第三数字信号输入PDP芯片的数据数据串行输入管脚。

在PDP芯片输入的时钟信号的控制下，经过特定的时钟周期，输入到PDP芯片的数据数据串行输入管脚的第三数字信号通过PDP芯片的数据数据串行输出管脚输出第三数字信号给数字逻辑模块并反馈给主处理器。

主处理器，对PDP芯片数据数据串行输出管脚输出的第三数字信号同数据串行输入管脚输入的第三数字信号对应的位进行比较得到测试结果，并将测试结果传输到显示终端中显示。

作为优选，所述高压漏电流测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为高阻态模式。

主处理器，控制芯片供电模块输出管脚功率电源，所述管脚功率电源通过多路选择器切换提供给PDP芯片的其中一路功率输入/输出管脚，所述管脚功率电源输入该路功率输入/输出管脚对应的电流经多路选择开关切换提供给功率管脚测试模块的漏电流采样电路，所述多路选择开关的切换由主处理器控制。

功率管脚测试模块设有漏电流采样电路，所述漏电流采样电路，对该路功率输入/输出管脚对应的电流进行采样、放大并转换为第四数字信号，转换后的第四数字信号反馈给主处理器。

主处理器，将测试结果，即所述第四数字信号，传输到显示终端中显示。

作为优选，所述输出拉电流测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为全高模式。

主处理器，通过多路选择开关切换，选择PDP芯片的一路功率输入/输出管脚输出高电平信号，所述功率管脚测试模块设有拉电流采样电路，所述高电平信号经多路选择开关切换输入到功率管脚测试模块的拉电流采样电路中，所述多路选择开关的切换由主处理器控制。

功率管脚测试模块的拉电流采样电路，对所述高电平信号进行采样、放大并转换为第五数字信号，所述第五数字信号返回主处理器。

主处理器，将测试结果，即所述第五数字信号，传输到显示终端中显示，所述数字信号即为PDP芯片的该路功率输入/输出管脚的输出拉电流参数。

作为优选，所述输出灌电流测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为全低模式。

主处理器，通过多路选择开关切换，选择PDP芯片的一路功率输入/输出管脚输出的低电平信号，所述功率管脚测试模块设有灌电流采样电路，所述低电平信号经多路选择开关切换输入到功率管脚测试模块的灌电流采样电路，所述多路选择开关的切换由主处理器控制。

功率管脚测试模块的灌电流采样电路对所述低电平信号进行采样、放大并转换为第六数字信号，所述第六数字信号返回主处理器。

主处理器，将测试结果，即所述第六数字信号，传输到显示终端中显示，所述数字信号即为PDP芯片的该路功率输入/输出管脚的输出灌电流参数。

作为优选，所述输入高/低电压测试为：

主处理器，控制芯片供电模块进入供电状态，配置芯片供电模块输出工作电源给PDP芯片的电源管脚。

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为全低到全高模式。

功率管脚测试模块设有电平转换比较电路，主处理器，输出测试信号，即第七数字电平信号到所述电平转换比较电路，并设置电平转换比较电路输出比较高电平和比较低电平。

主处理器，通过多路选择开关切换，选择PDP芯片的各路功率输入/输出管脚输出的模拟电压经过多路选择开关切换输出到电平转换比较电路：当所述模拟电压高于比较高电平时，电平转换比较电路输出第一数值表示该功率输入/输出管脚输出的模拟电压为高电平；当所述模拟电压低于比较高电平，高于比较低电平时，电平转换比较电路输出第二数值表示该功率输入/输出管脚输出的模拟电压为不稳态电平；当所述模拟电压低于比较低电平时，电平转换比较电路输出第三数值表示该功率输入/输出管脚输出的模拟电压为低电平，所述多路选择开关的切换由主处理器控制。

电平转换比较电路将所述第一数值、第二数值或第三数值返回主处理器。

主处理器，将测试结果，即所述第一数值、第二数值或第三数值，传输到显示终端中显示。

本发明的有益效果是：在测试验证过程中具有测试效率高、耗时短、精度高的优点，同时重复使用率高，具有测试简单、覆盖率高的优点，且自动测量不容易损坏器件，大大降低了测试成本。

附图说明

图1是本发明测试装置实施例的结构示意图；

图2是本发明测试装置实施例的测试工作流程图；

图3是PDP芯片的内部结构示意图。

具体实施方式

下面结合附图和实施例对本发明进行具体说明。

本发明测试装置实施例的结构示意图如图1所示。该测试装置和待测PDP芯片连接，对待测PDP芯片的输入/输出参数自动测试并存储显示测试结果。测试装置包括：显示终端、主处理器、数字逻辑模块、芯片供电模块、多路选择开关和功率管脚测试模块。主处理器，通过使能线连接芯片供电模块，控制芯片供电模块进入供电状态，配置芯片供电模块输出工作电源给PDP芯片的电源管脚，即PDP芯片的低压逻辑电源管脚VDL和高压功率电源管脚VDH。

芯片供电模块包括数控电源电路、电流采样电路和第一模数转换器。

数字逻辑模块包括串行数据存储单元和串行数据输出单元。

功率管脚测试模块包括电平转换比较电路、漏电流采样电路、拉电流采样电路、灌电流采样电路、电容负载和第二模数转换器。

本发明实施例可用于进行PDP芯片的静态电流测试、工作电流测试、串行移位器功能测试、高压漏电流测试、输出拉电流测试、输出灌电流测试、输入高/低电压测试中的一种或多种。测试工作流程图如图2所示。

PDP芯片的工作模式配置如表1所示，1表示输入高电平，0表示输入低电平。全高模式表示为全部的96路功率输入/输出管脚DO1-DO96都为高电平状态。全低模式表示为全部的96路功率输入/输出管脚DO1-DO96都为低电平状态。高阻态模式为全部的96路功率输入/输出管脚DO1-DO96都为高阻状态。传输模式表示为全部的96路功率输入/输出管脚DO1-DO96的输出受时钟信号控制管脚CLK和数据串行输入管脚DA控制。

表1PDP芯片的工作模式配置

静态电流测试

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为高阻态模式。具体地，主处理器控制数字逻辑模块的串行数据输出单元输出两路低电平信号到PDP芯片的工作模式信号控制管脚OC1、OC2，OC1为0，OC2为0，将PDP芯片的工作模式配置为高阻态模式。

芯片供电模块，对输入PDP芯片的电源管脚，即PDP芯片的低压逻辑电源管脚VDL和高压功率电源管脚VDH，的电流进行采样、放大并转换为第一数字信号，芯片供电模块将所述第一数字信号返回主处理器。主处理器通过使能线控制芯片供电模块的数控电源电路进入供电状态，并通过数据线分别配置数控电源电路中的低压逻辑工作电源和高压功率电源的电压值，将低压逻辑工作电源和高压功率电源分别输入到PDP芯片的低压逻辑电源管脚VDL和高压功率电源管脚VDH。芯片供电模块的电流采样电路对输入PDP芯片的电源管脚，即PDP芯片的低压逻辑电源管脚VDL和高压功率电源管脚VDH，的电流进行采样、放大，并通过使能线控制芯片供电模块的第一模数转换器进行模拟数字转换，转换为第一数字信号，将转换后的第一数字信号返回主处理器。

主处理器，将测试结果，即所述第一数字信号，传输到显示终端中显示，所述第一数字信号即为PDP芯片的电源管脚的静态电流参数。

工作电流测试

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为传输模式。具体地，主处理器控制数字逻辑模块输出两路电平信号到PDP芯片的工作模式信号控制管脚OC1、OC2，OC1为0，OC2为1，将PDP芯片的工作模式配置为传输模式。

主处理器，通过数字逻辑模块将时钟信号输入PDP芯片的时钟信号控制管脚CLK。

主处理器，通过数字逻辑模块将测试信号输入PDP芯片的数据串行输入管脚DA。

在PDP芯片输入的时钟信号的控制下，PDP芯片的各功率输入/输出管脚输出的信号通过多路选择开关的切换输入到功率管脚测试模块，所述功率管脚测试模块设有96路电容负载，所述PDP芯片的各功率输入/输出管脚D01-D096输出的信号分别驱动功率管脚测试模块的各路电容负载，所述多路选择开关的切换由主处理器控制。

芯片供电模块，对输入PDP芯片的电源管脚，即PDP芯片的低压逻辑电源管脚VDL和高压功率电源管脚VDH的电流进行采样、放大并转换为第二数字信号，芯片供电模块将所述第二数字信号反馈给主处理器。

主处理器，将测试结果，即所述第二数字信号，传输到显示终端中显示，所述第二数字信号即为PDP芯片的电源管脚的工作电流参数。

串行移位器功能测试

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为传输模式。具体地，主处理器控制数字逻辑模块输出两路电平信号到PDP芯片的工作模式信号控制管脚OC1、OC2，OC1为0，OC2为1，将PDP芯片的工作模式配置为传输模式。

主处理器，通过数字逻辑模块将时钟信号输入PDP芯片的时钟信号控制管脚CLK。

主处理器，通过数字逻辑模块将第三数字信号输入PDP芯片的数据串行输入管脚DA。

在PDP芯片输入的时钟信号的控制下，经过96个时钟周期，输入到PDP芯片的数据串行输入管脚的第三数字信号通过PDP芯片的数据串行输出管脚DB输出第三数字信号给数字逻辑模块的串行数据存储单元，串行数据存储单元将第三数字信号反馈给主处理器。

主处理器，对PDP芯片数据串行输出管脚输出的第三数字信号同串行输入管脚输入的第三数字信号对应的位进行比较得到测试结果，并将测试结果传输到显示终端中显示。主处理器控制数字逻辑模块的串行数据比较电路比较。

PDP芯片的数据串行输入管脚DA输入的第三数字信号与数据串行输出管脚DB输出的第三数字信号对应的位应遵循表2，如果数据串行输出管脚DB输出的第三数字信号对应的位和表2不一致，则说明串行移位器功能异常。

表2

高压漏电流测试

PDP芯片的高压漏电流测试的主要目的是考核PDP芯片的功率输入/输出管脚内部功率对管，包括上管(即图3所示的上MOS管)和下管(即图3所示的下MOS管)，在上管和下管关闭的情况下高压漏电流参数。分上管的漏电流测试和下管的漏电流测试分别测试。PDP芯片的内部结构示意图如图3所示。

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为高阻态模式。具体地，主处理器控制数字逻辑模块输出两路低电平信号到工作模式信号控制管脚OC1、OC2，OC1为0，OC2为0，将PDP芯片的工作模式配置为高阻态模式。此时PDP芯片的全部96路功率输入/输出管脚都为高阻态模式，PDP芯片的全部96路功率输入/输出管脚内部上管和下管均处于关闭状态。

主处理器，控制芯片供电模块的数控电源电路输出管脚功率电源，所述管脚功率电源通过多路选择器切换提供给PDP芯片的其中一路功率输入/输出管脚，所述管脚功率电源输入该路功率输入/输出管脚对应的电流经多路选择开关切换提供给功率管脚测试模块的漏电流采样电路，所述多路选择开关的切换由主处理器控制。

功率管脚测试模块设有漏电流采样电路，所述漏电流采样电路，对该路功率输入/输出管脚对应的电流进行采样、放大并转换为第四数字信号，转换后的第四数字信号反馈给主处理器。

主处理器，将测试结果，即所述第四数字信号，传输到显示终端中显示。

输出拉电流测试

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为全高模式。具体地，主处理器控制数字逻辑模块的串行数据输出单元输出两路数字电平到PDP芯片的工作模式信号控制管脚OC、OC2，OC1为1、OC2为1，将PDP芯片配置为全高模式。

主处理器，通过多路选择开关切换，选择PDP芯片的一路功率输入/输出管脚输出高电平信号，所述功率管脚测试模块设有拉电流采样电路，所述高电平信号经多路选择开关切换输入到功率管脚测试模块的拉电流采样电路中，所述多路选择开关的切换由主处理器控制。

功率管脚测试模块的拉电流采样电路，对所述高电平信号进行采样、放大并转换为第五数字信号，所述第五数字信号返回主处理器。拉电流采样电路对该输出的高电平信号进行采样、放大后输出到第二模数转换器进行模拟数字转换，转换为第五数字信号，转换后的第五数字信号输入回主处理器。

主处理器，将测试结果，即所述第五数字信号，传输到显示终端中显示，所述数字信号即为PDP芯片的该路功率输入/输出管脚的输出拉电流参数。

输出灌电流测试

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为全低模式。具体地，主处理器输出第一数字信号到数字逻辑模块的串行数据输出单元，串行数据输出单元输出两路数字电平到PDP芯片的工作模式信号控制管脚OC1、OC2，OC1为1，OC2为0，将PDP芯片配置为全低模式。

主处理器，通过多路选择开关切换，选择PDP芯片的一路功率输入/输出管脚输出的低电平信号，所述功率管脚测试模块设有灌电流采样电路，所述低电平信号经多路选择开关切换输入到功率管脚测试模块的灌电流采样电路，所述多路选择开关的切换由主处理器控制。

功率管脚测试模块的灌电流采样电路对所述低电平信号进行采样、放大并转换为第六数字信号，所述第六数字信号返回主处理器。灌电流采样电路对该低电平信号进行采样、放大后输出到第二模数转换器进行模拟数字转换，转换为第六数字信号，转换后的第六数字信号输入回主处理器。

主处理器，将测试结果，即所述第六数字信号，传输到显示终端中显示，所述数字信号即为PDP芯片的该路功率输入/输出管脚的输出灌电流参数。

输入高/低电压测试

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为全低到全高模式。具体地，主处理器控制数字逻辑模块的串行数据输出单元输出两路数字电平信号到PDP芯片的工作模式信号控制管脚OC1、OC2，OC1为一直高电平，OC2逐渐由低到高依次从第一电平值达到第二电平值、第三电平值时，如表3所示，将PDP芯片的工作模式配置为全低到全高。

或者主处理器，通过数字逻辑模块配置PDP芯片的工作模式为全高到全低模式。具体地，主处理器控制数字逻辑模块的串行数据输出单元输出两路数字电平信号到PDP芯片的工作模式信号控制管脚OC1、OC2，OC1为一直高电平，OC2逐渐由高到第依次从第三电平值达到第二电平值、第一电平值时，如表3所示，将PDP芯片的工作模式配置为全高到全低。

功率管脚测试模块设有电平转换比较电路，主处理器设置电平转换比较电路输出比较高电平VOH和比较低电平VOL。

主处理器，通过多路选择开关切换，选择PDP芯片的各路功率输入/输出管脚输出的模拟电压经过多路选择开关切换输出到电平转换比较电路：当所述模拟电压高于比较高电平时，电平转换比较电路输出第一数值11表示该功率输入/输出管脚输出的模拟电压为高电平；当所述模拟电压低于比较高电平，高于比较低电平时，电平转换比较电路输出第二数值10表示该功率输入/输出管脚输出的模拟电压为不稳态电平；当所述模拟电压低于比较低电平时，电平转换比较电路输出第三数值00表示该功率输入/输出管脚输出的模拟电压为低电平，所述多路选择开关的切换由主处理器控制。

电平转换比较电路将所述第一数值、第二数值或第三数值返回主处理器。

主处理器，将测试结果，即所述第一数值、第二数值或第三数值，传输到显示终端中显示。

主处理器，控制芯片供电模块进入供电状态，配置芯片供电模块输出工作电源给PDP芯片的电源管脚。

表3是输入高/低电压测试具体实例。该实例中PDP芯片的低压逻辑工作电源是5.0V，高压功率电源是100V。主处理器设定电平转换比较电路的输出比较高电平VOH是70V，输出比较低电平是10V。从表3可以看出，输入高电平测试时，主处理器输出的测试数字信号由低到高，当输出的测试数字信号为2V时，PDP芯片输出的模拟电压信号由不稳定状态变为稳定高电平状态，主处理器将此时的测试数字信号2V与低压逻辑工作电源5.0V之间的电压作为PDP芯片的输入高电平参数。输入低电平测试时，主处理器输出的测试数字信号由高到低，当输出的测试数字信号为1.8V时，PDP芯片输出的模拟电压信号由不稳定状态变为稳定低电平状态，主处理器将此时的测试数字信号1.8V至地之间的电压作为PDP芯片的输入低电平参数。

表3输入高/低电压参数表

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.等离子扫描驱动芯片测试装置，其特征在于：包括主处理器、数字逻辑模块、芯片供电模块、多路选择开关、功率管脚测试模块和显示终端，其中

主处理器，连接芯片供电模块，控制芯片供电模块进入供电状态，配置芯片供电模块输出工作电源给PDP芯片的电源管脚；

主处理器，通过数字逻辑模块配置PDP芯片的工作模式；

多路选择开关，设有多路选择开关输入端连接PDP芯片的各功率输入/输出管脚，设有多路选择开关输出端连接功率管脚测试模块，多路选择开关在主处理器的控制下进行切换，选择PDP芯片的各功率输入/输出管脚进入测试状态；

功率管脚测试模块，对PDP芯片的各功率输入/输出管脚进行测试，并将PDP芯片的各功率输入/输出管脚测试结果反馈给主处理器；

主处理器，将测试结果传输到显示终端中显示。

2.根据权利要求1所述的测试装置，其特征在于：所述测试装置用于进行PDP芯片的静态电流测试、工作电流测试、串行移位器功能测试、高压漏电流测试、输出拉电流测试、输出灌电流测试、输入高/低电压测试中的一种或多种。

3.根据权利要求2所述的测试装置，其特征在于所述静态电流测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为高阻态模式；

芯片供电模块，对输入PDP芯片的电源管脚的电流进行采样、放大并转换为第一数字信号，芯片供电模块将所述第一数字信号返回主处理器；

主处理器，将测试结果，即所述第一数字信号，传输到显示终端中显示，所述第一数字信号即为PDP芯片的电源管脚的静态电流参数。

4.根据权利要求2所述的测试装置，其特征在于所述工作电流测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为传输模式；

主处理器，通过数字逻辑模块将时钟信号输入PDP芯片；

主处理器，通过数字逻辑模块将测试信号输入PDP芯片的数据串行输入管脚；

在PDP芯片输入的时钟信号的控制下，PDP芯片的各功率输入/输出管脚输出的信号通过多路选择开关的切换输入到功率管脚测试模块，所述功率管脚测试模块设有电容负载，所述PDP芯片的各功率输入/输出管脚输出的信号分别驱动功率管脚测试模块的各路电容负载，所述多路选择开关的切换由主处理器控制；

芯片供电模块，对输入PDP芯片的电源管脚的电流进行采样、放大并转换为第二数字信号，芯片供电模块将所述第二数字信号反馈给主处理器；

主处理器，将测试结果，即所述第二数字信号，传输到显示终端中显示，所述第二数字信号即为PDP芯片的电源管脚的工作电流参数。

5.根据权利要求2所述的测试装置，其特征在于所述串行移位器功能测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为传输模式；

主处理器，通过数字逻辑模块将时钟信号输入PDP芯片；

主处理器，通过数字逻辑模块将第三数字信号输入PDP芯片的数据串行输入管脚；

在PDP芯片输入的时钟信号的控制下，经过特定的时钟周期，输入到PDP芯片的数据串行输入管脚的第三数字信号通过PDP芯片的数据串行输出管脚输出第三数字信号给数字逻辑模块并反馈给主处理器；

主处理器，对PDP芯片数据串行输出管脚输出的第三数字信号同串行输入管脚输入的第三数字信号对应的位进行比较得到测试结果，并将测试结果传输到显示终端中显示。

6.根据权利要求2所述的测试装置，其特征在于所述高压漏电流测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为高阻态模式；

主处理器，控制芯片供电模块输出管脚功率电源，所述管脚功率电源通过多路选择器切换提供给PDP芯片的其中一路功率输入/输出管脚，所述管脚功率电源输入该路功率输入/输出管脚对应的电流经多路选择开关切换提供给功率管脚测试模块的漏电流采样电路，所述多路选择开关的切换由主处理器控制；

功率管脚测试模块设有漏电流采样电路，所述漏电流采样电路，对该路功率输入/输出管脚对应的电流进行采样、放大并转换为第四数字信号，转换后的第四数字信号反馈给主处理器；

主处理器，将测试结果，即所述第四数字信号，传输到显示终端中显示。

7.根据权利要求2所述的测试装置，其特征在于所述输出拉电流测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为全高模式；

主处理器，通过多路选择开关切换，选择PDP芯片的一路功率输入/输出管脚输出高电平信号，所述功率管脚测试模块设有拉电流采样电路，所述高电平信号经多路选择开关切换输入到功率管脚测试模块的拉电流采样电路中，所述多路选择开关的切换由主处理器控制；

功率管脚测试模块的拉电流采样电路，对所述高电平信号进行采样、放大并转换为第五数字信号，所述第五数字信号返回主处理器；

主处理器，将测试结果，即所述第五数字信号，传输到显示终端中显示，所述数字信号即为PDP芯片的该路功率输入/输出管脚的输出拉电流参数。

8.根据权利要求2所述的测试装置，其特征在于所述输出灌电流测试为：

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为全低模式；

主处理器，通过多路选择开关切换，选择PDP芯片的一路功率输入/输出管脚输出的低电平信号，所述功率管脚测试模块设有灌电流采样电路，所述低电平信号经多路选择开关切换输入到功率管脚测试模块的灌电流采样电路，所述多路选择开关的切换由主处理器控制；

功率管脚测试模块的灌电流采样电路对所述低电平信号进行采样、放大并转换为第六数字信号，所述第六数字信号返回主处理器；

主处理器，将测试结果，即所述第六数字信号，传输到显示终端中显示，所述数字信号即为PDP芯片的该路功率输入/输出管脚的输出灌电流参数。

9.根据权利要求2所述的测试装置，其特征在于所述输入高/低电压测试为：

主处理器，控制芯片供电模块进入供电状态，配置芯片供电模块输出工作电源给PDP芯片的电源管脚；

主处理器，通过数字逻辑模块配置PDP芯片的工作模式为全低到全高模式或全高到全低模式；

功率管脚测试模块设有电平转换比较电路，主处理器设置电平转换比较电路输出比较高电平和比较低电平；

主处理器，通过多路选择开关切换，选择PDP芯片的各路功率输入/输出管脚输出的模拟电压经过多路选择开关切换输出到电平转换比较电路：当所述模拟电压高于比较高电平时，电平转换比较电路输出第一数值表示该功率输入/输出管脚输出的模拟电平为高电平；当所述模拟电压低于比较高电平，高于比较低电平时，电平转换比较电路输出第二数值表示该功率输入/输出管脚输出的模拟电平为不稳态电平；当所述模拟电压低于比较低电平时，电平转换比较电路输出第三数值表示该功率输入/输出管脚输出的模拟电平为低电平，所述多路选择开关的切换由主处理器控制；

电平转换比较电路将所述第一数值、第二数值或第三数值返回主处理器；

主处理器，将测试结果，即所述第一数值、第二数值或第三数值，传输到显示终端中显示。

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