JP2007047073A - 試験装置 - Google Patents

Abstract

【課題】 本発明は、試験装置に関し、例えばＰＤＰ用ドライバＩＣ等の高電圧で動作する集積回路の試験装置に適用して、高電圧の集積回路を試験する場合でも、テスト用信号の出力段、応答の入力段の破壊を確実に防止することができるようにする。
【解決手段】 本発明は、端子電圧の監視により試験対象５への接続を遮断する。
【選択図】 図１

Description

本発明は、試験装置に関し、例えばＰＤＰ（Plasma Display Panel）用ドライバＩＣ等の高電圧で動作する集積回路の試験装置に適用することができる。本発明は、端子電圧の監視により試験対象への接続を遮断することにより、高電圧の集積回路を試験する場合でも、テスト用信号の出力段、応答の入力段の破壊を確実に防止することができるようにする。

従来、半導体試験装置は、例えば特開２０００−２９２５０２号公報等に開示されているように、いわゆるディジタルＩ／Ｏピンカードによりテスト用信号を印加して応答を確認することにより、論理回路等のディジタル集積回路を試験している。

すなわち図２は、このディジタルＩ／Ｏピンカードに係る試験装置の構成を示すブロック図である。試験装置１において、ディジタルＩ／Ｏピンカード２は、メモリに記録された試験用データに基づいて信号発生回路３によりテスト用信号を生成し、このテスト用信号の信号レベルを増幅回路４により試験対象５に応じた信号レベルに設定する。またこの増幅回路４の出力信号をリレー９を介して試験対象５に印加する。またディジタルＩ／Ｏピンカード２は、リレー９を介して試験対象５からの応答を比較回路６に入力し、ここでメモリに記録された確認用データによりこの応答を判定する。試験装置１は、この信号発生回路３、比較回路６等を上位のコントローラにより制御して一連の試験を実行し、また比較回路６による判定結果を取得して例えば試験対象５の良否を判定する。

ここで試験装置１では、例えば試験対象５が不良品の場合、試験対象５に印加した動作用の電源とディジタルＩ／Ｏピンカード２の出力端とが試験対象の内部で短絡してしまう場合もあり、このような場合には、ディジタルＩ／Ｏピンカード２の出力端に大きな電圧が印加される場合がある。

これにより従来の試験装置１は、ディジタルＩ／Ｏピンカード２の出力端が、ダイオード７及び８を介して所定の電源＋Ｖ、−Ｖに接続され、これによりこの電源＋Ｖ、−Ｖ及びダイオード７、８により決まるクランプ電圧に出力端の電圧変化を制限する。これにより試験装置１は、このディジタルＩ／Ｏピンカード２の出力端をこれらダイオード７及び８によるクランプ回路によりクランプしてディジタルＩ／Ｏピンカード２の損傷を防止していた。

ところでＰＤＰドライバ等の集積回路は、従来の集積回路に比して高電圧により動作し、さらに消費電流も大きな特徴がある。これによりこのような集積回路の試験では、試験装置１から試験対象に印加する電源電圧等にあっても、高電圧でかつ大電流となる。

これによりこのような集積回路の試験において、試験対象５が不良品の場合、クランプ用のダイオード７、８には大きな電流が流れることになり、この状況を放置したのでは、クランプ用のダイオード７、８が破壊して機能しなくなり、遂にはディジタルＩ／Ｏピンカード２におけるテスト用信号の出力段、応答の入力段を構成する集積回路が２次破壊する問題がある。
特開２０００−２９２５０２号公報

本発明は以上の点を考慮してなされたもので、高電圧の集積回路を試験する場合でも、テスト用信号の出力段、応答の入力段の破壊を確実に防止することができる試験装置を提案しようとするものである。

かかる課題を解決するため請求項１の発明は、テスト用信号を試験対象に印加して応答を判定することにより、前記試験対象を試験する試験装置に適用して、前記テスト用信号の出力端及び又は前記応答の入力端を前記試験対象に接続するリレーと、前記出力端及び又は前記入力端の端子電圧を監視し、監視結果を出力する電圧監視回路と、前記電圧監視回路の監視結果に基づいて、前記出力端及び又は前記入力端の端子電圧の異常により、前記リレーをオフ制御する制御回路とを備えるようにする。

また請求項２の発明は、請求項１の構成において、前記制御回路は、前記出力端及び又は前記入力端の端子電圧の異常により、上位のコントローラを介して警告を発する。

請求項１の構成により、テスト用信号を試験対象に印加して応答を判定することにより、前記試験対象を試験する試験装置に適用して、前記テスト用信号出力端及び又は前記応答の入力端を前記試験対象に接続するリレーと、前記出力端及び又は前記入力端の端子電圧を監視し、監視結果を出力する電圧監視回路と、前記電圧監視回路の監視結果に基づいて、前記出力端及び又は入力端の端子電圧の異常により、前記リレーをオフ制御する制御回路とを備えるようにすれば、試験対象の異常により前記出力端及び又は入力端の端子電圧が異常に変化すると、前記出力端及び又は入力端の前記試験対象への接続を遮断することができる。これによりテスト用信号の出力段、応答の入力段の破壊を確実に防止することができる。

また請求項２の構成により、請求項１の構成において、前記制御回路は、前記出力端及び又は前記入力端の端子電圧の異常により、上位のコントローラを介して警告を発すれば、試験を完了する前に、試験対象の異常をオペレータに通知して対応を図ることができる。

本発明によれば、高電圧の集積回路を試験する場合でも、テスト用信号の出力段、応答の入力段の破壊を確実に防止することができる。

以下、適宜図面を参照しながら本発明の実施例を詳述する。

（１）実施例の構成
図１は、本発明の実施例に係る試験装置を示すブロック図である。この試験装置１１において、図２について上述した試験装置１と同一の構成は、対応する符号を付して示し、重複した説明は省略する。この試験装置１１は、上位のコントローラ１３により所定の処理プログラムを実行することにより、全体の動作を制御して試験対象５を試験する。この処理において、コントローラ１３は、バス（ＢＵＳ）により接続された各回路ブロックからの要求により、スピーカ１４を駆動して警告音を発生する。

ディジタルＩ／Ｏピンカード１２は、このバス（ＢＵＳ）によりコントローラ１３に接続される回路ブロックの１つである。ディジタルＩ／Ｏピンカード１２は、コントローラ１６により各部の動作を制御して、上位のコントローラ１３による指示に従って動作し、信号発生回路３で生成したテスト用信号を試験対象５に印加し、その応答を比較回路６により判定する。

＋側電圧監視回路１７及び一側電圧監視回路１８は、図２について上述したクランプ回路に係る電源＋Ｖ及び−Ｖをそれぞれ基準にして、ディジタルＩ／Ｏピンカード１２の入出力端の電圧を監視し、その監視結果をコントローラ１６に出力する。なおこの電源＋Ｖ及び−Ｖは、コントローラ１６の制御により、試験対象５に印加するテスト信号の信号レベルに応じて設定される。

コントローラ１６は、この電圧監視回路１７、１８の監視結果に基づいて、ディジタルＩ／Ｏピンカード１２の入出力端の電圧が正側及び負側に異常に変化すると、リレー９をオフ制御し、これによりディジタルＩ／Ｏピンカード１２の入出力端を試験対象から遮断する。また同時に、バス（ＢＵＳ）を介して上位のコントローラ１３に警告音の発生を要求する。

インターフェース（Ｉ／Ｆ）１９は、バス（ＢＵＳ）とコントローラ１６との間で、種々のデータを送受する。

（２）実施例の動作
以上の構成において、この試験装置１１では、例えば半導体ウエハの状態の試験対象５に対して、又はパッケージングされた状態の試験対象５に対して、図示しない電源回路により電源が供給される。またディジタルＩ／Ｏピンカード１２の信号発生回路３によりテスト信号が生成され、このテスト信号が増幅回路４、リレー９を介して試験対象５に印加される。またリレー９を介してこの試験対象５の応答が比較回路６により判定され、これらにより試験対象５が正しく動作するか否かが判定される。

しかしてこの試験対象５が不良品の場合、このようにして印加する電源に係る配線パターンとディジタルＩ／Ｏピンカード１２が接続される端子に係る配線パターンとがショートしている場合もあり、また試験の開始によりこれらの配線パターン間がショートする場合もあり、このような場合には、増幅回路４の出力端、比較回路６の入力端に、試験対象５の電源が印加されることになり、試験対象５によっては、この電源の電圧が高いものもある。

試験装置１１では、このため電圧監視回路１７、１８により、それぞれ正側及び負側の電源＋Ｖ及び−Ｖを基準にしてディジタルＩ／Ｏピンカード１２の入出力端の電圧が監視され、この監視結果がコントローラ１６により判定される。これによりこの試験装置１１では、試験対象５の不良等により、ディジタルＩ／Ｏピンカード１２の入出力端の電圧が異常に立ち上がったり、異常に立ち下がったりした場合には、コントローラ１６によりリレー９がオフ制御され、これによりディジタルＩ／Ｏピンカード１２の入出力端の試験対象への接続が遮断される。

これにより試験装置１１では、ディジタルＩ／Ｏピンカード１２の入出力端における電圧の異常が回避され、テスト用信号の出力段、応答の入力段の破壊を確実に防止することができる。

また試験装置１１では、このような異常が発生すると、コントローラ１６からの要求によりコントローラ１３で警告が発せられ、これによりオペレータは、試験の完了を待つことなく、即座に異常に対応して被害の拡大を防止することができる。

（３）実施例の効果
以上の構成によれば、端子電圧の監視により試験対象への接続を遮断することにより、高電圧の集積回路を試験する場合でも、テスト用信号の出力段、応答の入力段の破壊を確実に防止することができる。

また上位のコントローラを介して警告を発することにより、試験の完了前に、試験対象の異常をオペレータに通知して対応を図ることができる。

なお上述の実施例においては、テスト信号の出力端と応答の入力端とを一体化した場合について述べたが、本発明はこれに限らず、これらを個別に設ける場合にも広く適用することができる。

また上述の実施例においては、クランプ回路に代えて電圧監視回路を設ける場合について述べたが、本発明はこれに限らず、これらを併用してもよい。

本発明は、試験装置に関し、例えばＰＤＰ（Plasma Display Panel）用ドライバＩＣ等の高電圧で動作する集積回路の試験装置に適用することができる。

本発明の実施例に係る試験装置を示すブロック図である。 従来の試験装置を示すブロック図である。

符号の説明

１、１１……試験装置、２、１２……ディジタルＩ／Ｏピンカード、３……信号発生回路、４……増幅回路、５……試験対象、６……比較回路、９……リレー、１３、１６……コントローラ

Claims (2)

1. テスト用信号を試験対象に印加して応答を判定することにより、前記試験対象を試験する試験装置において、
   前記テスト用信号出力端及び又は前記応答の入力端を前記試験対象に接続するリレーと、
   前記出力端及び又は前記入力端の端子電圧を監視し、監視結果を出力する電圧監視回路と、
   前記電圧監視回路の監視結果に基づいて、前記出力端及び又は前記入力端の端子電圧の異常により、前記リレーをオフ制御する制御回路と
   を備えることを特徴とする試験装置。
2. 前記制御回路は、
   前記出力端及び又は前記入力端の端子電圧の異常により、上位のコントローラを介して警告を発する
   ことを特徴とする請求項１に記載の試験装置。
   
   
   
   

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