JPH06232227A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06232227A JPH06232227A JP1730493A JP1730493A JPH06232227A JP H06232227 A JPH06232227 A JP H06232227A JP 1730493 A JP1730493 A JP 1730493A JP 1730493 A JP1730493 A JP 1730493A JP H06232227 A JPH06232227 A JP H06232227A
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- Japan
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- test
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- wafer
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】ウエハ状態でダイナミックバーンインテストを
可能とした。 【構成】半導体ウエハと、このウエハに設けられた複数
のチップ領域と、前記ウエハのチップ領域以外のウエハ
領域に設けられ、前記チップ領域にダイナミックな加速
寿命試験用信号を供給するダイナミックバーンイン試験
専用信号発生回路とを具備したことを特徴とする。
可能とした。 【構成】半導体ウエハと、このウエハに設けられた複数
のチップ領域と、前記ウエハのチップ領域以外のウエハ
領域に設けられ、前記チップ領域にダイナミックな加速
寿命試験用信号を供給するダイナミックバーンイン試験
専用信号発生回路とを具備したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ウエハ状態でダイナミ
ックバーンインテストを行うことを可能とした半導体装
置に関する。
ックバーンインテストを行うことを可能とした半導体装
置に関する。
【０００２】
【従来の技術】通常ダイナミックバーンインテストは、
半導体デバイスに定格もしくはそれを越える電源電圧を
印加し、デバイスの入力回路には、実動作に近い信号を
印加しながら行う高温交流（“１”、“０”信号）動作
試験をいっている。
半導体デバイスに定格もしくはそれを越える電源電圧を
印加し、デバイスの入力回路には、実動作に近い信号を
印加しながら行う高温交流（“１”、“０”信号）動作
試験をいっている。
【０００３】これの従来技術でダイナミックバーンイン
テストを実施する際には、通常、半導体チップをダイシ
ングした後、アセンブリなどの組み立て工程後、チップ
がパッケージに入った状態で専用のバーンインテスト装
置にいれ、その装置で任意のテスト用信号を発生させ、
複数の被テストチップをセットしたバーンインボードを
経由して、前記テスト用信号をチップの回路に入力し
て、ダイナミックな加速寿命試験を実施し、デバイス
（被テストチップ）の初期不良を抽出していた。
テストを実施する際には、通常、半導体チップをダイシ
ングした後、アセンブリなどの組み立て工程後、チップ
がパッケージに入った状態で専用のバーンインテスト装
置にいれ、その装置で任意のテスト用信号を発生させ、
複数の被テストチップをセットしたバーンインボードを
経由して、前記テスト用信号をチップの回路に入力し
て、ダイナミックな加速寿命試験を実施し、デバイス
（被テストチップ）の初期不良を抽出していた。
【０００４】しかしながら上記従来技術のものにあって
は、次のような問題があった。まず上記従来技術では、
加速寿命試験で不良となる可能性のあるチップまで組み
立て工程を実施してしまい、不経済である。またパッケ
ージ状態でバーンインテストを行うため、バーンインボ
ードやＩＣソケットが必要となるため、これらの製作と
か、メインテナンスとかを要するし、おおがかりなバー
ンインテスト装置が多数必要となるものであった。また
従来のバーンインテスト装置には、インピーダンスの異
なる導体の接続が多数存在するため、入力信号にオーバ
ーシュート、アンダーシュートなどが発生してしまい、
それが原因でラッチアップ現象発生による素子破壊があ
った。またバーンインボードのＩＣソケットへデバイス
をセットしたり抜いたりなどするとき、ＩＣソケットに
デバイスを抜き差しする時間がかかったり、デバイスの
足（リード）曲げ、足折れ、逆差し、ハンドリングによ
る静電破壊なども発生していた。また従来のウエハバー
ンインは、ウエハ状態で通電するだけの寿命試験であっ
て、ダイナミックバーンインではないし、また逆にバー
ンイン試験専用信号発生回路を、それぞれのチップ内に
内蔵させてダイナミックバーンインテストを実現するも
のもあるが、ウエハ状態ではバーンインテストは行えな
かった。
は、次のような問題があった。まず上記従来技術では、
加速寿命試験で不良となる可能性のあるチップまで組み
立て工程を実施してしまい、不経済である。またパッケ
ージ状態でバーンインテストを行うため、バーンインボ
ードやＩＣソケットが必要となるため、これらの製作と
か、メインテナンスとかを要するし、おおがかりなバー
ンインテスト装置が多数必要となるものであった。また
従来のバーンインテスト装置には、インピーダンスの異
なる導体の接続が多数存在するため、入力信号にオーバ
ーシュート、アンダーシュートなどが発生してしまい、
それが原因でラッチアップ現象発生による素子破壊があ
った。またバーンインボードのＩＣソケットへデバイス
をセットしたり抜いたりなどするとき、ＩＣソケットに
デバイスを抜き差しする時間がかかったり、デバイスの
足（リード）曲げ、足折れ、逆差し、ハンドリングによ
る静電破壊なども発生していた。また従来のウエハバー
ンインは、ウエハ状態で通電するだけの寿命試験であっ
て、ダイナミックバーンインではないし、また逆にバー
ンイン試験専用信号発生回路を、それぞれのチップ内に
内蔵させてダイナミックバーンインテストを実現するも
のもあるが、ウエハ状態ではバーンインテストは行えな
かった。
【０００５】
【発明が解決しようとする課題】そこで本発明の目的
は、ダイナミックバーンインテストをウエハ状態で行え
るようにしたもので、これにより、加速寿命試験で初期
に発生する不良品をウエハ状態で除去でき、前記従来の
問題点を一掃できるものである。
は、ダイナミックバーンインテストをウエハ状態で行え
るようにしたもので、これにより、加速寿命試験で初期
に発生する不良品をウエハ状態で除去でき、前記従来の
問題点を一掃できるものである。
【０００６】
【課題を解決するための手段と作用】本発明は、半導体
ウエハと、このウエハに設けられた複数のチップ領域
と、前記ウエハのチップ領域以外のウエハ領域に設けら
れ、前記チップ領域にダイナミックな加速寿命試験用信
号を供給するダイナミックバーンイン試験専用信号発生
回路とを具備したことを特徴とする。
ウエハと、このウエハに設けられた複数のチップ領域
と、前記ウエハのチップ領域以外のウエハ領域に設けら
れ、前記チップ領域にダイナミックな加速寿命試験用信
号を供給するダイナミックバーンイン試験専用信号発生
回路とを具備したことを特徴とする。
【０００７】すなわち本発明は、製品となるチップ領域
以外のウエハ領域、特にダイシングライン付近の領域上
に、ダイナミックバーンイン試験専用信号発生回路を設
けることにより、ウエハ状態でチップ領域に通電可能と
して、ダイナミックバーンイン試験専用信号発生回路と
チップ領域を動作させ、ダイナミックな加速寿命試験を
可能としている。これにより、ウエハ状態でダイナミッ
クバーンインテストが可能となって、従来のチップ状態
で行われるバーンインテストの各チップに必要とされる
回路装置例えばバーンインボード、ＩＣソケットなどを
使用しないで済むようになる。したがって、ダイナミッ
クバーンインテストに要する設備、時間が削減され、コ
スト低減が可能となる。またデバイスの扱い不良とか構
成の問題に起因する素子破壊も防止できるようになっ
た。
以外のウエハ領域、特にダイシングライン付近の領域上
に、ダイナミックバーンイン試験専用信号発生回路を設
けることにより、ウエハ状態でチップ領域に通電可能と
して、ダイナミックバーンイン試験専用信号発生回路と
チップ領域を動作させ、ダイナミックな加速寿命試験を
可能としている。これにより、ウエハ状態でダイナミッ
クバーンインテストが可能となって、従来のチップ状態
で行われるバーンインテストの各チップに必要とされる
回路装置例えばバーンインボード、ＩＣソケットなどを
使用しないで済むようになる。したがって、ダイナミッ
クバーンインテストに要する設備、時間が削減され、コ
スト低減が可能となる。またデバイスの扱い不良とか構
成の問題に起因する素子破壊も防止できるようになっ
た。
【０００８】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は本実施例の半導体ウエハの平面図、図２は、
図１の一点鎖線で囲った部分Ａを拡大して示す具体例で
ある。
る。図１は本実施例の半導体ウエハの平面図、図２は、
図１の一点鎖線で囲った部分Ａを拡大して示す具体例で
ある。
【０００９】これら図において１は半導体ウエハで、こ
のウエハ１上にはチップ領域２がマトリクス状に設けら
れ、チップ領域２以外のウエハ１上のチップ領域２とチ
ップ領域２との間のダイシング領域３には、ダイナミッ
クバーンイン試験専用信号発生回路４が各チップにそれ
ぞれ隣接するごとく設けられ、また電源ＶＤＤライン５
と接地ライン６が設けられている。これらライン５，６
はチップ領域２と回路４に電源を供給する。
のウエハ１上にはチップ領域２がマトリクス状に設けら
れ、チップ領域２以外のウエハ１上のチップ領域２とチ
ップ領域２との間のダイシング領域３には、ダイナミッ
クバーンイン試験専用信号発生回路４が各チップにそれ
ぞれ隣接するごとく設けられ、また電源ＶＤＤライン５
と接地ライン６が設けられている。これらライン５，６
はチップ領域２と回路４に電源を供給する。
【００１０】試験専用信号発生回路４は比較的簡単な回
路で、信号発振回路を主体としており、この回路４は、
チップ領域２と同一マスク工程を含む同一製造工程を経
て一緒に作られる。試験専用信号発生回路４とチップ領
域２の配線パッド７とは、配線８で接続されている。９
はチップ領域２の配線である。また、図示しない試験装
置の炉には、ウエハ１がその炉の所定箇所におかれたと
き、給電装置を介してライン５には電源ＶＤＤが、ライ
ン６には接地電位が供給される。
路で、信号発振回路を主体としており、この回路４は、
チップ領域２と同一マスク工程を含む同一製造工程を経
て一緒に作られる。試験専用信号発生回路４とチップ領
域２の配線パッド７とは、配線８で接続されている。９
はチップ領域２の配線である。また、図示しない試験装
置の炉には、ウエハ１がその炉の所定箇所におかれたと
き、給電装置を介してライン５には電源ＶＤＤが、ライ
ン６には接地電位が供給される。
【００１１】しかして、多数のウエハ１が上記試験装置
の炉にセットされ、ライン５、６より電源が供給される
ことで、ダイナミックバーンイン試験専用信号発生回路
４より、チップ領域２の各パッド７へ試験用の信号が供
給される。そしてこの状態のまま、各チップにストレス
を掛ける環境（例えば高温状態）にいれると、初期不良
が発生すべきチップには、その初期不良が発生するもの
である。
の炉にセットされ、ライン５、６より電源が供給される
ことで、ダイナミックバーンイン試験専用信号発生回路
４より、チップ領域２の各パッド７へ試験用の信号が供
給される。そしてこの状態のまま、各チップにストレス
を掛ける環境（例えば高温状態）にいれると、初期不良
が発生すべきチップには、その初期不良が発生するもの
である。
【００１２】その後ダイソートテストを実施すれば、初
期不良が発生したチップ２は検出されるため、これを除
去できる。上記ダイソートテストを実施するときには、
図示しないスイッチ制御回路などを用いて、電源ライン
５、６を通して電源がチップ２に、供給されないように
しておく。上記ダイソートテスト後、アセンブリ工程を
実施するときは、各チップ２のみを取り出すため、バー
ンイン試験専用信号発生回路４や、電源ライン５、６を
ダイシング工程で除去することができるものである。以
上説明したごとく本実施例によれば、次のような利点が
具備される。
期不良が発生したチップ２は検出されるため、これを除
去できる。上記ダイソートテストを実施するときには、
図示しないスイッチ制御回路などを用いて、電源ライン
５、６を通して電源がチップ２に、供給されないように
しておく。上記ダイソートテスト後、アセンブリ工程を
実施するときは、各チップ２のみを取り出すため、バー
ンイン試験専用信号発生回路４や、電源ライン５、６を
ダイシング工程で除去することができるものである。以
上説明したごとく本実施例によれば、次のような利点が
具備される。
【００１３】（イ）従来は、チップ１の初期不良を抽出
するため、アセンブリ工程後、パッケージに入った状態
でダイナミックバーンインテストを実施していたが、本
実施例によれば、ウエハ１の状態でダイナミックバーン
インテストが実施できる。 （ロ）チップの初期不良をウエハ状態で抽出できるの
で、アセンブリ工程前に不良チチップを除去でき、パッ
ケージやフレームのなどの無駄がなくなる。
するため、アセンブリ工程後、パッケージに入った状態
でダイナミックバーンインテストを実施していたが、本
実施例によれば、ウエハ１の状態でダイナミックバーン
インテストが実施できる。 （ロ）チップの初期不良をウエハ状態で抽出できるの
で、アセンブリ工程前に不良チチップを除去でき、パッ
ケージやフレームのなどの無駄がなくなる。
【００１４】（ハ）ウエハ１の状態で通電するだけでダ
イナミックバーンインテストができるので、複雑なバー
ンイン装置が不必要となり、一度に多数のチップ（多数
のチップ１を有した多数のウエハ）がバーンインテスト
出来る。 （ニ）従来のバーンインボードが不要になる。
イナミックバーンインテストができるので、複雑なバー
ンイン装置が不必要となり、一度に多数のチップ（多数
のチップ１を有した多数のウエハ）がバーンインテスト
出来る。 （ニ）従来のバーンインボードが不要になる。
【００１５】（ホ）ダイシング領域３上にバーンイン試
験専用信号発生回路４があるため、ウエハ１のチップ２
の数つまり集積度に影響がなく、したがってコストに影
響がない。
験専用信号発生回路４があるため、ウエハ１のチップ２
の数つまり集積度に影響がなく、したがってコストに影
響がない。
【００１６】（ヘ）ウエハ１上にバーンイン試験専用信
号発生回路４があるため、通電時にチップ２に入力され
る信号には、ラッチアッブ現象の原因となるオーバーシ
ュート、アンダーシュートがなくなる。 （ト）従来のオンラック、オフラック（バーンインボー
ドのＩＣソケットに対する被試験デバイスの着脱など）
がなくなるため、テスト時間が短縮される。 （チ）チップ状態でのハンドリング作業が工程上少なく
なるので、静電破壊による不良品の発生が少なくなる。
号発生回路４があるため、通電時にチップ２に入力され
る信号には、ラッチアッブ現象の原因となるオーバーシ
ュート、アンダーシュートがなくなる。 （ト）従来のオンラック、オフラック（バーンインボー
ドのＩＣソケットに対する被試験デバイスの着脱など）
がなくなるため、テスト時間が短縮される。 （チ）チップ状態でのハンドリング作業が工程上少なく
なるので、静電破壊による不良品の発生が少なくなる。
【００１７】なお本発明は実施例のみに限られず、種々
の応用が可能である。例えば、実施例では、ダイナミッ
クバーンイン試験専用信号発生回路４を、一つのチップ
２に対して一つそれぞれ具備させたが、この回路４を、
複数のチップ２に対して一つ具備させるようにしてもよ
い。この場合、電源ライン５、６などが邪魔になるが、
多層配線構造をとれば、容易に実現できる。また実施例
では、電源ライン５、６を、横方向に伸びるように配置
したが、試験専用信号発生回路４を縦方向に隣接するチ
ップ２、２間にそれぞれ配置し、電源ライン５、６を、
縦方向に伸びるように配置してもよい。
の応用が可能である。例えば、実施例では、ダイナミッ
クバーンイン試験専用信号発生回路４を、一つのチップ
２に対して一つそれぞれ具備させたが、この回路４を、
複数のチップ２に対して一つ具備させるようにしてもよ
い。この場合、電源ライン５、６などが邪魔になるが、
多層配線構造をとれば、容易に実現できる。また実施例
では、電源ライン５、６を、横方向に伸びるように配置
したが、試験専用信号発生回路４を縦方向に隣接するチ
ップ２、２間にそれぞれ配置し、電源ライン５、６を、
縦方向に伸びるように配置してもよい。
【００１８】
【発明の効果】以上説明したごとく本発明によれば、製
品となるチップ領域以外のウエハ領域、特にダイシング
ライン付近の領域上に、ダイナミックバーンイン試験専
用信号発生回路を設けることにより、ウエハ状態でチッ
プ領域に通電可能として、ダイナミックバーンイン試験
専用信号発生回路とチップ領域を動作させ、ダイナミッ
クな加速寿命試験を可能としている。これにより、ウエ
ハ状態でダイナミックバーンインテストが可能となっ
て、従来のチップ状態で行われるバーンインテストの各
チップに必要とされる回路装置例えばバーンインボー
ド、ＩＣソケットなどを使用しないで済むようになる。
したがって、ダイナミックバーンインテストに要する設
備、時間が削減され、コスト低減が可能となる。またデ
バイスの扱い不良とか構成の問題に起因する素子破壊も
防止できるようになった。
品となるチップ領域以外のウエハ領域、特にダイシング
ライン付近の領域上に、ダイナミックバーンイン試験専
用信号発生回路を設けることにより、ウエハ状態でチッ
プ領域に通電可能として、ダイナミックバーンイン試験
専用信号発生回路とチップ領域を動作させ、ダイナミッ
クな加速寿命試験を可能としている。これにより、ウエ
ハ状態でダイナミックバーンインテストが可能となっ
て、従来のチップ状態で行われるバーンインテストの各
チップに必要とされる回路装置例えばバーンインボー
ド、ＩＣソケットなどを使用しないで済むようになる。
したがって、ダイナミックバーンインテストに要する設
備、時間が削減され、コスト低減が可能となる。またデ
バイスの扱い不良とか構成の問題に起因する素子破壊も
防止できるようになった。
【図１】本発明の一実施例の平面図。
【図２】図１の要部を詳細化した図。
１…半導体ウエハ、２…チップ領域、３…ダイシング領
域、４…ダイナミックバーンイン試験専用信号発生回
路、５、６…電源ライン、７…配線パッド、８…配線。
域、４…ダイナミックバーンイン試験専用信号発生回
路、５、６…電源ライン、７…配線パッド、８…配線。
Claims (6)
- 【請求項１】半導体ウエハと、このウエハに設けられた
複数のチップ領域と、前記ウエハのチップ領域以外のウ
エハ領域に設けられ、前記チップ領域にダイナミックな
加速寿命試験用信号を供給するダイナミックバーンイン
試験専用信号発生回路とを具備したことを特徴とする半
導体装置。 - 【請求項２】前記ウエハ上には、前記信号発生回路を動
作させる電源線が設けられた請求項１に記載の半導体装
置。 - 【請求項３】前記チップ領域以外の領域とは、ダイシン
グ用の領域である請求項１に記載の半導体装置。 - 【請求項４】前記信号発生回路は、１つのチップ領域に
対して１つ設けられる請求項１に記載の半導体装置。 - 【請求項５】前記信号発生回路は、複数のチップ領域に
対して１つ設けられる請求項１に記載の半導体装置。 - 【請求項６】前記信号発生回路は、前記チップ領域内の
回路と一緒の製造工程でに形成されたものである請求項
１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1730493A JPH06232227A (ja) | 1993-02-04 | 1993-02-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1730493A JPH06232227A (ja) | 1993-02-04 | 1993-02-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232227A true JPH06232227A (ja) | 1994-08-19 |
Family
ID=11940275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1730493A Withdrawn JPH06232227A (ja) | 1993-02-04 | 1993-02-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232227A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181146B1 (en) | 1996-04-30 | 2001-01-30 | Nippon Steel Semiconductor Corp. | Burn-in board |
| US8624614B2 (en) | 2009-04-22 | 2014-01-07 | Fuji Xerox Co., Ltd. | Burn-in method for surface emitting semiconductor laser device |
-
1993
- 1993-02-04 JP JP1730493A patent/JPH06232227A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181146B1 (en) | 1996-04-30 | 2001-01-30 | Nippon Steel Semiconductor Corp. | Burn-in board |
| US8624614B2 (en) | 2009-04-22 | 2014-01-07 | Fuji Xerox Co., Ltd. | Burn-in method for surface emitting semiconductor laser device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |