CN104297619A - 一种芯片输入输出管脚测试装置 - Google Patents
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Abstract
本发明揭示了一种芯片输入输出管脚测试装置，包括：一微控制芯片，多组分别并联在电源电压与接地之间的检测单元，每组检测单元包括串联的第一电阻和第二电阻；第一检头，连接电源电压；第二探头，分别连接所述第一电阻和第二电阻之间的节点，并连接到所述微控制芯片的模数转换接口；每组检测单元的所述第一电阻分别串联一第一场效应晶体管，所述第二电阻分别串联一第二场效应晶体管，所述第一场效应晶体管和第二场效应晶体管的栅极都连接所述微控制芯片。本发明的一种芯片输入输出管脚测试装置与现有技术相比，本发明通过上述步骤，能够方便工程师快速测试I/O的状态，减少测试过程中的飞线等可能引起的故障。
Description
技术领域
本发明涉及测试装置领域，特别涉及一种芯片输入输出管脚测试装置。
背景技术
测试验证芯片的输入输出管脚（I/O）状态，一直是许多工程师必须且繁琐的工作之一，无论是新平台的芯片默认复位之后的验证，还是在设计工作中的对上下拉电阻值的测量都会耗费大量的时间。
现有的测试方法是在所需要测的I/O上面手动飞线加上拉电阻到VDD（IO上拉电压），用万用表量电压值，然后去掉上拉电阻和VDD，再接下拉电阻到地，再用万用表量电压值；为了测试上拉电阻以及下拉电阻的精确度，通常需要加多组不同的阻值来测试。其存在如下缺点：
1、外接电阻需要飞线，飞线可能导致PCB板接触不良甚至短路等风险；
2、测试时候需要换多组电阻，每一次都需要重新测量和飞线，非常繁琐；
3、测试时候需要人为记录数据，增加了记录错位的可能；
4、使用万用表读ADC误差可能比较大，测试时候由于焊接点比较多，进一步增加了测试的误差。
有鉴于此，本领域发明人针对上述问题，提供了一种芯片输入输出管脚测试装置。
发明内容
本发明提供了一种芯片输入输出管脚测试装置，克服了现有技术的困难，能够方便工程师快速测试I/O的状态，减少测试过程中的飞线等可能引起的故障。
本发明提供了一种芯片输入输出管脚测试装置，包括：
一微控制芯片，
多组分别并联在电源电压与接地之间的检测单元，每组检测单元包括串联的第一电阻和第二电阻；
第一检头，连接电源电压；
第二探头，分别连接所述第一电阻和第二电阻之间的节点，并连接到所述微控制芯片的模数转换接口；
每组检测单元的所述第一电阻分别串联一第一场效应晶体管，所述第二电阻分别串联一第二场效应晶体管，所述第一场效应晶体管和第二场效应晶体管的栅极都连接所述微控制芯片。
优选地，每组检测单元的所述第一场效应晶体管串联在所述第一电阻和电源电压之间。
优选地，每组检测单元的所述第二场效应晶体管串联在所述第二电阻和接地之间。
优选地，所述微控制芯片还包括传输数据的接口。
由于采用了上述技术，本发明的一种芯片输入输出管脚测试装置与现有技术相比，本发明通过上述步骤，能够方便工程师快速测试I/O的状态，减少测试过程中的飞线等可能引起的故障。
以下结合附图及实施例进一步说明本发明。
附图说明
图1为本发明中芯片输入输出管脚测试装置的电路图；以及
图2为本发明的芯片输入输出管脚测试装置的工作流程图。
具体实施方式
下面通过图1至2来介绍本发明的一种具体实施例。
实施例1
如图1所示，本发明的一种芯片输入输出管脚测试装置，包括一微控制芯片，多组分别并联在电源电压与接地之间的检测单元，每组检测单元包括串联的第一电阻和第二电阻。第一检头，连接电源电压。第二探头，分别连接所述第一电阻和第二电阻之间的节点，并连接到所述微控制芯片的模数转换接口。每组检测单元的所述第一电阻分别串联一第一场效应晶体管，所述第二电阻分别串联一第二场效应晶体管，所述第一场效应晶体管和第二场效应晶体管的栅极都连接所述微控制芯片。
每组检测单元的所述第一场效应晶体管串联在所述第一电阻和电源电压之间。每组检测单元的所述第二场效应晶体管串联在所述第二电阻和接地之间。所述微控制芯片还包括传输数据的接口。
本专利由内部电路实现自动判断输入输出状态，外部引出来2个探头；测试时候用探头分别取探测IO电源VDD和IO的引脚，内部采用微控制芯片MCU来读取模数转换接口ADC电压，MCU读取之后根据读取的ADC值自动来判断IO的状况；计算IO内部上拉电阻以及下拉电阻的大小。
通过多组电阻组成的上下来电阻组成的开关矩阵来提高测量的精度，多次测量取平均值。测试完成的值最后由MCU储存起来，由MCU的UART输出到外部设备读取结果。
本专利可以有效的简化测试过程中的繁琐的测试过程，将飞线，以及万用表的测量全部由MCU自动完成，由UART输出的结果还可以按不同的需求外接不同的设备输出。
本方案内部采用多组电阻来测量，每一组的电阻有2个，一个接连接到VDD（IO电压），一个接到地；在2个电阻与VDD和地之间通过MCU来控制MOS管开关的通断;当第一组工作时，其余组的上下来电阻均处于关闭状态；然后依次测试其他组，最后根据所有测试的值来判断计算。
结合附图对本专利装置做进一步的详细说明：
图1每一组由1个上拉电阻加1个PMOS管，1个下拉电阻加一个NMOS管组成，例如R1，Q1与R2，Q2组成第1组，R3，Q3与R4，Q4为第2组，R（2N-1），Q（2N-1）与R（2N），Q（2N）为第N组；
Q1控制R1到ADC的通断，Q2控制R2到ADC的通断......Q（2N-1）控制R（2N-1）到ADC的通断，Q（2N）控制R（2N）到ADC的通断；
上拉电阻R1，R3，…，R（2N-1）的通断由MCU的对应GPIO来控制PMOS管Q1，Q3，…，Q（2N-1）来实现，当GPIO输出低电平则PMOS打开，对应上拉电阻与ADC导通;当GPIO输出高电平，则PMOS管关闭，对应上拉电阻与ADC断开。
下拉电阻R2，R4，…，R（2N）的通断由MCU的对应GPIO来控制NMOS管Q2，Q4，…，Q（2N）来实现，当GPIO输出高电平则NMOS打开，对应下拉电阻与ADC导通;当GPIO输出低电平，则NMOS管关闭，对应下拉电阻与ADC断开。
单独对其中一组电阻（R1和R2）进行说明：
1、MCU控制GPIO1输出低电平打开PMOS管Q1，控制GPIO3，GPIO5，…GPIO（2N-1）输出高电平，关闭其余上拉电阻；GPIO2GPIO4…GPIO（2N）输出低电平使其他下拉电阻也处于关闭状态；读取电压记为ADC1
2、MCU控制GPIO2输出高电平打开N-MOS管Q2，控制GPIO1，GPIO3，…GPIO（2N-1）输出高电平，关闭其余上拉电阻；GPIO4，GPIO6，…GPIO（2N）输出低电平使其他下拉电阻也处于关闭状态；读取电压记为ADC2
按上述方法依次读取ADC3ADC4…ADC（2N-1），ADC（2N）
3、根据所测的ADC值按以行判断计算
图2为状态判断与计算方法流程，显示判断输入输出状态方法
针对第一组的
1、当ADC1=0V时，判断状态为输出，且输出为低电平。
2、当0<ADC1<VDD时候，判断状态为输入，且为下拉。设下拉电阻为RD
则RD1=ADC1*R1/（VDD-ADC1）；
以上为第一组数据RD1
按以上R1原理依次通过GPIO（2N-1）控制对应的上拉电阻打开，将其余的上拉电阻和所有的下拉电阻关闭，计算出RD（N）;测量多组数据RD1，RD3，…，RD（N），计算测量I/O管脚内部下拉电阻的平均值RD=（RD1+RD3......+RD（N））/N
3、当ADC1=VDD时，先记录此状态为状态T。
4、当ADC2=VDD时，判断状态为输出，且输出为高电平。
5、当0<ADC2<VDD时候，判断状态为输入，且为上拉，设上拉电阻为RU，
RU1=（VDD-ADC2）*R2/ADC2；
以上第一组数据RU1的计算，按以上R2原理通过GPIO（2N）控制对应的下拉电阻的打开，其余的下拉电阻和所有的上拉电阻关闭，计算出RU（N），测试多组数据RU2RU3......RU（N），计算出测量I/O管脚的内部上拉电阻平均值RU=（RU2+RU4+......+RU（N））/N。
6、当ADC2=0，且为状态T时，判断状态为输入并且无上下拉电阻；
7、当ADC2=0，且ADC1≠0（非状态T）时，判断状态为输入且为下拉，计算方法按步骤2。
综上可知，本发明的一种芯片输入输出管脚测试装置与现有技术相比，本发明通过上述步骤，能够方便工程师快速测试I/O的状态，减少测试过程中的飞线等可能引起的故障。
以上所述的实施例仅用于说明本发明的技术思想及特点，其目的在于使本领域内的技术人员能够了解本发明的内容并据以实施，不能仅以本实施例来限定本发明的专利范围，即凡依本发明所揭示的精神所作的同等变化或修饰，仍落在本发明的专利范围内。
Claims (4)
1.一种芯片输入输出管脚测试装置，其特征在于，包括：
一微控制芯片，
多组分别并联在电源电压与接地之间的检测单元，每组检测单元包括串联的第一电阻和第二电阻；
第一检头，连接电源电压；
第二探头，分别连接所述第一电阻和第二电阻之间的节点，并连接到所述微控制芯片的模数转换接口；
每组检测单元的所述第一电阻分别串联一第一场效应晶体管，所述第二电阻分别串联一第二场效应晶体管，所述第一场效应晶体管和第二场效应晶体管的栅极都连接所述微控制芯片。
2.如权利要求1所述的芯片输入输出管脚测试装置，其特征在于：每组检测单元的所述第一场效应晶体管串联在所述第一电阻和电源电压之间。
3.如权利要求1或2所述的芯片输入输出管脚测试装置，其特征在于：每组检测单元的所述第二场效应晶体管串联在所述第二电阻和接地之间。
4.如权利要求1所述的芯片输入输出管脚测试装置，其特征在于：所述微控制芯片还包括传输数据的接口。
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