TW569021B - Scan path circuit for test of logic circuit - Google Patents

Description

569021 五、發明說明（1 ) 發明之技術背景 1·發明之技術領域 本發明係關於一供給邏輯電路達成簡易功能測試之 掃描路控電路，以及具有相同功能之積體電路裝置。 5 2·相關技術之說明 電路規模已增長至提供更高的密度及積體電路裝置效 率，因而增加了用於檢測關於缺陷的測試型樣數。為了以 更少的測試型樣數獲得更高的缺陷檢測率，具有一用作如 以掃描正反器21至24代替D型正反器形成掃描鍊之掃描暫 1〇存器，如第10圖所繪示。若組合電路11執行一功能測試， 則完成以下操作。 4 五、發明說明（2) 第11圖係一顯示執行使用掃描路捏之電路12之功能測 試情況的時間圖，該電路係使巧掃描路經之組合電路_ -部份。在此圖中，”21.so”表示掃描正反器21之一掃出端 端S⑽信號，而”22.SO”至”24.SO”表示相對應掃出端端組 SO之信號。 在開始的4時鐘週期以至。々，掃描模式輸入端子SMD 被設定為高位以形成一掃描路徑，而掃描資料輸入端 sDI被連續輸入，0100,。在時鐘週期C4之上升邊緣，，〇1〇〇, 被鎖在掃描正反器24至21内。 在下一個時鐘適期C5,掃描模式輸入端子SMD被設置 為低位’且電路12之輸出在其上升邊緣時被鎖在掃描正反 器22内。 在下個時鐘週期C6及C7,掃描模式輸入端子SMD被設 置為兩位以形成掃描路徑，且被鎖在掃描正反器“之”， 被移位進入掃描暫存器以在時鐘週期C7中自掃楛輸出端 子SDO輸出。 …：而也有一種貫際情況係在一大型積體電路中掃描 暫存器由許許多多的掃描正反器組成。因此用以在前述操 作：連線傳輸之時鐘週期數⑴及⑺非常大。大量的測試型 樣每次都需完成一連續傳輸，增加了測試時間。 發明之概要說明 因此本發明之一目標係提供一用以測試邏輯電路之· 掃描路徑，以縮短測試時間。 在本發明之一層面，提供一用於測試邏輯電路之掃扩 569021 五 、發明說明（ 且右」3 —包含多數掃描正反器而每個掃指正反器又 5 此掃知出端端、及一時鐘輸入之掃描暫存器， 广:與相關之各個掃入和掃出端端串聯；且-基 之掃=:號:一個掃描暫存器之最終級掃描正反器 反-個掃描暫存器之至少個其他掃描正 。之出端端仏號，用於選擇之選擇電路。 依據此配置，由於測試結果資料由選擇電路旁路及輸 ’収結果資料之連續傳輪時_肺或減轉，藉此 減少測試時間C» 發月之另層面’提供一用於測試邏輯電路之掃 .第和第二掃描暫存器，每個掃描暫存器 包括夕數掃猫正反器，每個掃描正反器具有一掃入、一掃 [5 出端端、以及一時鐘輸入，每個掃描暫存器之掃描正反器 係相對於個別掃入和掃出端端串聯；以及一依據選擇控制 信號：一個第-掃描暫存器之第一級掃描正反器的掃入信 號或-個第-掃描暫存器之最終級掃描正反器的掃出端端 信號’用以選擇之選擇電路，並提供選擇信號至第二掃描 暫存器之第一級掃描正反器之掃入。. 依據此配置，由於測試型樣由選擇電路旁路並供至掃 描暫存器之中繼掃描正反器的掃入（第二掃描暫存器之第 -級掃描正反器）’測試型樣之連續傳輸時間被縮短或減至， 零’藉此減少測試時間。更進—步，旁路作用使得與測試 無關之資料從測試型樣中刪去，因而減少測試型樣之資料 量° 6 569021

五、發明說明（〇 本發明尚有一層面，提供一用於測試邏輯電路之掃描 路徑，包含：多數掃描晶胞，每個掃描晶胞具有一晶胞輸 出，每個輸出包括··一個具有一掃入、一掃出端端、及一 時鐘輸入之掃描正反器；以及一基於選擇控制信號··掃描 5正反器之掃入信號或掃出端端信號，、用以選擇之選擇電 路，且提供選定信號至晶胞輸出；其中多數掃描正反器係 相對於個別掃入及掃出端端串聯。 依據此配置，決定選擇控制信號之值使能在第一級掃 描正反器之掃人和任何其他掃描正反器之掃入間形成旁 10路，且/或在最終級掃描正反器之掃出端端與任何其他掃描 正反器之掃出端端形成旁路。 圓示之簡要說明 第1圖顯示一依據本發明之第一個實施例提供掃描路 徑電路之積體電路裝置的概要方塊圖。 15 第2圖係執行第1圖所示電路12之功能測試的時間圖。 第3圖顯示一依據本發明之第二個實施例提供掃描路 徑電路之積體電路裝置的概要方塊圖。 第4圖係執行第3圖所示電路12之功能測試的時間圖。 第5圖顯示依據本發明之第三個實施例提供掃描路捏 電路之積體電路裝置的概要方塊圖。 第6圖繪示第5圖之電路操作，其中一旁路由旁路控制 資料之值所形成，如粗體線所示。 第7圖繪示第5圖之電路操作，其中另一旁路由另一旁 路控制資料所形成，如粗體線所示。

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569021 五、發明說明（6) 掃描正反器21至24之資料輸入D和資料輸出Q連接至 組合電路.Π。組合電路Π經由信號輸入端子丨丨至“收到來 自外部之信號且經由信號輸出端子〇1至〇111輸出信號至外 部。組合電路π可包括連接於至少一個信號輸入端子 丨In與至少一個掃描正反器21至24之資料輸出仏間的緩衝 閘、和/或連接於至少一個掃描正反器21至24之資料輸出q 與至少一個信號輸出端子01至〇111間之緩衝閘。第丨圖顯示 掃描正反器23與24兩者之資料輸出Q連接至部份的電路 12，且電路12之輸出供至掃描正反器22之資料输入d。 為了形成掃描暫存器，每個正反器21至24之掃入幻與 如出端端SO彼此_聯。一掃描資料（版本型樣）經由輸入端 子SDI與緩衝閘25從外部供至掃描正反器21之掃入SI。 掃描正反器24與22之掃出端端s〇分別連接至選擇器 26之第一與第二輸入。選擇器26之輸出經由一緩衝閘27連 接至資料輸出端子SD0,同時選擇控制輸入因此經由緩衝 閘28連接至選舉控制信號輸入端子sel。當端子sel為低位 時選擇器26選擇掃描正反器24之掃出端端s〇(參考之後 的4.S0 )’而當端子sel為高位時選擇與旁路，，22.SO”。 掃描 > 料（測试結果資料）經由掃描資料輸出端子SD〇向外 輸出以與為示測試裝置之期望型樣值比較。 掃描模式信號經由輸入端子SMD與緩衝閘29從外部 供至掃描正反器21至24之掃描模式輸ASM，且當掃描正反 器21至24之掃描模式輸入SM為高和低時，掃描暫存器分別 進入掃描模式與標準模式。時鐘輸入經由輸入端子cLK與 9 569021 五、發明說明（7) 緩衝閘3Ό自外部供至掃描正反器21至24之時鐘輸入c以及 組合電路11 〇 5 第2圖係執行使用掃描路徑電路之電路12之功能測試 的時間圖。若當掃描正反器23和24之資料輸出Q分別為，广 和’0’時電路12為標準模式，電路12輸出”丨”。 (1) 在時鐘周期C1至C4之起始，掃描模式輸入端 子被設置高位以使掃描正反器21至24進入掃 描模式，藉此形成掃描路徑。在此狀態，掃 描資料輸入端子被以串聯型態供以，〇1〇〇，，且 在時鐘週斯C4之上升邊緣，掃描正反器24至 21之4位元暫存器鎖住，〇1〇〇,。 (2) 在時鍾週期C5，掃描模式輸入端子被設置低 位以使掃描正反器21至24進入標準模式，藉 此讓掃描路徑消失且掃描正反器21至24作用 如平常的D型正反器。在其上升邊緣 ，電路之 輸出12被鎖在掃描正反器22内。在時鐘週期 C5中，選擇控制信號輸入端子SEL被設為高 位’藉此經由掃描資料輸出端子SD〇輸 出 ’22.SO’。 依據第-實施例，由於測試結果資料藉選擇器26被旁 路且被輸出’測試結果資料之串列傳輸時間如前述情況被 縮短或減至零，因而減少測試時間。 另外，選擇控制信號輸入端子SEL在時鐘週期c5以前 可被設為高位。更進一步，選擇器26可基於控制信號選擇 10 569021 五、發明說明（s) 多數掃描正反器之其中一掃出端端，包括掃描路徑之最終 級掃描正反器24的掃出端端s〇。 第一*實施例 第3圖顯示一依據本發明之第二個實施例提供掃描路 徑電路之積體電路裝置10B的概要方塊圖。 選擇器26之第一和第二輸入分別連接至掃描正反器21 之掃入SI以及掃描正反器22之掃出端端s〇,其輸出連接至 下個掃描正反器23之掃入SI ,而其控制輸入經由緩衝閘 28連接至選擇控制信號輸入端子。其他積體電路裝置 10B之組件具有如同第10圖所示之結構。 第4圖係執行使用掃描路徑電路之電路12之功能測試 的時間圖。 ， ⑴ 在C1至C2這兩個時鐘週期起始時，掃描模式 輸入端子SMD及選擇控制信號輸入端子SEL 被設為高位以使掃描正反器21至24進入掃描 模式’並使得選擇器26形成介於掃描資料輸 入端子SDI與23.SI間之一旁路。在此狀態，掃 描資料輸入端子SDI被以串列型態供以，〇1，， 而由掃描正反器23和23組成之暫存器在時鐘 週期C2之上升邊緣時鎖住用於一測試 之’0 Γ。此使得使用兩個時鐘週期相較於第1 i 圖之例子減少更多測試資料傳輸時間。 在時鐘週期C3，掃描模式輸入端子SMD被設 為低位以使掃描正反器21至24進入標準模 11 (2) 569021 5 15 五、發明說明（9 ) 式，且在其上升邊緣時，電路12之輸出被鎖 在掃描正反器22做為測試結果。 (3) 在時鐘週期C5中，掃描模式輸入端子smd被 設為高位以使掃描正反器2丨至2 4進入掃描模 式，然後維持在掃描正反器22之測試結果袜 以串列型態傳輸進入掃描暫存器且經由掃描 資料輸出端子SDO被輸出。 依據第二實施例，由於測試型樣被選擇器26旁路且被 供至掃描暫存器之中繼掃描正反器的掃入，測試型樣之連 續傳輸時間被縮短或減至零，藉此減少測試時間。更造一 步旁路作用使得與測試無關之資料由測試型樣中刪除， 因而減少測試型樣之資料量。 第三實施例 第5圖顯示-依據本發明之第王個實施例提供掃描路 徑電路之積體電路裝置loc的概要方塊圖。 積體電路裝置10C分別對掃描正反器21至24裝備有選 擇器31至34’且分別對選擇器31至24裝備有緩衝閘41至44 及選擇控制彳5號輸人端子SEL1至SEL4 第二輸入分別連接至掃描正反器21之掃：sm掃:端： so ’其輸出連接至下一個掃描正反器22之掃入si，且其控 制輸入經由緩衝閘41連接至端子SEU。選擇器32至叫具 ，有相似連接結構，除了選擇器34之輸出經由緩衝問η連 接至掃描資料輸出端子SD0。 依據此第三實施例，決定選擇控制信號端子SEL1至 12 569021 五、發明說明（10) SEL4之輸人值使得形成介於掃描資料輸人端子⑽與任何 反⑽之掃人SI之間的旁路、和/或介於掃描資料輸出端子 SDO與任何掃描正反器之掃出端端之間的旁路，為可行 的。這使得測試型樣之連續傳輸時間和/或測試結果資料被 5縮短或減至零。更進一步，旁路作用使得與測試無關之資 料被從測試型樣中刪去，因而減少測試型樣之資料量。 譬如，·當選擇控制端子SEL1sSEL4被供以，〇〇11?當做 一旁路控制資料，一旁路形成如第6圖中粗體線所示，其與 當SEL在第1圖之結構中被供以，丨，時形成之旁路相同。另 10外，在選擇控制端子SEL1至SEL4被供以，1100,做為旁路控 制 > 料之情況中，一旁路形成如第7圖所示粗體線，其與第 3圖之結構中SEL被供以，1，時所形成之旁路相同。 第四實施例 第8圖顯示一依據本發明之第四個實施例提供掃描路 5 徑電路之積體電路裝置10D的概要方塊圖。 許多掃描正反器在形成選擇控制信號之外部端子導致 十間5志不足。因此此積體電路裝置10D利用一旁路控制移 位暫存器45及一旁路控制資料輸入端子BCD，其中旁路控 制資料以串列型態傳輸經由旁路控制資料輸入端子BCD自 0 外部進入旁路控制移位暫存器45。移位暫存器為一個4位元 暫存器且具有供至緩衝閘41至44之4位元輸出。一移位暫存 器45之移位時鐘輸入及一串列資料輸入分別與此積體電路 10D之時鐘輸入端子CLK1及旁路控制資料輸入端子bcd 相連接。 13 569021 五，發明說明（11) 其他關於此積體電路10D之組件具有如同第5圖所示 之結構。 第五實施例 第9圖顯示一依據本發明之第五個實施例提供掃描路 5 徑電路之積體電路裝置10E的概要方塊圖。 除了第8圖之旁路控制移位電組器45，此積體電路裝置 10E尚包括以平行型態接收旁路控制資料之一旁路控制暫 存器46。譬如，信號輸入端子Π至in間之4位元節點經由積 體電路11A所提供但未示出之緩衝電路連接至旁路控制暫 0 存器46之4位元輸入。積體電路裝置10E内可包括一CPU , 且經由CPU之匯流排以執行旁路控制暫存器46之資料設 定。 前述實施例僅為範例式而不能解請為限制本發明之範 圍。此論說可被解讀為施用於其他型式之裝置或方法。本 5 發明之敘述為例示性的且不限制申請專利範圍。許多特 例、修主和變.化將在此技術領域中顯而易見。 元件標號對照表 10……積體電路 24··· …掃描正反器 10A-10F......積體t路 25… …緩衝閘 11......組合電路 26… …選擇器 12......電路 27··· …緩衝閘. 21......掃描正反器 28… …緩衝閘 22......掃描正反器 29 ··· …緩衝閘 23......掃描正反器 30… …緩衝閘 14 569021 五、發明說明（l2) 31··· …選擇器 43". …緩衝閘 32… …選擇器 44… …緩衝閘 33"· …選擇器 45… …旁路控制移位暫存 34… …選擇器 器 41··· …緩衝閘 46··· …旁路控制暫存器 42··· …緩衝閘 15

Claims (1)

1¾569021 10 15 20 六、申請專利範圍 1·一種用以測試邏輯電路之掃描路徑電路，包含： 一包含多個掃描正反器之掃描暫存器，該等掃描正 反器各具有一個掃入端、一個掃出端、以及一個時鐘輸 入，該等掃描正反器係相對於個別的掃入端與掃出端串 聯；以及 一選擇電路，其根據選擇控制信號選擇：該掃描暫 存器之一個最終級掃描正反器的一個掃出端之一信號、 或者該掃描暫存器之至少一個其他掃描正反器的一個掃 出端之一信號。 2.—種積體電路裝置，包含： 一個用於測試邏輯電路之掃描路徑電路，包括： 一個包含多數個掃描正反器之掃描暫存器，該等掃 描正反器各具有一個掃入端、一個掃出端、一個時鐘輸 入、一個資料輸入、以及一個資料輸出，該等掃描正反 器係相對於個別掃入端與掃出端成串聯；以及 一個選擇電路，用於根據一選擇控制信號選擇：該 掃描暫存器之一個最終級掃描正反器的一個掃出端之一 個信號、或者該掃描暫存器之至少一個其他掃描正反器 的一個掃出端之一個信號； 一個連接至該掃描路徑電路之該等多數掃描正反 器之該等資料輸入和該等資料輸出之組合電路； 一個外部掃描資料輸入端子，其接收串列測試資料 且連接至該等多數掃描正反器之第一級掃描正反器； 一外部掃描資料輸出端子，其輸出一串列測試結果 16 569021 六、申請專利範圍 資料並連接至該掃描路徑之該選擇電路之一輸出。 3. —種用於測試邏輯電路之掃描路徑電路，包含： ίο 第一和第二掃描暫存器，該等掃描暫存器各包括多 個掃描正反器，該等掃描正反器各具有一個掃入端、一 個掃出端、以及一個時鐘輸入，每個掃描暫存器之該等 掃描正反器係相對於個別掃入端與掃出端成串聯；以及 一個選擇電路，其根據一選擇控制信號選擇：該第 一掃描暫存器之一個第一級掃描正反器的一個掃入端之 一個信號、或者該第一掃描暫存器之一個最終級掃描正 反器的一個掃出端之一個信號，並提供該選定信號至該 第二掃描暫存器之第一級掃描正反器的一個掃入端。 4. 一種積體電路裝置，包含： 15 一個用於測試一邏輯電路之掃描路徑電路，包括： 第一和第二掃描暫存器，該等掃描暫存器各包括多 個掃描正反器，該等掃描正反器各具有一個掃入端、一 個掃出端、一個時鐘輸入、一個資料輸入、及一個資料 輸出，每個掃描暫存器之該等掃描正反器係相對於個別 掃入端與掃出端成串聯；以及 20

一個選擇電路，其根據一選擇控制信號選擇：該第 一掃描暫存器之一個第一級掃描正反器的一個掃入端之 一個信號、或者該第一掃描暫存器之一個最終級掃描正 反器的一個掃出端之一個信號，並提供該選定信號至該 第二掃描暫存器之一第一級掃描正反器的一個掃入端； 17 569021 /、、申清專利範圍 -個連接至該等第一及第二掃插暫存器 :描正反器之該等資料輸入與該等資料輸出之組“ ，一個外部掃招資料輸人端子，其接收—串列測試資 ’且連接至該第_掃描暫存器之該等多數個掃描正反器 之第一級掃描正反器的一個掃入端丨以及 。 一個外部掃描資料輸出端子，其輸出—串列測試站 ，資料且連接至該第二掃描暫存器之該等多數掃描正反 态之一最終級掃描正反器的一個掃出端。 5·-種用於測試邏輯電路之掃描路徑電路，包含：多個掃 曰曰胞每個晶胞具有_個晶胞輸出，每個掃描晶胞包 括： 一個具有一個掃入端、一個掃出端、以及一個時鐘 輸入之掃描正反器；以及 個選擇電路，其根據一選擇控制信號選擇：該掃 描正反器之該掃入端之一個信號或該掃出端之一個信· 號’並提供該選定信號至該晶胞輸出； 其中泫等多個掃描正反器係相對於個別掃入端與 掃出端成串聯。 6·依據申請專利範圍第5項之掃描路徑電路，更包含一個旁 路控制暫存器，其具有供給該等多個掃描晶胞之該等選 擇電路做為個別選擇控制信號之多個位元。 7·依據申請專利範圍第6項之掃描路徑電路，其中該旁路控 制暫存器係一種移位暫存器。 18 力、申請專利範圍 8·一種積體電路裝置，包含： …-個用於測試邏輯電路之掃描路徑電路，包含：多個 掃指明胞，每個晶胞具有—個晶胞輸出，每個掃描晶胞 包括： 個具有-個掃人端、_個掃出端…個時鐘輸 入、-個資料輸入、以及一個資料輸出，·及 W 個選擇電路，根據選擇控制信號選擇該掃描正反 器之該掃人端之-信號或該掃出端之_信號，且提供該 選定信號至該蟲胞輸出； 其中該等多個掃描正反器係相對於個自掃入端與 掃出端成串聯； f中該掃描路徑電路更包含—個具有供給至該等 多個掃拖as胞之該等選擇電路做為個別選擇控制信號之 多個位元的旁路控制暫存器； 一個連接至該等多個掃描晶胞之該等掃描正反器 之該等資料輸入與該等資料輸出的組合電路； 個接收一串列測試資料並連接至該等多個掃描 曰曰胞之第一級掃描晶胞之一掃入端的外部掃描資料輸 入端子；及 一個輪出一串列測試結果資料並連接至該等多個 知描胞之一最終級掃描晶胞之一晶胞輪出的外部掃描 資料輸出端子。 9.依據申請專利範圍第8項之積體電路裝置，其中該旁路控 制暫存器係一種具有一移入端之移位暫存器，該積體電 569021 六、申請專利範圍 路裝置更包含： 一個接收一旁路控制串列資料並連接至該移位暫存 器之該移入端的外部控制資料輸入端子。 20