JPH05136630A - Ｃｍｏｓ水晶発振回路用増幅回路及びその使用方法 - Google Patents
Ｃｍｏｓ水晶発振回路用増幅回路及びその使用方法Info
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- JPH05136630A JPH05136630A JP3295987A JP29598791A JPH05136630A JP H05136630 A JPH05136630 A JP H05136630A JP 3295987 A JP3295987 A JP 3295987A JP 29598791 A JP29598791 A JP 29598791A JP H05136630 A JPH05136630 A JP H05136630A
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Abstract
(57)【要約】
【目的】簡単な構成のＣＭＯＳ水晶発振回路用増幅回路
によって、水晶発振回路の発信信号と外部回路のクロッ
ク信号の両者に対応する。 【構成】ＣＭＯＳインバータ回路１の各ＭＯＳトランジ
スタ２，３のゲート端子を分離して、それぞれ独立した
第１、第２の外部端子Ａ，Ｂに接続している。また、Ｃ
ＭＯＳインバータ回路１の出力端子を内部回路に接続す
るとともに第３の外部端子Ｃに接続している。そして、
水晶発振回路の発振信号を内部回路に入力する場合に
は、第１、第２の外部端子Ａ，Ｂを互いに接続し、その
互いに接続した共通外部端子Ａ，Ｂと第３の外部端子Ｃ
との間に水晶発振回路を接続する。一方、クロック信号
を前記内部回路に入力する場合には、第１、第２の外部
端子Ａ，Ｂは、それぞれ対応するＭＯＳトランジスタを
オフ状態にさせるオフ電源ＶDD，ＶSSにそれぞれ接続し
て、第３の外部端子Ｃにクロック信号を入力する。
によって、水晶発振回路の発信信号と外部回路のクロッ
ク信号の両者に対応する。 【構成】ＣＭＯＳインバータ回路１の各ＭＯＳトランジ
スタ２，３のゲート端子を分離して、それぞれ独立した
第１、第２の外部端子Ａ，Ｂに接続している。また、Ｃ
ＭＯＳインバータ回路１の出力端子を内部回路に接続す
るとともに第３の外部端子Ｃに接続している。そして、
水晶発振回路の発振信号を内部回路に入力する場合に
は、第１、第２の外部端子Ａ，Ｂを互いに接続し、その
互いに接続した共通外部端子Ａ，Ｂと第３の外部端子Ｃ
との間に水晶発振回路を接続する。一方、クロック信号
を前記内部回路に入力する場合には、第１、第２の外部
端子Ａ，Ｂは、それぞれ対応するＭＯＳトランジスタを
オフ状態にさせるオフ電源ＶDD，ＶSSにそれぞれ接続し
て、第３の外部端子Ｃにクロック信号を入力する。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳインバータ回路
で構成したＣＭＯＳ水晶発振回路用増幅回路及びその使
用方法に関するものである。
で構成したＣＭＯＳ水晶発振回路用増幅回路及びその使
用方法に関するものである。
【０００２】近年、半導体集積回路装置に設けられたＣ
ＭＯＳ水晶発振回路用増幅回路において、水晶発振回路
の発信信号を入力せずに、外部回路から直接クロック信
号を入力して使用することが考えられている。従って、
水晶発振回路の発信信号と外部回路のクロック信号の両
者に対応できるＣＭＯＳ水晶発振回路用増幅回路が要求
されている。
ＭＯＳ水晶発振回路用増幅回路において、水晶発振回路
の発信信号を入力せずに、外部回路から直接クロック信
号を入力して使用することが考えられている。従って、
水晶発振回路の発信信号と外部回路のクロック信号の両
者に対応できるＣＭＯＳ水晶発振回路用増幅回路が要求
されている。
【０００３】
【従来の技術】従来、半導体集積回路装置に設けられた
ＣＭＯＳ水晶発振回路用増幅回路３５は、図３に示すよ
うに、半導体チップ３０上において、ＰチャネルＭＯＳ
トランジスタ３１とＮチャネルＭＯＳトランジスタ３２
とからなるＣＭＯＳ構造のインバータ回路３３によって
構成されている。
ＣＭＯＳ水晶発振回路用増幅回路３５は、図３に示すよ
うに、半導体チップ３０上において、ＰチャネルＭＯＳ
トランジスタ３１とＮチャネルＭＯＳトランジスタ３２
とからなるＣＭＯＳ構造のインバータ回路３３によって
構成されている。
【０００４】すなわち、ＭＯＳトランジスタ３１，３２
の両ゲート端子をアルミ配線で結線し、その結線したア
ルミ配線を外部端子Ａに接続されたパッドに接続してい
る。また、互いにアルミ配線で結線したＭＯＳトランジ
スタ３１，３２の両ドレイン端子を、アルミ配線にて外
部端子Ｃに接続されたパッドに接続するとともに、バッ
ファ回路３４を介して内部回路に接続している。そし
て、両外部端子Ａ，Ｃをそれぞれ水晶発振回路３６の出
力端子Ｄ，Ｅに接続すると、水晶発振回路３６から出力
される発振信号はインバータ回路３３で増幅され、バッ
ファ回路３４を介して内部回路に出力される。
の両ゲート端子をアルミ配線で結線し、その結線したア
ルミ配線を外部端子Ａに接続されたパッドに接続してい
る。また、互いにアルミ配線で結線したＭＯＳトランジ
スタ３１，３２の両ドレイン端子を、アルミ配線にて外
部端子Ｃに接続されたパッドに接続するとともに、バッ
ファ回路３４を介して内部回路に接続している。そし
て、両外部端子Ａ，Ｃをそれぞれ水晶発振回路３６の出
力端子Ｄ，Ｅに接続すると、水晶発振回路３６から出力
される発振信号はインバータ回路３３で増幅され、バッ
ファ回路３４を介して内部回路に出力される。
【０００５】
【発明が解決しようとする課題】ところで、内部回路の
試験動作等においては、水晶発振回路３６の発信信号の
代わりに、外部回路（図示略）から出力されるクロック
信号を直接内部回路に入力したい場合がある。
試験動作等においては、水晶発振回路３６の発信信号の
代わりに、外部回路（図示略）から出力されるクロック
信号を直接内部回路に入力したい場合がある。
【０００６】この場合、外部端子Ｃを浮かして、外部回
路から出力されるクロック信号を外部端子Ａから入力す
ることが考えられる。しかしながら、ＭＯＳトランジス
タ３１，３２の両ドレイン端子から外部端子Ｃに至る配
線容量およびインピーダンスのために、クロック信号が
バッファ回路３４に入力される時点では、クロック信号
波形が鈍るとともに遅延してしまう。従って、高周波数
のクロック信号を用いることができないという問題があ
る。
路から出力されるクロック信号を外部端子Ａから入力す
ることが考えられる。しかしながら、ＭＯＳトランジス
タ３１，３２の両ドレイン端子から外部端子Ｃに至る配
線容量およびインピーダンスのために、クロック信号が
バッファ回路３４に入力される時点では、クロック信号
波形が鈍るとともに遅延してしまう。従って、高周波数
のクロック信号を用いることができないという問題があ
る。
【０００７】また、反対に外部端子Ａを浮かして、クロ
ック信号を外部端子Ｃから入力した場合、インバータ回
路３３に貫通電流が流れるおそれがある。つまり、外部
端子Ａを浮かすと、ＭＯＳトランジスタ３１，３２の両
ゲート端子はフローティング状態になり、半導体チップ
およびＭＯＳトランジスタ３１，３２の両ゲート端子の
電位状態のいかんによっては、ＭＯＳトランジスタ３
１，３２がともにオンして貫通電流が流れることにな
る。
ック信号を外部端子Ｃから入力した場合、インバータ回
路３３に貫通電流が流れるおそれがある。つまり、外部
端子Ａを浮かすと、ＭＯＳトランジスタ３１，３２の両
ゲート端子はフローティング状態になり、半導体チップ
およびＭＯＳトランジスタ３１，３２の両ゲート端子の
電位状態のいかんによっては、ＭＯＳトランジスタ３
１，３２がともにオンして貫通電流が流れることにな
る。
【０００８】ここで、外部端子Ａを高電位側電源ＶDDま
たは低電位側電源ＶSSのいずれか一方に接続して貫通電
流を防止することが考えられる。しかしながら、外部端
子Ａを電源ＶDDに接続してＰチャネルＭＯＳトランジス
タ３１をオフさせＮチャネルＭＯＳトランジスタ３２を
オンさせた場合は、外部端子ＣにＨレベルの信号を入力
しようとするとＭＯＳトランジスタ３２を介して外部端
子Ｃから電源ＶSSに電流が流れてしまう。反対に、外部
端子Ａを電源ＶSSに接続してＰチャネルＭＯＳトランジ
スタ３１をオンさせＮチャネルＭＯＳトランジスタ３２
をオフさせた場合は、外部端子ＣにＬレベルの信号を入
力しようとするとＭＯＳトランジスタ３１を介して電源
ＶDDから外部端子Ｃに電流が流れてしまう。
たは低電位側電源ＶSSのいずれか一方に接続して貫通電
流を防止することが考えられる。しかしながら、外部端
子Ａを電源ＶDDに接続してＰチャネルＭＯＳトランジス
タ３１をオフさせＮチャネルＭＯＳトランジスタ３２を
オンさせた場合は、外部端子ＣにＨレベルの信号を入力
しようとするとＭＯＳトランジスタ３２を介して外部端
子Ｃから電源ＶSSに電流が流れてしまう。反対に、外部
端子Ａを電源ＶSSに接続してＰチャネルＭＯＳトランジ
スタ３１をオンさせＮチャネルＭＯＳトランジスタ３２
をオフさせた場合は、外部端子ＣにＬレベルの信号を入
力しようとするとＭＯＳトランジスタ３１を介して電源
ＶDDから外部端子Ｃに電流が流れてしまう。
【０００９】そこで、外部端子Ａにクロック信号を入力
するとともに、外部端子Ｂには外部端子Ａに入力したク
ロック信号の位相を反転した信号を入力することが考え
られる。この方法では、上記の問題を解消することがで
きる反面、外部回路においては、それぞれ位相が反転し
た２つのクロック信号を出力しなければならず、外部回
路の構成が複雑になるという欠点がある。
するとともに、外部端子Ｂには外部端子Ａに入力したク
ロック信号の位相を反転した信号を入力することが考え
られる。この方法では、上記の問題を解消することがで
きる反面、外部回路においては、それぞれ位相が反転し
た２つのクロック信号を出力しなければならず、外部回
路の構成が複雑になるという欠点がある。
【００１０】ところで、図４に示すように、Ｐチャネル
ＭＯＳトランジスタ４１とＮチャネルＭＯＳトランジス
タ４２とからなるＣＭＯＳ構造のインバータ回路４３、
ＰチャネルＭＯＳトランジスタ４４とＮチャネルＭＯＳ
トランジスタ４５とからなるＣＭＯＳ構造のインバータ
回路４６、ＰチャネルＭＯＳトランジスタ４７とＮチャ
ネルＭＯＳトランジスタ４８とからなるパストランジス
タ４９から構成されるＣＭＯＳ水晶発振回路用増幅回路
５０が考えられる。
ＭＯＳトランジスタ４１とＮチャネルＭＯＳトランジス
タ４２とからなるＣＭＯＳ構造のインバータ回路４３、
ＰチャネルＭＯＳトランジスタ４４とＮチャネルＭＯＳ
トランジスタ４５とからなるＣＭＯＳ構造のインバータ
回路４６、ＰチャネルＭＯＳトランジスタ４７とＮチャ
ネルＭＯＳトランジスタ４８とからなるパストランジス
タ４９から構成されるＣＭＯＳ水晶発振回路用増幅回路
５０が考えられる。
【００１１】このＣＭＯＳ水晶発振回路用増幅回路５０
の外部端子Ａ，Ｃをそれぞれ、図３に示す水晶発振回路
３６の出力端子Ｄ，Ｅに接続するとともに、外部端子Ｂ
を電源ＶSSに接続すると、パストランジスタ４９はオン
して、水晶発振回路３６から出力される発振信号はイン
バータ回路４３で増幅され、バッファ回路３４を介して
内部回路に出力される。
の外部端子Ａ，Ｃをそれぞれ、図３に示す水晶発振回路
３６の出力端子Ｄ，Ｅに接続するとともに、外部端子Ｂ
を電源ＶSSに接続すると、パストランジスタ４９はオン
して、水晶発振回路３６から出力される発振信号はイン
バータ回路４３で増幅され、バッファ回路３４を介して
内部回路に出力される。
【００１２】一方、外部端子Ｂを電源ＶDDに接続すると
ともに、外部端子Ａを電源ＶDD，ＶSSのいずれかに接続
して、外部端子Ｃに外部回路（図示略）からクロック信
号を入力すると、パストランジスタ４９はオフして、ク
ロック信号はバッファ回路３４を介して内部回路に入力
される。
ともに、外部端子Ａを電源ＶDD，ＶSSのいずれかに接続
して、外部端子Ｃに外部回路（図示略）からクロック信
号を入力すると、パストランジスタ４９はオフして、ク
ロック信号はバッファ回路３４を介して内部回路に入力
される。
【００１３】さらに、図５に示すように、ＰチャネルＭ
ＯＳトランジスタ６１とＮチャネルＭＯＳトランジスタ
６２とからなるＣＭＯＳ構造のインバータ回路６３、Ｐ
チャネルＭＯＳトランジスタ６４とＮチャネルＭＯＳト
ランジスタ６５とＰチャネルＭＯＳトランジスタ６７と
ＮチャネルＭＯＳトランジスタ６８とＮチャネルＭＯＳ
トランジスタ６９とＰチャネルＭＯＳトランジスタ７１
とＰチャネルＭＯＳトランジスタ７２とＮチャネルＭＯ
Ｓトランジスタ７３とＰチャネルＭＯＳトランジスタ７
５とＮチャネルＭＯＳトランジスタ７６とからなる３ス
テートバッファから構成されるＣＭＯＳ水晶発振回路用
増幅回路７８が考えられる。
ＯＳトランジスタ６１とＮチャネルＭＯＳトランジスタ
６２とからなるＣＭＯＳ構造のインバータ回路６３、Ｐ
チャネルＭＯＳトランジスタ６４とＮチャネルＭＯＳト
ランジスタ６５とＰチャネルＭＯＳトランジスタ６７と
ＮチャネルＭＯＳトランジスタ６８とＮチャネルＭＯＳ
トランジスタ６９とＰチャネルＭＯＳトランジスタ７１
とＰチャネルＭＯＳトランジスタ７２とＮチャネルＭＯ
Ｓトランジスタ７３とＰチャネルＭＯＳトランジスタ７
５とＮチャネルＭＯＳトランジスタ７６とからなる３ス
テートバッファから構成されるＣＭＯＳ水晶発振回路用
増幅回路７８が考えられる。
【００１４】このＣＭＯＳ水晶発振回路用増幅回路７８
の外部端子Ａ，Ｃをそれぞれ、図３に示す水晶発振回路
３６の出力端子Ｄ，Ｅに接続するとともに、外部端子Ｂ
を電源ＶSSに接続すると、ＭＯＳトランジスタ６８，７
２はオンし、ＭＯＳトランジスタ７１，７３はオフす
る。従って、ＭＯＳトランジスタ７５，７６の両ゲート
は接続される。これにより、水晶発振回路３６から出力
される発振信号はインバータ回路６３と３ステートバッ
ファとで増幅され、バッファ回路３４を介して内部回路
に出力される。
の外部端子Ａ，Ｃをそれぞれ、図３に示す水晶発振回路
３６の出力端子Ｄ，Ｅに接続するとともに、外部端子Ｂ
を電源ＶSSに接続すると、ＭＯＳトランジスタ６８，７
２はオンし、ＭＯＳトランジスタ７１，７３はオフす
る。従って、ＭＯＳトランジスタ７５，７６の両ゲート
は接続される。これにより、水晶発振回路３６から出力
される発振信号はインバータ回路６３と３ステートバッ
ファとで増幅され、バッファ回路３４を介して内部回路
に出力される。
【００１５】一方、外部端子Ｂを電源ＶDDに接続すると
ともに、外部端子Ａを電源ＶDD，ＶSSのいずれかに接続
して、外部端子Ｃに外部回路（図示略）からクロック信
号を入力すると、ＭＯＳトランジスタ７１，７３はオン
し、ＭＯＳトランジスタ６８，７２，７５，７６はオフ
する。従って、クロック信号はバッファ回路３４を介し
て内部回路に入力される。
ともに、外部端子Ａを電源ＶDD，ＶSSのいずれかに接続
して、外部端子Ｃに外部回路（図示略）からクロック信
号を入力すると、ＭＯＳトランジスタ７１，７３はオン
し、ＭＯＳトランジスタ６８，７２，７５，７６はオフ
する。従って、クロック信号はバッファ回路３４を介し
て内部回路に入力される。
【００１６】これらのＣＭＯＳ水晶発振回路用増幅回路
５０，７８でも、前記の問題を解消することができる
が、素子数が増加するという欠点がある。また、特開平
２−１０７００８号公報に示されるように、クロックド
インバータ回路を用いて、インバータ回路の貫通電流を
防止するとともに、発信動作を任意にオン／オフするこ
とができるＣＭＯＳ水晶発振回路がある。しかしなが
ら、図３に示す回路に比べるとまだ素子数が多く、半導
体集積回路の高集積化を図るうえで問題となる。
５０，７８でも、前記の問題を解消することができる
が、素子数が増加するという欠点がある。また、特開平
２−１０７００８号公報に示されるように、クロックド
インバータ回路を用いて、インバータ回路の貫通電流を
防止するとともに、発信動作を任意にオン／オフするこ
とができるＣＭＯＳ水晶発振回路がある。しかしなが
ら、図３に示す回路に比べるとまだ素子数が多く、半導
体集積回路の高集積化を図るうえで問題となる。
【００１７】本発明は上記問題点を解決するためになさ
れたものであって、簡単な構成によって素子数を増加さ
せることなく、水晶発振回路の発信信号と外部回路のク
ロック信号の両者に対応できるＣＭＯＳ水晶発振回路用
増幅回路を提供することにある。
れたものであって、簡単な構成によって素子数を増加さ
せることなく、水晶発振回路の発信信号と外部回路のク
ロック信号の両者に対応できるＣＭＯＳ水晶発振回路用
増幅回路を提供することにある。
【００１８】
【課題を解決するための手段】図１は本発明の原理説明
図である。ＣＭＯＳ水晶発振回路用増幅回路は、ＣＭＯ
Ｓインバータ回路１より構成されている。
図である。ＣＭＯＳ水晶発振回路用増幅回路は、ＣＭＯ
Ｓインバータ回路１より構成されている。
【００１９】そのＣＭＯＳインバータ回路１の各ＭＯＳ
トランジスタ２，３のゲート端子を分離して、それぞれ
独立した第１、第２の外部端子Ａ，Ｂに接続している。
また、ＣＭＯＳインバータ回路１の出力端子を内部回路
に接続するとともに第３の外部端子Ｃに接続している。
トランジスタ２，３のゲート端子を分離して、それぞれ
独立した第１、第２の外部端子Ａ，Ｂに接続している。
また、ＣＭＯＳインバータ回路１の出力端子を内部回路
に接続するとともに第３の外部端子Ｃに接続している。
【００２０】そして、水晶発振回路の発振信号を内部回
路に入力する場合には、第１、第２の外部端子Ａ，Ｂを
互いに接続し、その互いに接続した共通外部端子Ａ，Ｂ
と第３の外部端子Ｃとの間に水晶発振回路を接続する。
路に入力する場合には、第１、第２の外部端子Ａ，Ｂを
互いに接続し、その互いに接続した共通外部端子Ａ，Ｂ
と第３の外部端子Ｃとの間に水晶発振回路を接続する。
【００２１】一方、クロック信号を前記内部回路に入力
する場合には、第１、第２の外部端子Ａ，Ｂは、それぞ
れ対応するＭＯＳトランジスタをオフ状態にさせるオフ
電源ＶDD，ＶSSにそれぞれ接続して、第３の外部端子Ｃ
にクロック信号を入力する。
する場合には、第１、第２の外部端子Ａ，Ｂは、それぞ
れ対応するＭＯＳトランジスタをオフ状態にさせるオフ
電源ＶDD，ＶSSにそれぞれ接続して、第３の外部端子Ｃ
にクロック信号を入力する。
【００２２】
【作用】クロック信号を前記内部回路に入力する場合に
は、ＭＯＳトランジスタ２，３はともにオフしてＭＯＳ
トランジスタ２，３の両ドレインはハイインピーダンス
状態になる。従って、ＭＯＳトランジスタ２，３がとも
にオフすることから、ＣＭＯＳインバータ回路１に貫通
電流が流れることはない。また、ＭＯＳトランジスタ
２，３の両ドレインはハイインピーダンス状態になるこ
とから、クロック信号はＣＭＯＳインバータ回路１に影
響されることなく内部回路に入力される。
は、ＭＯＳトランジスタ２，３はともにオフしてＭＯＳ
トランジスタ２，３の両ドレインはハイインピーダンス
状態になる。従って、ＭＯＳトランジスタ２，３がとも
にオフすることから、ＣＭＯＳインバータ回路１に貫通
電流が流れることはない。また、ＭＯＳトランジスタ
２，３の両ドレインはハイインピーダンス状態になるこ
とから、クロック信号はＣＭＯＳインバータ回路１に影
響されることなく内部回路に入力される。
【００２３】
【実施例】以下、本発明を具体化した一実施例を図２に
従って説明する。尚、本実施例のＣＭＯＳ水晶発振回路
用増幅回路１０において、図３に示す従来例と異なって
いるのは、ＣＭＯＳ構造のインバータ回路３３の各ＭＯ
Ｓトランジスタ３１，３２のゲート端子を分離してそれ
ぞれ独立した外部端子Ａ，Ｂに接続したことのみである
ので、同様な構成については符号を同じにして詳細な説
明を省略する。
従って説明する。尚、本実施例のＣＭＯＳ水晶発振回路
用増幅回路１０において、図３に示す従来例と異なって
いるのは、ＣＭＯＳ構造のインバータ回路３３の各ＭＯ
Ｓトランジスタ３１，３２のゲート端子を分離してそれ
ぞれ独立した外部端子Ａ，Ｂに接続したことのみである
ので、同様な構成については符号を同じにして詳細な説
明を省略する。
【００２４】このＣＭＯＳ水晶発振回路用増幅回路１０
の外部端子Ａ，Ｂをともに水晶発振回路３６の出力端子
Ｄに接続し、外部端子Ｃを出力端子Ｅに接続すると、従
来例と同じ構成となり、水晶発振回路３６から出力され
る発振信号はインバータ回路３３で増幅され、バッファ
回路３４を介して内部回路に出力される。
の外部端子Ａ，Ｂをともに水晶発振回路３６の出力端子
Ｄに接続し、外部端子Ｃを出力端子Ｅに接続すると、従
来例と同じ構成となり、水晶発振回路３６から出力され
る発振信号はインバータ回路３３で増幅され、バッファ
回路３４を介して内部回路に出力される。
【００２５】一方、外部端子Ａを電源ＶDDに接続すると
ともに外部端子Ｂを電源ＶSSに接続し、外部端子Ｃに外
部回路（図示略）からクロック信号を入力すると、ＭＯ
Ｓトランジスタ３１，３２はともにオフしてＭＯＳトラ
ンジスタ３１，３２の両ドレインはハイインピーダンス
状態になる。従って、ＭＯＳトランジスタ３１，３２が
ともにオフすることから、インバータ回路３３に貫通電
流が流れることはない。また、ＭＯＳトランジスタ３
１，３２の両ドレインはハイインピーダンス状態になる
ことから、クロック信号はインバータ回路３３に影響さ
れることなくバッファ回路３４を介して内部回路に入力
される。
ともに外部端子Ｂを電源ＶSSに接続し、外部端子Ｃに外
部回路（図示略）からクロック信号を入力すると、ＭＯ
Ｓトランジスタ３１，３２はともにオフしてＭＯＳトラ
ンジスタ３１，３２の両ドレインはハイインピーダンス
状態になる。従って、ＭＯＳトランジスタ３１，３２が
ともにオフすることから、インバータ回路３３に貫通電
流が流れることはない。また、ＭＯＳトランジスタ３
１，３２の両ドレインはハイインピーダンス状態になる
ことから、クロック信号はインバータ回路３３に影響さ
れることなくバッファ回路３４を介して内部回路に入力
される。
【００２６】上記のように本実施例においては、素子数
を増加させることなく水晶発振回路の発信信号と外部回
路のクロック信号の両者に対応することができる。尚、
本発明は上記実施例に限定されることなく、例えば、半
導体チップ３０内において半導体スイッチ等を用いるこ
とにより、ＭＯＳトランジスタ３１，３２の各ゲート端
子を電源ＶDD，ＶSSにそれぞれ接続するようにして実施
してもよい。
を増加させることなく水晶発振回路の発信信号と外部回
路のクロック信号の両者に対応することができる。尚、
本発明は上記実施例に限定されることなく、例えば、半
導体チップ３０内において半導体スイッチ等を用いるこ
とにより、ＭＯＳトランジスタ３１，３２の各ゲート端
子を電源ＶDD，ＶSSにそれぞれ接続するようにして実施
してもよい。
【００２７】
【発明の効果】以上詳述したように本発明によれば、簡
単な構成のＣＭＯＳ水晶発振回路用増幅回路によって、
水晶発振回路の発信信号と外部回路のクロック信号の両
者に対応できる優れた効果がある。
単な構成のＣＭＯＳ水晶発振回路用増幅回路によって、
水晶発振回路の発信信号と外部回路のクロック信号の両
者に対応できる優れた効果がある。
【図１】本発明の原理図である。
【図２】本発明を具体化した一実施例のＣＭＯＳ水晶発
振回路用増幅回路を示す回路図である。
振回路用増幅回路を示す回路図である。
【図３】従来例のＣＭＯＳ水晶発振回路用増幅回路を示
す回路図である。
す回路図である。
【図４】従来例のＣＭＯＳ水晶発振回路用増幅回路を示
す回路図である。
す回路図である。
【図５】従来例のＣＭＯＳ水晶発振回路用増幅回路を示
す回路図である。
す回路図である。
１ ＣＭＯＳインバータ回路 ２，３ ＭＯＳトランジスタ Ａ 第１の外部端子 Ｂ 第２の外部端子 Ｃ 第３の外部端子 ＶDD，ＶSS オフ電源
Claims (2)
- 【請求項１】 ＣＭＯＳインバータ回路（１）より構成
されたＣＭＯＳ水晶発振回路用増幅回路において、ＣＭ
ＯＳインバータ回路（１）の各ＭＯＳトランジスタ
（２，３）のゲート端子を分離してそれぞれ独立した第
１、第２の外部端子（Ａ，Ｂ）に接続し、ＣＭＯＳイン
バータ回路（１）の出力端子を内部回路に接続するとと
もに第３の外部端子（Ｃ）に接続したことを特徴とする
ＣＭＯＳ水晶発振回路用増幅回路。 - 【請求項２】 ＣＭＯＳインバータ回路（１）の各ＭＯ
Ｓトランジスタ（２，３）のゲート端子を分離してそれ
ぞれ独立した第１、第２の外部端子（Ａ，Ｂ）に接続
し、ＣＭＯＳインバータ回路（１）の出力端子を内部回
路に接続するとともに第３の外部端子（Ｃ）に接続した
ＣＭＯＳ水晶発振回路用増幅回路において、 水晶発振回路の発振信号を内部回路に入力する場合に
は、第１、第２の外部端子（Ａ，Ｂ）を互いに接続し、
その互いに接続した共通外部端子（Ａ，Ｂ）と第３の外
部端子（Ｃ）との間に水晶発振回路を接続し、 クロック信号を前記内部回路に入力する場合には、第
１、第２の外部端子（Ａ，Ｂ）を、それぞれ対応するＭ
ＯＳトランジスタをオフ状態にさせるオフ電源（ＶDD，
ＶSS）にそれぞれ接続して、第３の外部端子（Ｃ）にク
ロック信号を入力するようにしたことを特徴とするＣＭ
ＯＳ水晶発振回路用増幅回路の使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295987A JPH05136630A (ja) | 1991-11-12 | 1991-11-12 | Ｃｍｏｓ水晶発振回路用増幅回路及びその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295987A JPH05136630A (ja) | 1991-11-12 | 1991-11-12 | Ｃｍｏｓ水晶発振回路用増幅回路及びその使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136630A true JPH05136630A (ja) | 1993-06-01 |
Family
ID=17827673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295987A Withdrawn JPH05136630A (ja) | 1991-11-12 | 1991-11-12 | Ｃｍｏｓ水晶発振回路用増幅回路及びその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097063A1 (ja) * | 2006-02-20 | 2007-08-30 | Niigata Seimitsu Co., Ltd. | 発振回路 |
-
1991
- 1991-11-12 JP JP3295987A patent/JPH05136630A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097063A1 (ja) * | 2006-02-20 | 2007-08-30 | Niigata Seimitsu Co., Ltd. | 発振回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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