JP4688846B2 - コンバータ装置 - Google Patents

Description

本発明は交流電力を直流電力に変換するコンバータ装置に関し、特に力率を改善する力率改善回路を有するコンバータ装置に関する。

従来の交流電力を直流電力に変換するＡＣ−ＤＣコンバータにおいて、力率を改善して高調波電流を低減する構成として、例えば特許文献１に示されるような高調波電流低減回路が使用されていた。

しかし、特許文献１のような高調波電流低減回路では、整流回路の出力電圧を抵抗分割した電圧を検出入力電圧として高調波電流低減回路に与える構成であったので、ＡＣ電源に重畳したノイズが高調波電流低減回路の動作に影響し、力率改善や高調波電流の低減に影響を及ぼしていた。

特開平9-252578号公報(第５欄〜第９欄、図１〜１０)

本発明は上記のような問題点を解消するためになされたもので、交流電源に重畳したノイズの影響を排除して、高調波を低減するとともに力率を改善した力率改善回路を有するコンバータ装置を提供することを目的とする。

本発明に係る請求項１記載のコンバータ装置は、交流電力を直流電力に変換するＡＤコンバータ部および前記ＡＤコンバータ部の力率を改善する力率改善部を備えたコンバータ装置であって、前記力率改善部は、前記ＡＤコンバータ部の交流電源波形をデジタル信号に変換して出力するフォトカプラと、前記デジタル信号に基づいて、前記交流電源波形に同期した全波整流波形データを作成する波形データ発生システムと、前記ＡＤコンバータ部における出力電圧と予め設定された設定電圧との電圧誤差に基づいた電圧誤差信号を基準電圧とし、前記基準電圧と前記全波整流波形データとの乗算を行って、前記ＡＤコンバータ部における入力電圧の波形に相似した目標電流値波形を出力するＤＡコンバータと、前記目標電流値波形と前記ＡＤコンバータ部に流れている前記電流の波形との比較を行って、両者の電流誤差を小さくするように前記ＡＤコンバータ部に流れる電流を制御する電流制御部とを備え、前記波形データ発生システムは、前記交流電源波形の１周期分の全波整流波形の源データがデジタルデータとして書き込まれた記憶装置と、前記フォトカプラから出力される前記デジタル信号を受けて、所定タイミングでアドレス信号を出力することで、前記記憶装置に書き込まれた前記デジタルデータを前記ＤＡコンバータに入力する時間の間隔を調整するアドレス生成回路と、を備え、前記アドレス生成回路は、前記交流電源波形の周期に同期するように前記時間の間隔を調整し、前記記憶装置は、前記アドレス生成回路から与えられる前記アドレス信号に対応して前記全波整流波形の源データを出力することで、前記交流電源波形に同期した前記全波整流波形データを前記ＤＡコンバータに与え、前記ＤＡコンバータは、デジタル値である前記全波整流波形データをアナログ値である前記基準電圧との乗算を行って、アナログ値である前記目標電流値波形に変換する。

本発明に係る請求項１記載のコンバータ装置は、ＤＡコンバータから、ＡＤコンバータ部における入力電圧の波形に相似した目標電流値波形を出力し、電流制御部において、目標電流値波形とＡＤコンバータ部に流れている電流の波形との比較を行って、両者の電流誤差を小さくするようにＡＤコンバータ部に流れる電流を制御するので、より高い力率改善効果を得ることができる。また、フォトカプラによりＡＤコンバータ部の交流電源波形をデジタル信号に変換し、波形データ発生システムにより当該デジタル信号に基づいて、交流電源波形に同期した全波整流波形データを作成し、当該全波整流波形データと電圧誤差信号とに基づいてＤＡコンバータで目標電流値波形を生成するので、目標電流値には交流電源に重畳したノイズが含まれず、高調波の低減効果が期待でき、より高い力率改善効果を得ることができる。

＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る実施の形態１として、図１にコンバータ装置１００の構成を示す。図１に示すようにコンバータ装置１００は、交流電源１から供給される交流電力を直流電力に変換して負荷７に与えるＡＤコンバータ部１０１と、力率改善回路１０３を有した力率改善部１０２とを備えている。

ＡＤコンバータ部１０１において、交流電源１から供給される交流電力は、まず全波整流ダイオードブリッジ２に与えられる。全波整流ダイオードブリッジ２は、ダイオードＤ１、Ｄ２、Ｄ３およびＤ４で構成され、そのカソード出力が第１出力線ＰＷに接続され、アノード出力が第２出力線ＧＤに接続されている。

出力線ＰＷには、全波整流ダイオードブリッジ２の側から順に、昇圧コイル３、転流ダイオード４が介挿され、転流ダイオード４のカソードが負荷７に接続されている。また、第２出力線ＧＤには抵抗Ｒ４が介挿され、負荷７に接続されている。なお、第２出力線ＧＤは、抵抗Ｒ４と全波整流ダイオードブリッジ２との間で接地されている。

そして、転流ダイオード４のアノードと抵抗Ｒ４の負荷７側の端部との間には、ＩＧＢＴ（insulated gate bipolar transistor）などのスイッチングデバイス５が接続され、転流ダイオード４のカソードと接地との間には直列に接続された抵抗Ｒ１およびＲ２が接続され、転流ダイオード４のカソードと、抵抗Ｒ１およびＲ２よりも負荷７側の第２出力線ＧＤとの間には平滑キャパシタ６が接続されている。

力率改善回路１０３は、電圧誤差増幅器８（電圧誤差信号生成部）、電流誤差増幅器１０、コンパレータ１１、三角波発振器１２、出力バッファ１３および直流電源ＰＳを主たる構成として有している。

なお、ＡＤコンバータ部１０１と力率改善回路１０３との間には電流誤差増幅器１０のゲイン設定を行うゲイン設定部Ｇ１および電圧誤差増幅器８のゲイン設定を行うゲイン設定部Ｇ２が電気的に接続されている。

また、力率改善部１０２には、交流電源１の出力を検出するためのフォトカプラ１４およびマイクロコンピュータ１５（波形データ発生システム）を有し、フォトカプラ１４の出力Ｖｐは、マイクロコンピュータ１５のＭＣＵ（Micro controller Unit）に与えられ、マイクロコンピュータ１５内のＤＡコンバータ１７からは、コンバータ出力ＤＡＯが力率改善回路１０３に与えられ、力率改善回路１０３からは、基準電圧ＶＲＥＦがＤＡコンバータ１７に与えられる構成となっている。なお、マイクロコンピュータ１５には基準クロック信号源１６が接続されている。

力率改善回路１０３において、電流誤差増幅器１０の出力はコンパレータ１１のプラス入力に接続され、コンパレータ１１のマイナス入力には、三角波発振器１２の出力が与えられる。そしてコンパレータ１１の出力が、スイッチングデバイス５の制御端子に与えられる構成となっている。なお、電流誤差増幅器１０のプラス入力には、マイクロコンピュータ１５内のＤＡコンバータ１７からコンバータ出力ＤＡＯが与えられる構成になっている。

そして、ゲイン設定部Ｇ１は、ＡＤコンバータ部１０１の抵抗Ｒ４の負荷７側の端部に第１端部が接続され、第２端部が電流誤差増幅器１０のマイナス入力に接続された抵抗Ｒ６と、抵抗Ｒ６の第２端部と電流誤差増幅器１０の出力との間に直列に接続された抵抗Ｒ７およびキャパシタＣ１と、抵抗Ｒ６の第２端部と電流誤差増幅器１０の出力との間に接続されたキャパシタＣ２とを有している。

また、電圧誤差増幅器８のプラス入力には、直流電源ＰＳから正電圧が与えられ、電圧誤差増幅器８の出力は基準電圧ＶＲＥＦとしてマイクロコンピュータ１５内のＤＡコンバータ１７に与えられる構成となっている。

ゲイン設定部Ｇ２は、ＡＤコンバータ部１０１の抵抗Ｒ１とＲ２との接続ノードに第１端部が接続され、第２端部が電圧誤差増幅器８のマイナス入力に接続された抵抗Ｒ８と、抵抗Ｒ８の第２端部と電圧誤差増幅器８の出力との間に接続された抵抗Ｒ９とを有している。

＜Ａ−２．動作＞
次に、図１を参照しつつ図２〜図５を用いてコンバータ装置１００の動作について説明する。

ＡＤコンバータ部１０１は、スイッチングデバイス５のオン／オフ動作により昇圧コイル３に磁界エネルギーを励起することで電圧を高める昇圧型のＡＣ−ＤＣコンバータである。

すなわち、スイッチングデバイス５をオンすると、昇圧コイル３からスイッチングデバイス５に電流が流れ、電磁エネルギーを昇圧コイル３に蓄積する。このとき、転流ダイオード４は導通せず、負荷７には平滑キャパシタ６から電流が供給される。

一方、スイッチングデバイス５をオフにすると、昇圧コイル３に流れていた電流が急に消えるため、昇圧コイル３の両端に逆起電力が発生し、転流ダイオード４のアノード側の電圧がカソード側の電圧、すなわち平滑キャパシタ６の電圧よりも高くなるので転流ダイオード４が導通し、平滑キャパシタ６を充電するとともに、負荷７にも電流を供給する。

このように、ＡＤコンバータ部１０１は昇圧コイル３に流す電流をオン／オフすることで、入力電圧よりも高い電圧を発生させることができる。なお、スイッチングデバイス５をオン／オフさせるだけでは出力電圧Ｖｏが上昇し続けるので、所定の電圧値を保つように電圧誤差増幅器８を用いてフィードバックをかけている。

電圧誤差増幅器８は、抵抗Ｒ４およびＲ５で抵抗分割した電圧を入力電圧とする反転増幅器であり、設定電圧と実際の出力電圧Ｖｏとの誤差を反転増幅する。すなわち、負荷７が軽くなり出力電圧Ｖｏが設定電圧より上昇しようとする場合には、電圧誤差増幅器８の出力が下がるように動作し、負荷７が重くなり出力電圧Ｖｏが設定電圧より低下しようとする場合には、電圧誤差増幅器８の出力が上がるように動作する。

＜Ａ−２−１．力率の改善効果＞
次に、電流誤差増幅器１０の動作について説明する前に、力率の改善の仕組みについて図２を用いて説明する。

入力が交流電力である電気回路において、電流と電圧の位相差をθとすれば、当該電気回路に入力される電力Ｐは、Ｐ＝Ｖ・Ｉ・ｃｏｓθで与えられ、比例定数であるｃｏｓθを力率と称する。電気回路が要求する電力Ｐが一定である場合、電源電圧Ｖは一定であるので力率（ｃｏｓθ）が大きいほど（１に近いほど）電流Ｉのピーク値は小さくて済む。

そして、ＡＣ−ＤＣコンバータのようなキャパシタ入力型の電気回路においては、回路に流れる電流の波形は、ピーク値が実効値の５〜１０倍にも達する突出波形となる。ここで、図２に示すように商用電源である交流電源１の電源電圧Ｖａｃには高調波成分を多数含んでおり、この高調波成分は全波整流された入力電圧Ｖｉの波形にも含まれ、ノイズの原因となる。

キャパシタ入力型の電気回路において力率を改善するには、回路に流れる電流と入力電圧との位相を揃え、かつピーク電流値を下げることが必要である。

従って、コンバータ装置１００においても、ＡＤコンバータ部１０１に流れる電流と入力電圧Ｖｉとの位相を揃えるために、電流波形が入力電圧波形に相似した正弦波になるように制御される。このために電流誤差増幅器１０が使用される。

電流誤差増幅器１０においては、目標電流値、すなわち入力電圧の波形に相似した目標電流値波形を与える電流値と実際に回路に流れている電流との誤差を求め、当該電流誤差に基づいてスイッチングデバイス５を制御する。

典型的なＡＣ−ＤＣコンバータの場合、電流誤差は全波整流波形の谷の部分で最も大きくなり、山の部分で最も小さくなる。

図２には、全波整流された電圧、すなわち入力電圧Ｖｉの波形と、電流誤差増幅器１０の出力電圧Ｖｓの波形とを並べて示している。なお、図２においては、電流誤差増幅器１０の出力波形に、三角波発振器１２の出力波形を重ねて示している。

図２において、電流誤差増幅器１０の出力波形（Ｖｓ）は、全波整流波形を反転したような波形となり、電流誤差は全波整流波形の谷の部分で最も大きくなり、山の部分で最も小さくなっていることがわかる。

従って、電流誤差が大きい期間はスイッチングデバイス５のオン期間を長くして回路に流れる電流を多くし、逆に電流誤差が小さい期間はスイッチングデバイス５のオン期間を短くすることで回路に流れる電流を少なくする。

より具体的には、電流誤差増幅器１０の出力と三角波発振器１２の出力とをコンパレータ１１に入力して両者のレベルを比較し、両者のレベルに差がある期間、すなわち電流誤差が小さい期間はコンパレータ１１の出力パルスの幅を狭くし、両者のレベルに差がない期間、すなわち電流誤差が大きい期間はコンパレータ１１の出力パルスの幅を広くして、スイッチングデバイス５をＰＷＭ（pulse width modulation）制御する。なお、電流誤差増幅器１０、コンパレータ１１、三角波発振器１２および出力バッファ１３は、スイッチングデバイス５を制御してＡＤコンバータ部１０１に流れる電流を制御するので、電流制御部と総称する場合がある。

以上の動作により、ＡＤコンバータ部１０１に流れる電流の波形と、入力電圧（Ｖｉ）の波形とが相似した正弦波となり、位相が揃って力率が向上する。

＜Ａ−２−２．高調波の低減効果＞
また、実際にＡＤコンバータ部１０１に流れている電流を、抵抗Ｒ４において発生する電圧として検出して電流誤差増幅器１０に与え、電流誤差増幅器１０においては、目標電流値としてＤＡコンバータ１７の出力電圧ＤＡＯとの比較を行うことで電流誤差を求めるようにしているので、高調波の低減効果が期待でき、より高い力率改善効果を得ることができる。

すなわち、図２に示すように、交流電源１が出力する電源電圧Ｖａｃには高調波成分を多数含んでおり、それを全波整流しただけでは、この高調波成分が全波整流された入力電圧Ｖｉの波形にも含まれている。しかし、電源電圧Ｖａｃをフォトカプラ１４に入力し、フォトカプラ１４からは交流電源１の周期に同期したデジタル信号Ｖｐを得るようにしているので、入力された交流信号に重畳する高調波成分、すなわちノイズがリジェクトされる。

フォトカプラ１４は発光ダイオードとフォトトランジスタなどの受光素子とを組み合わせたもので、電気信号を発光ダイオードで光信号に変換し、受光素子で受けて再び電気信号に戻す素子である。そして、発光ダイオードに交流信号が与えられると、交流信号の正信号、すなわちサイン波の山部分では電流が流れて発光するので、フォトトランジスタはＨｉｇｈレベルの電気信号を出力し、交流信号の負信号、すなわちサイン波の谷部分では電流が流れないので発光せず、フォトトランジスタはＬｏｗレベルの電気信号を出力する。

このため、入力された交流信号に重畳する高調波成分、すなわちノイズはリジェクトされ、フォトカプラ１４から出力されるデジタル信号Ｖｐには現れない。

そして、マイクロコンピュータ１５では、フォトカプラ１４から出力されるデジタル信号Ｖｐに同期するようにｎビットの全波整流波形データを作成し、内蔵されたＤＡコンバータ１７に出力する。

この動作を図３を用いて説明する。なお、簡単化のため８ビットの全波整流波形データを作成するものとする。図３に示すように全波整流波形において最下部のレベルを０、ピーク部のレベルを２５５とし、ある瞬間での振幅値を０〜２５５までの数で表現したデジタルデータの集まりが８ビットの全波整流波形となる。

このようなデジタルデータを順にＤＡコンバータ１７に入力すると、ＤＡコンバータ１７からはデジタル信号に応じたアナログ値が連続して出力され、アナログの全波整流波形が得られる。

なお、デジタルデータをＤＡコンバータ１７に入力する時間の間隔を調整することで全波整流波形の周期を調整できる。例えば、図３に示す全波整流波形データにおいては、１周期が４６個のデジタルデータで構成されているが、交流電源１の周期が６０Ｈｚの場合、１周期は１６．６ｍｓｅｃであるので、１６．６／４６＝０．３６１ｍｓｅｃ間隔でデジタルデータをＤＡコンバータ１７に入力すれば６０Ｈｚの全波整流波形が出力される。

また、ＤＡコンバータ１７においてデジタルデータをアナログ値に変換する際には、電圧誤差増幅器８から出力される電圧誤差信号Ｖｅを基準電圧ＶＲＥＦとして使用することで、目標電流値波形を得る。

すなわち、一般的にＤＡコンバータはデジタルデータをアナログデータに変換する機能を有しているが、これは、基準電圧（アナログ値）とデジタルデータとを乗算することでアナログデータを得るものである。

この動作について図４および図５を用いてさらに説明する。なお、簡単化のため２ビットのデジタルデータをアナログ値に変換するＤＡコンバータ９０を例に採る。図４に示すように、ＤＡコンバータ９０は、電圧の高い側から順に直列に接続された４つの抵抗Ｒ９１、Ｒ９２、Ｒ９３およびＲ９４によって基準電圧ＶＲＥＦを抵抗分割して出力する構成を有している。すなわち、抵抗Ｒ９１とＲ９２との接続ノードはスイッチＹ３を介してＤＡコンバータ９０の出力端子に接続可能に構成され、抵抗Ｒ９２とＲ９３との接続ノードはスイッチＹ２を介してＤＡコンバータ９０の出力端子に接続可能に構成され、抵抗Ｒ９３とＲ９４との接続ノードはスイッチＹ１を介してＤＡコンバータ９０の出力端子に接続可能に構成され、抵抗Ｒ９４と接地との接続ノードはスイッチＹ０を介してＤＡコンバータ９０の出力端子に接続可能に構成されている。このスイッチＹ０〜Ｙ３の何れ１つをオンすることで、当該スイッチに対応する基準電圧ＶＲＥＦの抵抗分割値がコンバータ出力ＤＡＯとして出力される。そして、スイッチＹ０〜Ｙ３のオン／オフ制御が、デジタルデータｂ０およびｂ１の組み合わせによってなされる。なお、デジタルデータｂ０およびｂ１は、デコーダＤＣに与えられてスイッチＹ０〜Ｙ３の制御信号に変換される。

図５は、デジタルデータｂ０およびｂ１の組み合わせに対するコンバータ出力ＤＡＯのアナログ値を示すテーブルである。図５に示すように、ｂ０およびｂ１がともに０である場合は（１０進数表記では０）、スイッチＹ０がオンしてコンバータ出力ＤＡＯは０Ｖとなる。また、ｂ０が１、ｂ１が０の場合は（１０進数表記では１）、スイッチＹ１がオンしてコンバータ出力ＤＡＯは（１／４）ＶＲＥＦとなる。また、ｂ０が０、ｂ１が１の場合は（１０進数表記では２）、スイッチＹ２がオンしてコンバータ出力ＤＡＯは（２／４）ＶＲＥＦとなる。また、ｂ０およびｂ１がともに１の場合は（１０進数表記では３）、スイッチＹ３がオンしてコンバータ出力ＤＡＯは（３／４）ＶＲＥＦとなる。

ここで、ＤＡコンバータ１７は目標電流値波形を得るためのものであるが、目標電流値波形は、その振幅が負荷７の変化に応じて変化するので、ＤＡコンバータ１７においては電圧誤差増幅器８の出力である電圧誤差信号Ｖｅを基準電圧ＶＲＥＦとして使用することで、正確な目標電流値波形を得る。

なお、図２において示すように、電圧誤差増幅器８の出力である電圧誤差信号Ｖｅは負荷７の変化に伴って時間とともに低下するように変化しており、電圧誤差信号Ｖｅを基準電圧ＶＲＥＦとして使用して得られた目標電流値波形、すなわちコンバータ出力電圧Ｖｍの波形も、そのピーク値が時間とともに低下する波形となっている。

なお、図２に示すようにコンバータ出力電圧Ｖｍの波形（目標電流値波形）には、入力電圧Ｖｉの波形に見られるような交流電源に重畳したノイズが現れないので高調波の低減効果が期待できる。

＜Ａ−３．効果＞
以上説明したように、コンバータ装置１００の力率改善部１０２においては、ＡＤコンバータ部１０１に流れている電流を、抵抗Ｒ４において発生する電圧として検出して電流誤差増幅器１０に与え、電流誤差増幅器１０においては、目標電流値としてＤＡコンバータ１７の出力電圧ＤＡＯとの比較を行うことで電流誤差を求めるようにしているので、より高い力率改善効果および高調波低減効果を得ることができる。

また、ＤＡコンバータ１７では、交流電源１が出力する電源電圧Ｖａｃをフォトカプラ１４に入力し、高調波成分をリジェクトしたデジタル信号Ｖｐに基づいて目標電流値波形を作成するので、目標電流値には交流電源に重畳したノイズが含まれず、高調波の低減効果が期待でき、より高い力率改善効果を得ることができる。

また、マイクロコンピュータ１５やＤＡコンバータ１７が力率改善回路１０３の外部に設けられているので、力率改善回路１０３を小型化できる。

また、マイクロコンピュータ１５に内蔵されたＤＡコンバータ１７を用いるので、コスト的に安価である。

＜Ａ−４．変形例１＞
以上説明したコンバータ装置１００の力率改善部１０２においては、マイクロコンピュータ１５に内蔵されたＤＡコンバータ１７において、基準電圧ＶＲＥＦを抵抗分割により動的に変化させて、デジタルデータと乗算することで目標電流値波形（アナログ値）を作成していた。しかし、先に説明したように、基準電圧ＶＲＥＦとして使用される電圧誤差増幅器８の出力である電圧誤差信号Ｖｅは、負荷７の変化に伴って時間とともに低下する場合があるので、基準電圧ＶＲＥＦが低下した場合でも正常にアナログ変換できる能力がＤＡコンバータ１７に要求される。

しかし、一般的に、マイクロコンピュータに内蔵されたＤＡコンバータは、基準電圧ＶＲＥＦが１．４Ｖ程度までしか動作しない場合が多い。

これは、ＤＡコンバータでは、基準電圧ＶＲＥＦを動的に変化させるための方式として、Ｒ−２Ｒラダー方式と称される回路を使用するが、マイクロコンピュータに内蔵されたＤＡコンバータでは、集積度を上げるため、スイッチ群を、ＰチャネルＭＯＳトランジスタだけで構成されたスイッチ群と、ＮチャネルＭＯＳトランジスタだけで構成されたスイッチ群とに分けているが、基準電圧ＶＲＥＦが１．４Ｖ程度になると、しきい値が高いＰチャネルＭＯＳトランジスタが正常にオンできなくなるためである。

そこで、図６に示すコンバータ装置１００Ａの力率改善部１０２Ａのように、フォトカプラ１４の出力を受けるマイクロコンピュータ１５Ａの外部にＤＡコンバータ１８を設け、マイクロコンピュータ１５Ａで、フォトカプラ１４から出力されるデジタル信号Ｖｐに同期して、ｎビットの全波整流波形データを作成し、外部のＤＡコンバータ１８に与える構成としても良い。

外付けのＤＡコンバータ１８であれば、集積度に対する限定が緩くなるので、基準電圧ＶＲＥＦが０Ｖでも動作可能な構造にでき、基準電圧ＶＲＥＦの低下に対する許容範囲を広げることができる。また、ＤＡコンバータを有さないマイクロコンピュータを使用でき、マイクロコンピュータの種類に依存せずに済むという利点もある。

＜Ａ−５．変形例２＞
以上説明した実施の形態１の変形例１のコンバータ装置１００Ａにおいては、マイクロコンピュータ１５Ａの外部に設けたＤＡコンバータ１８を用いて目標電流値波形を作成する構成を示したが、マイクロコンピュータ１５Ａの外部に設けるのであれば、図７に示すコンバータ装置１００Ｂの力率改善部１０２Ｂのように、力率改善回路１０３Ｂの内部にＤＡコンバータ１９を設けるようにしても良い。

力率改善回路１０３ＢはＩＣチップの形態を採っているので、ＤＡコンバータ１９を内蔵することでチップ面積は増大するが、外付けのＤＡコンバータが不要となるので、システムトータルでの部品点数を削減することができる。

＜Ｂ．実施の形態２＞
本発明に係る実施の形態２として、図８にコンバータ装置２００の構成を示す。
実施の形態１およびその変形例１、２においては、目標電流値波形の生成のために、外部にマイクロコンピュータを必要としたが、図８に示すコンバータ装置２００の力率改善部１０２Ｃにおいては、ＤＡコンバータ１９と、マイクロコンピュータに相当する波形データ発生システムを内蔵した力率改善回路１０３Ｃを備えている。なお、図１に示したコンバータ装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。

＜Ｂ−１．装置構成＞
すなわち、力率改善回路１０３Ｃ内には、フォトカプラ１４から出力されるデジタル信号Ｖｐを受けて、デジタルデータをＤＡコンバータ１９に入力する時間の間隔を調整することで全波整流波形の周期を調整するアドレス生成回路２１と、アドレス生成回路２１およびＤＡコンバータ１９に接続され、交流電源１の１周期分の全波整流波形の源データが予め書き込まれたＲＯＭ（read only memory）２０と、アドレス生成回路２１に基準クロック信号を与える発振回路２２とを内蔵している。なお、ＲＯＭ２０およびアドレス生成回路２１が上述した波形データ発生システムに対応する。

＜Ｂ−２．動作＞
以上のような構成を有する力率改善回路１０３Ｃにおいては、アドレス生成回路２１は、フォトカプラ１４から出力されるデジタル信号Ｖｐの立ち上がり信号に同期して、アドレス０をＲＯＭ２０に与える。そして、発振回路２２の発するクロック信号をカウントし、アドレス０を送ってから一定時間（例えば交流電源１の周期が６０Ｈｚの場合０．３６１ｍｓｅｃ）経過後にアドレス１を出力する。このアドレスは、例えば、ｍ＝６ビットであれば０〜６３まで指定できることになる。

ＲＯＭ２０には、例えばｎビットの正弦波の全波整流波形の源データが格納されており、アドレス生成回路２１から与えられるアドレスに対応してデジタルデータを出力することで交流電源１の周期に同期した全波整流波形データをＤＡコンバータ１９に与え、ＤＡコンバータ１９では、電圧誤差増幅器８から出力される電圧誤差信号Ｖｅを基準電圧ＶＲＥＦとして使用し、基準電圧ＶＲＥＦとＲＯＭ２０から与えられる全波整流波形データとを乗算することで目標電流値波形を得る。なお、ＤＡコンバータ１９の動作は、図１に示すＤＡコンバータ１７と同じである。

＜Ｂ−３．発振回路の構成例１＞
ここで、発振回路２２の具体的構成の一例について図９を用いて説明する。図９に示すように、アドレス生成回路２１は、アドレスカウンタ２１１と、分周回路２１２とを有し、分周回路２１２に発振回路２２から出力される基準クロック信号が与えられる。

発振回路２２は、直列に接続されたインバータＩＶ１およびＩＶ２を有し、インバータＩＶ１およびＩＶ２に並列に可変キャパシタＶＣ１が接続され、インバータＩＶ２に並列に可変抵抗ＶＲ１が接続されている。

ここで、インバータＩＶ２の入力部と、可変キャパシタＶＣ１および可変抵抗ＶＲ１との接続ノードをノードＰ１、インバータＩＶ２の出力部と可変抵抗ＶＲ１との接続ノードをノードＰ２、インバータＩＶ１の出力部と可変キャパシタＶＣ１との接続ノードをノードＰ３として、図１０を用いて発振回路２２の動作について説明する。

図１０においてはノードＰ１、Ｐ２およびＰ３での波形が示されている。ノードＰ３の電圧レベルがＬｏｗ（Ｌ）レベルである場合、ノードＰ２の電圧レベルがＨｉｇｈ（Ｈ）レベルであるので、可変抵抗ＶＲ１を介して可変キャパシタＶＣ１が充電される。そして、ノードＰ１の電圧レベルがインバータＩＶ１およびＩＶ２のしきい値（Ｖｔｈ）まで達すると、ノードＰ３の電圧レベルがＨレベルとなり、可変キャパシタＶＣ１が可変抵抗ＶＲ１を介して放電され、ノードＰ２の電圧レベルを高める。この結果、インバータＩＶ１およびＩＶ２のしきい値（Ｖｔｈ）と、可変キャパシタＶＣ１および可変抵抗ＶＲ１の時定数で決まる発振周波数の方形波、すなわち基準クロック信号がノードＰ３から出力される。

なお、発振回路２２で生成する基準クロック信号は、アドレス生成回路２１で必要とする周波数よりも高い周波数に設定されるが、アドレス生成回路２１で必要とされるのはキロヘルツ（ｋＨｚ）オーダーの周波数であるので、分周回路２１２で分周することで、利用しやすい周波数に変換できる。

一般に、ＩＣ内部の抵抗値や容量値は±３０％ばらつくので、ＩＣ内部に発振回路を設けると、出力されるクロック信号の周波数も同様にばらつくことになる。そこで、発振回路２２においては可変抵抗ＶＲ１および可変キャパシタＶＣ１を使用することで、抵抗値および容量値が所定の値になるようにトリミングできる構成となっている。これにより、クロック信号の周波数のばらつきを抑制し、目標電流値の周波数精度を確保することができる。

＜Ｂ−４．発振回路の構成例２＞
上述したように、ＩＣ内部に抵抗素子や容量素子を設けると、抵抗値や容量値がばらつきを有するので、発振回路を構成する抵抗素子や容量素子は、力率改善回路の外部に設けるようにしても良い。

図１１に示すコンバータ装置２００Ａの力率改善部１０２Ｄにおいては、力率改善回路１０３Ｄに内蔵された発振回路２６はインバータＩＶ１およびＩＶ２を有するものの、発振周波数を決める抵抗Ｒ１１およびキャパシタＣ１１は力率改善回路１０３Ｄの外部に設けられている。

このように、抵抗Ｒ１１およびキャパシタＣ１１を外付けとすることで、抵抗値や容量値がばらつくことがなくなり、トリミング工程なしに高い周波数精度を確保することができ、正確な目標電流値波形を生成することができる。

また、抵抗Ｒ１１およびキャパシタＣ１１を変更することが容易であるので、発振周波数を容易に変更できる。

＜Ｂ−５．効果＞
以上説明したように、コンバータ装置２００および２００Ａにおいては、力率改善回路１０３Ｃ内に、ＤＡコンバータ１９とマイクロコンピュータに相当する波形データ発生システムを内蔵するので、外部のマイクロコンピュータに接続する必要がなくなり、システムトータルでの部品点数を削減することができる。

また、基準クロック発生のための発振回路２２を力率改善回路１０３Ｃ内に内蔵しているので、水晶振動子やセラミック振動子などの高精度な基準クロック信号源を外部に設けることが不要となる。

＜Ｂ−６．変形例１＞
図８に示した力率改善回路１０３Ｃにおいては、周期信号の同期のために基準となる基準クロック信号を与える発振回路２２を内蔵した構成を示したが、図１２に示すコンバータ装置２００Ｂの力率改善部１０２Ｅのように、力率改善回路１０３Ｅにおいて、発振源とし電圧制御発振回路２３を使用し、その出力をＰＬＬ（phase locked loop）回路２４でロックすることで周波数精度を確保する構成としても良い。

ＰＬＬ回路２４は、目標周波数と出力周波数との誤差を検出し電圧として出力する回路であり、当該出力を電圧制御発振回路２３にフィードバックすることで、周波数精度を確保することができる。

例えば、電圧制御発振回路２３の出力周波数が目標周波数よりも高い場合、出力周波数を下げるような電圧信号を電圧制御発振回路２３に与え、逆に、電圧制御発振回路２３の出力周波数が目標周波数よりも低い場合は、出力周波数を上げるような電圧信号を電圧制御発振回路２３に与える。

このように、ＰＬＬ回路２４を用いて電圧制御発振回路２３の出力をロックすることで、トリミング工程なしに高い周波数精度を確保することができ、正確な目標電流値波形を生成することができる。

＜Ｂ−７．変形例２＞
図８に示した力率改善回路１０３Ｃにおいては、周期信号の同期のために基準となる基準クロック信号を与える発振回路２２を内蔵した構成を示したが、図１３に示すコンバータ装置２００Ｃの力率改善部１０２Ｆのように、力率改善回路１０３Ｆにおいて、外部の基準クロック信号源１６から基準クロック信号を得るようにしても良い。

すなわち、力率改善回路１０３Ｆにおいては、アドレス生成回路２１の分周回路２１２には、外部の基準クロック信号源１６から入力された基準クロック信号が与えられる。

これは、外部の基準クロック信号源１６から与えられるクロック信号の周波数がメガヘルツ（ＭＨｚ）オーダーであるのに対し、アドレス生成回路２１で必要とするのはキロヘルツ（ｋＨｚ）オーダーであるので、分周回路２１２で分周することで、利用しやすい周波数に変換するためである。

そして、アドレスカウンタ２１１では、フォトカプラ１４から出力されるデジタル信号Ｖｐがリセット端子（エッジトリガタイプ）に入力され、分周回路２１２で低い周波数に変換されたクロック信号を使用して、正弦波の全波整流波形の源データが書き込まれたＲＯＭ２０のアドレスを指定する。

このように、発振回路を内蔵せず、外部から高精度な基準クロック信号を受けることで、回路構成が簡単化されるとともに、目標電流値波形の周波数を高精度に設定することが可能となる。

＜Ｃ．実施の形態３＞
図１２を用いて説明したコンバータ装置２００Ｂにおいては、ＰＬＬ回路２４を用いて電圧制御発振回路２３の出力をロックする構成を示したが、当該構成ではフィードバック制御を行うので、周波数が安定するまでの期間（ロックインタイム）が必要であるとともに、発振の安定性を高めるための設計が複雑になる。

そこで、本発明に係る実施の形態３として、フィードバック制御を行わずに目標電流値の高い周波数精度を確保することが可能なコンバータ装置３００の構成を図１４に示す。なお、図９に示したコンバータ装置２００と同一の構成については同一の符号を付し、重複する説明は省略する。

＜Ｃ−１．装置構成＞
図１４に示すようにコンバータ装置３００の力率改善部１０２Ｇにおいては、力率改善回路１０３Ｇに、アドレスカウンタ３１１、タイマー用カウンタ３１２、周期レジスタ３１３、除算回路３１４、周期カウンタ３１５、分周回路３１６および基準クロック信号を与える内部発振回路３３を有したアドレス生成回路３１を内蔵している。

内部発振回路３３で生成された基準クロック信号は、分周回路３１６に与えられ、分周回路３１６で分周されてタイマー用カウンタ３１２、周期レジスタ３１３、周期カウンタ３１５に与えられる。

そして、周期カウンタ３１５の出力は除算回路３１４に与えられ、除算回路３１４の出力は周期レジスタ３１３に与えられ、周期レジスタ３１３の出力はタイマー用カウンタ３１２に与えられ、タイマー用カウンタ３１２の出力はアドレスカウンタ３１１に与えられ、アドレスカウンタ３１１の出力がＲＯＭ２０に与えられる構成となっている。

また、フォトカプラ１４から出力されるデジタル信号Ｖｐが、アドレスカウンタ３１１、タイマー用カウンタ３１２、周期レジスタ３１３および周期カウンタ３１５に与えられる構成となっている。

ここで、図１５に内部発振回路３３の構成を示す。内部発振回路３３は、直列に接続されたインバータＩＶ１１およびＩＶ１２を有し、インバータＩＶ１１およびＩＶ１２に並列にキャパシタＣ２１が接続され、インバータＩＶ１２に並列に抵抗Ｒ２１が接続されている。

＜Ｃ−２．動作＞
以下、アドレス生成回路３１の動作を中心として力率改善回路１０３Ｇの動作について説明する。

交流電源１の１周期、すなわちフォトカプラ１４から出力されるデジタル信号Ｖｐの立ち上がりから次の立ち上がりまでの時間を、周期カウンタ３１５において内部発振回路３３が出力する基準クロック信号を用いて計測する。

ここで、交流電源１の１周期をＴ［ｓ］、内部発振回路３３が出力する基準クロック信号の周波数（内部発振周波数）をｆ［Ｈｚ］とすると、電源周期のカウント値Ｋ１はＫ１＝Ｔ×ｆとなる。

このカウント値Ｋ１を除算回路３１４に与え、除算回路３１４においてＲＯＭ２０に格納されている全波整流波形の源データのデータ数ｎｄで除算することで、分割値Ｋ１’が得られる（Ｋ１’＝Ｋ１／ｎｄ）。ここで、分割値Ｋ１’は、ＲＯＭ２０に与えるべきアドレスのインクリメント周期に相当する。

そして分割値Ｋ１’をタイマー用カウンタ３１２において、内部発振回路３３が出力する基準クロック信号を用いてカウントすると、そのカウント期間Ｔ’はＴ’＝（Ｋ１’／ｆ）＝｛（Ｔ×ｆ／ｎｄ）／ｆ｝＝Ｔ／ｎｄで与えられる。

このように、アドレス生成回路３１においては、内部発振周波数ｆに依存することなく、交流電源１の周期を、ＲＯＭ２０に与えるべきアドレスのインクリメント周期に正確に分割することができる。

ここで、タイマー用カウンタ３１２では、初期値をＫ１’とし、内部発振周波数ｆでダウンカウントし、０になった時点でパルスをアドレスカウンタ３１１に出力し、周期レジスタ３１３に記憶されている分割値Ｋ１’を再ロードする。

＜Ｃ−３．効果＞
以上説明したように、コンバータ装置３００においては、力率改善回路１０３Ｇ内に内蔵されたアドレス生成回路３１において、内部発振回路３３の内部発振周波数ｆに依存することなく、交流電源１の周期を、ＲＯＭ２０に与えるべきアドレスのインクリメント周期に正確に分割することができ、フィードバック制御を行うことなく目標電流値の高い周波数精度を確保することができるので、システムの安定性が高くなる。

また、交流電源１の周波数が変更された場合でも、アドレスカウンタ３１１のインクリメント周期は自動的に変更されるので、回路変更なしにあらゆる周期の交流電源に対応できる。

また、除算回路３１４を用いることで、データ数ｎｄがどのような値であっても対応することができる。

＜Ｃ−４．変形例１＞
図１４に示したコンバータ装置３００のアドレス生成回路３１においては、周期カウンタ３１５で計測した交流電源の１周期（Ｔ）を、除算回路３１４においてＲＯＭ２０に格納されている全波整流波形の源データのデータ数ｎｄで除算することで分割値Ｋ１’（Ｋ１’＝Ｋ１／ｎｄ）を得ていたが、図１６に示すコンバータ装置３００Ａの力率改善部１０２Ｈにおいては、力率改善回路１０３Ｈのアドレス生成回路３１Ａが、予め所定の除算結果を書き込んだ除算テーブル用ＲＯＭ３１７を使用して分割値Ｋ１’を得る構成となっている。

すなわち、除算テーブル用ＲＯＭ３１７には、当該ＲＯＭ３１７のアドレスＡＤｄに対応させて、ＡＤｄ／ｎｄの除算結果のデータを出力データとして予め書き込んでおく。

そして、電源周期のカウント値Ｋ１をアドレスＡＤｄとして除算テーブル用ＲＯＭ３１７にアクセスすると、出力データとしてＫ１／ｎｄの値すなわち分割値Ｋ１’が出力され、結果として除算機能が実現できる。

この動作を図１７を用いてさらに説明する。図１７は除算テーブル用ＲＯＭ３１７に書き込まれた除算テーブルの一例であり、ＲＯＭ３１７のアドレスに対応する出力データが示されている。

このテーブルは全波整流波形データのデータ数ｎｄを例えば２として、アドレスを除算した結果の商の数値が出力データとして記載されている。

例えば、アドレス７の場合は７÷２＝３余り１となるので、出力データは３となっている。従って、周期カウンタ３１５において電源周期のカウント値Ｋ１が７とカウントされた場合、除算テーブル用ＲＯＭ３１７のアドレス７が指定され、除算テーブル用ＲＯＭ３１７からは分割値Ｋ１’として３が出力される。

このように、力率改善回路１０３Ｈのアドレス生成回路３１Ａにおいては、ＲＯＭテーブルを用いて除算を実現しているので、除算機能を有した回路が不要となり構成を簡単化できるとともに、生成する全波整流波形のデータ数を任意に決められるので、設計の自由度が高くなる。

＜Ｃ−５．変形例２＞
除算機能を有した回路を使用せずに除算機能を実現する構成としては、図１８に示すコンバータ装置３００Ｂの力率改善部１０２Ｉのように、力率改善回路１０３Ｉ内のアドレス生成回路３１Ｂを構成する周期カウンタにビットシフト機能を持たせた構成としても良い。

すなわち、アドレス生成回路３１Ｂにおいては、交流電源１の１周期、すなわちフォトカプラ１４から出力されるデジタル信号Ｖｐの立ち上がりから次の立ち上がりまでの時間を計測する周期カウンタ３１８がビットシフト機能を有し、ビットシフトによって、分割値Ｋ１’を得ることができる。

この動作を図１９を用いてさらに説明する。図１９は周期カウンタ３１８のビットシフト機能を模式的に説明する図であり、１０進数表記で１１２となるデータを１ビットずつＬＳＢ（最下位ビット）側にシフト（右シフト）させた場合の結果を示している。

図１９に示すように、１０進数表記で１１２となるデータを１ビット右シフトさせるとデータは５６となり、さらに１ビット右シフトさせるとデータは２８となる。このように、Ｘビット右シフトすることで、データは２^Xで除算された値となる。従って、全波整流波形データのデータ数ｎｄが２であれば、周期カウンタ３１８で計測した電源周期のカウント値Ｋ１を、１ビット右シフトさせることで分割値Ｋ１’を得ることができる。

得られた分割値Ｋ１’は、周期レジスタ３１３に与えられる。

このように、周期カウンタ３１８のビットシフト機能を使用することで電源周期のカウント値Ｋ１から分割値Ｋ１’を得ることができるので、除算機能を有した回路が不要となり構成を簡単化できる。また、ビットシフトによって得られた分割値Ｋ１’は、周期カウンタ３１８の上位ビットを使用することになるので、周期レジスタ３１３には上位ビットのデータのみを与えれば良く、周期レジスタ３１３の記憶容量が小さくて済むので、回路規模が小さくなる。

本発明に係る実施の形態１のコンバータ装置の構成を示す図である。 本発明に係る実施の形態１のコンバータ装置の動作を説明する図である。 ＤＡコンバータの動作を説明する図である。 ＤＡコンバータの乗算機能を説明する図である。 ＤＡコンバータの構成を説明する図である。 本発明に係る実施の形態１のコンバータ装置の変形例１の構成を示す図である。 本発明に係る実施の形態１のコンバータ装置の変形例２の構成を示す図である。 本発明に係る実施の形態２のコンバータ装置の構成を示す図である。 本発明に係る実施の形態２のコンバータ装置の発振回路の構成を示す図である。 本発明に係る実施の形態２のコンバータ装置の発振回路の動作を説明する図である。 本発明に係る実施の形態２のコンバータ装置の発振回路の他の構成を示す図である。 本発明に係る実施の形態２のコンバータ装置の変形例１の構成を示す図である。 本発明に係る実施の形態２のコンバータ装置の変形例２の構成を示す図である。 本発明に係る実施の形態３のコンバータ装置の構成を示す図である。 本発明に係る実施の形態３のコンバータ装置の発振回路の構成を示す図である。 本発明に係る実施の形態３のコンバータ装置の変形例１の構成を示す図である。 本発明に係る実施の形態３のコンバータ装置の変形例１の動作を説明する図である。 本発明に係る実施の形態３のコンバータ装置の変形例２の構成を示す図である。 本発明に係る実施の形態３のコンバータ装置の変形例２の動作を説明する図である。

符号の説明

１５，１５Ａ マイクロコンピュータ、１７，１８，１９ ＤＡコンバータ。

Claims (8)

1. 交流電力を直流電力に変換するＡＤコンバータ部および前記ＡＤコンバータ部の力率を改善する力率改善部を備えたコンバータ装置であって、
   前記力率改善部は、
   前記ＡＤコンバータ部の交流電源波形をデジタル信号に変換して出力するフォトカプラと、
   前記デジタル信号に基づいて、前記交流電源波形に同期した全波整流波形データを作成する波形データ発生システムと、
   前記ＡＤコンバータ部における出力電圧と予め設定された設定電圧との電圧誤差に基づいた電圧誤差信号を基準電圧とし、前記基準電圧と前記全波整流波形データとの乗算を行って、前記ＡＤコンバータ部における入力電圧の波形に相似した目標電流値波形を出力するＤＡコンバータと、
   前記目標電流値波形と前記ＡＤコンバータ部に流れている電流の波形との比較を行って、両者の電流誤差を小さくするように前記ＡＤコンバータ部に流れる前記電流を制御する電流制御部と、を備え、
   前記波形データ発生システムは、
   前記交流電源波形の１周期分の全波整流波形の源データがデジタルデータとして書き込まれた記憶装置と、
   前記フォトカプラから出力される前記デジタル信号を受けて、所定タイミングでアドレス信号を出力することで、前記記憶装置に書き込まれた前記デジタルデータを前記ＤＡコンバータに入力する時間の間隔を調整するアドレス生成回路と、を備え、
   前記アドレス生成回路は、前記交流電源波形の周期に同期するように前記時間の間隔を調整し、
   前記記憶装置は、前記アドレス生成回路から与えられる前記アドレス信号に対応して前記全波整流波形の源データを出力することで、前記交流電源波形に同期した前記全波整流波形データを前記ＤＡコンバータに与え、
   前記ＤＡコンバータは、デジタル値である前記全波整流波形データをアナログ値である前記基準電圧との乗算を行って、アナログ値である前記目標電流値波形に変換する、コンバータ装置。
2. 前記ＤＡコンバータ、前記波形データ発生システム、前記電圧誤差信号を生成する電圧誤差信号生成部および前記電流制御部は、力率改善回路としてＩＣチップ内に内蔵される、請求項１記載のコンバータ装置。
3. 前記力率改善回路は、前記アドレス生成回路に基準クロック信号を与える発振回路を前記ＩＣチップ内に内蔵して備える、請求項２記載のコンバータ装置。
4. 前記発振回路は、その発振周波数を決める抵抗素子および容量素子として、可変抵抗および可変キャパシタを有する、請求項３記載のコンバータ装置。
5. 前記発振回路は、その発振周波数を決める抵抗素子および容量素子を、前記ＩＣチップの外部に有する、請求項３記載のコンバータ装置。
6. 前記発振回路は、電圧制御発振回路であって、
   前記力率改善回路は、
   前記電圧制御発振回路の出力をロックして前記アドレス生成回路に与えるＰＬＬ回路を前記ＩＣチップ内に内蔵してさらに備える、請求項３記載のコンバータ装置。
7. 前記力率改善回路は、前記アドレス生成回路に与える基準クロック信号を、前記ＩＣチップ外部から取得する、請求項２記載のコンバータ装置。
8. 前記アドレス生成回路は、
   前記基準クロック信号を分周する分周回路と、
   前記分周回路で低い周波数に変換された前記基準クロック信号を計数して、前記アドレス信号の出力タイミングを決定するアドレスカウンタと、を有する、請求項３または請求項７記載のコンバータ装置。

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