JP2023135881A - スイッチング制御回路および電源回路 - Google Patents

Abstract

【課題】電源回路のスイッチング損失を低減可能なスイッチング制御回路および電源回路を提供する。
【解決手段】交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングするスイッチング制御回路を提供する。前記トランジスタがオフしてから前記インダクタ電流が第１所定値となると、前記トランジスタの寄生ダイオードが導通する導通期間に応じた第１期間が経過した後に、前記トランジスタをオンする信号を出力する信号出力回路と、前記信号に基づいて、前記トランジスタをオンし、前記出力電圧に応じた帰還電圧に基づいて、前記トランジスタをオフする駆動回路と、を備える。
【選択図】図７

Description

本発明は、スイッチング制御回路および電源回路に関する。

電源回路として、インダクタ電流がゼロになった後、共振周期に応じた所定期間後にトランジスタをオンする力率改善回路（以下、適宜ＰＦＣ（Power Factor Correction）回路と称する。）が知られている（例えば、特許文献１～３参照）。

特開２０１７－７０１９２号公報 国際公開第２０１８／１２３１１５号 特開２０１７―７７１７１号公報

ところで、電源回路への入力電圧が低い場合には、インダクタ電流が０となった後、トランジスタの寄生ダイオードが導通することがある。この場合に、共振周期に基づいてトランジスタをオンするスイッチング制御回路は、適切にスイッチング損失を低減することができないことがある。

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、電源回路のスイッチング損失を低減可能なスイッチング制御回路および電源回路を提供することにある。

上記課題を解決するために、本発明の第１の態様においては、交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングするスイッチング制御回路を提供する。前記スイッチング制御回路は、前記トランジスタがオフしてから前記インダクタ電流が第１所定値となると、前記トランジスタの寄生ダイオードが導通する導通期間に応じた第１期間が経過した後に、前記トランジスタをオンする信号を出力する信号出力回路と、前記信号に基づいて、前記トランジスタをオンし、前記出力電圧に応じた帰還電圧に基づいて、前記トランジスタをオフする駆動回路と、を備える

本発明の第２の態様においては、交流電圧から目的レベルの出力電圧を生成する電源回路を提供する。前記電源回路は、前記交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記トランジスタのスイッチングするスイッチング制御回路と、を備える。前記スイッチング制御回路は、前記トランジスタがオフしてから前記インダクタ電流が第１所定値となると、前記トランジスタの寄生ダイオードが導通する導通期間に応じた第１期間が経過した後に、前記トランジスタをオンする信号を出力する信号出力回路と、前記信号に基づいて、前記トランジスタをオンし、前記出力電圧に応じた帰還電圧に基づいて、前記トランジスタをオフする駆動回路と、を含む、

電源回路のスイッチング損失を低減可能なスイッチング制御回路および電源回路を提供できる。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

一般的なＡＣ－ＤＣコンバータ１０ａの回路図の一例を示す。 ＡＣ－ＤＣコンバータ１０ａにインダクタ２１および寄生キャパシタ３８を介して流れる共振電流の一例を示す。 整流電圧Ｖｒが出力電圧Ｖｏｕｔの（１／２）倍より高い場合のＡＣ－ＤＣコンバータ１０ａの主要な電流および電圧の波形の一例を示す。 ＡＣ－ＤＣコンバータ１０ａに寄生ダイオードを介して流れる電流の一例を示す。 整流電圧Ｖｒが出力電圧Ｖｏｕｔの（１／２）倍より低い場合のＡＣ－ＤＣコンバータ１０ａの主要な電流および電圧の波形の一例を示す。 実施形態に係るＡＣ－ＤＣコンバータ１０ｂの回路図の一例を示す。 力率改善ＩＣ３５ａの構成の一例を示す。 算出回路６２ａが行う処理の一例を示す。 力率改善ＩＣ３５ａの動作フローの一例である。 整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より高い場合のＡＣ－ＤＣコンバータ１０ｂの主要な電流および電圧の波形の一例を示す。 整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より低い場合のＡＣ－ＤＣコンバータ１０ｂの主要な電流および電圧の波形の一例を示す。 力率改善ＩＣ３５ｂの構成の一例を示す。 算出回路６２ｂと、第２制御回路７０とが行う処理の一例を示す。 力率改善ＩＣ３５ｂの動作フローの一例である。 実施形態に係るＡＣ－ＤＣコンバータ１０ｃの回路図の一例を示す。 力率改善ＩＣ３５ｃの構成の一例を示す。 算出回路６２ｃが行う処理の一例を示す。 力率改善ＩＣ３５ｃの動作フローの一例を示す。 力率改善ＩＣ３５ｄの構成の一例を示す。 算出回路６２ｄと、第２制御回路７０とが行う処理の一例を示す。 力率改善ＩＣ３５ｄの動作フローの一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書においては、「接続」の語を用いるが、特に断りのない場合には「接続」とは「電気的に接続」することを意味するものとする。本明細書においては、電圧または信号について、論理レベルがロー（Ｌｏｗ）レベルである場合をＬレベルと称し、論理レベルがハイ（Ｈｉｇｈ）レベルである場合はＨレベルと称する。

図１は、一般的なＡＣ－ＤＣコンバータ１０ａの回路図の一例を示す。ＡＣ－ＤＣコンバータ１０ａは、商用電源の交流電圧Ｖａｃから、目的レベルの出力電圧Ｖｏｕｔを生成する昇圧型のＰＦＣ回路である。ＡＣ－ＤＣコンバータ１０ａの生成する出力電圧Ｖｏｕｔは、負荷１１を駆動するために用いられる

負荷１１は、例えば、ＤＣ－ＤＣコンバータや直流電圧で動作する電子機器である。

＜＜ＡＣ－ＤＣコンバータ１０ａの構成＞＞
ＡＣ－ＤＣコンバータ１０ａは、全波整流回路３０、キャパシタ３１，３２、インダクタ３３、ダイオード３４、力率改善ＩＣ１００、ＮＭＯＳトランジスタ３６および抵抗４０～４２を備える。また、本実施形態のＮＭＯＳトランジスタ３６は、寄生素子としてボディダイオード３７、および寄生キャパシタ３８を含む。

＝＝＝全波整流回路３０への入力＝＝＝
交流電源２０は、全波整流回路３０に交流電圧Ｖａｃを供給するための商用交流電源である。交流電圧Ｖａｃは、例えば１００～２７７Ｖ、周波数が５０～６０Ｈｚの電圧である。

＝＝＝全波整流回路３０から負荷１１までの構成＝＝＝
全波整流回路３０は、入力される所定の交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒとしてキャパシタ３１およびインダクタ３３に出力する。インダクタ３３には、交流電圧Ｖａｃに応じた整流電圧Ｖｒが印加される。

キャパシタ３１は、全波整流回路３０から供給される整流電圧Ｖｒを平滑化する。

キャパシタ３２は、インダクタ３３、ダイオード３４、およびＮＭＯＳトランジスタ３６とともに昇圧チョッパー回路を構成する。これによって、キャパシタ３２の充電電圧は、直流の出力電圧Ｖｏｕｔに昇圧されて、負荷１１に供給される。

力率改善ＩＣ（Integrated Circuit; ＩＣ）１００は、ＡＣ－ＤＣコンバータ１０ａの力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ３６のスイッチングを制御する集積回路である。

力率改善ＩＣ１００は、端子ＦＢ，ＣＳ，ＯＵＴを備える。なお、力率改善ＩＣ１００には、上述した３つの端子ＦＢ，ＣＳ，ＯＵＴ以外にも端子が設けられているが、ここでは便宜上省略されている。

なお、本実施形態では、電力変換に用いられるスイッチング素子（所謂パワートランジスタ）としてＮＭＯＳトランジスタ３６を用いることとしたが、これに限られない。例えば、スイッチング素子として、Ｐ型のトランジスタや、バイポーラトランジスタ等の他のトランジスタを用いても良い。

ＮＭＯＳトランジスタ３６のゲート電極は、端子ＯＵＴに接続され、端子ＯＵＴには力率改善ＩＣ１００からの電圧Ｖｄｒが印加される。上述のように、ＮＭＯＳトランジスタ３６は、寄生素子としてボディダイオード３７、および寄生キャパシタ３８を有する。

ボディダイオード３７は、ＮＭＯＳトランジスタ３６のドレイン－ソース間のｐｎ接合により形成されるダイオードであり、寄生ダイオードである。

寄生キャパシタ３８は、ＮＭＯＳトランジスタ３６のドレイン－ソース間の寄生容量である。ＡＣ－ＤＣコンバータ１０ａにおいては、ＮＭＯＳトランジスタ３６をオフした場合に、インダクタ３３のインダクタンスＬとともに共振を起こす寄生容量が回路中に存する。寄生キャパシタ３８は、インダクタ３３のインダクタンスＬとともに共振を起こす主な寄生容量の一例である。

ただし、ＮＭＯＳトランジスタ３６に接続されるダイオードおよびキャパシタのそれぞれは、それぞれ寄生素子には限定されない。具体的には、ボディダイオード３７の代わりに、アノード－カソードが、ＮＭＯＳトランジスタ３６のドレイン－ソースに逆並列に接続されたダイオードが用いられてよい。同様に、寄生キャパシタ３８の代わりに、ＮＭＯＳトランジスタ３６に並列にキャパシタが接続されてもよい。

なお、この場合には、ＮＭＯＳトランジスタ３６に接続されるダイオードは、ボディダイオード３７の導通現象が起きる際の期間Ｔａ（後述）と同じ期間オンするダイオードが設けられてよい。

抵抗４０，４１は、出力電圧Ｖｏｕｔを分圧して電圧Ｖｆｂを生成する分圧回路を構成する。抵抗４０，４１により構成される分圧回路は、電圧Ｖｆｂを帰還電圧として、力率改善ＩＣ１００の端子ＦＢに印加する。

抵抗４２は、インダクタ電流ＩＬ１を検出するための抵抗である。抵抗４２には、インダクタ電流ＩＬ１に応じた電圧Ｖｃｓが生じる。抵抗４２の一端には、力率改善ＩＣ１００の端子ＣＳが接続される。

力率改善ＩＣ１００は、ＡＣ－ＤＣコンバータ１０ａを制御する一般的な集積回路である。力率改善ＩＣ１００は、電圧Ｖｃｓに基づいてインダクタ電流ＩＬが０となった後に、所定期間経過すると、ＮＭＯＳトランジスタ３６をオンする。この際、ＮＭＯＳトランジスタ３６のオン期間は、端子ＦＢに印加される電圧Ｖｆｂに基づいて定まる。

＜＜ＮＭＯＳトランジスタ３６がオフした際の電流＞＞
＝＝整流電圧Ｖｒが出力電圧Ｖｏｕｔの（１／２）倍より高い場合＝＝
ところで、整流電圧Ｖｒが出力電圧Ｖｏｕｔの（１／２）倍より高い場合、ＮＭＯＳトランジスタ３６がオフとなると、図２、および図３に示すように、インダクタ３３と、寄生キャパシタ３８とに応じた共振電流が流れる。

図２は、ＡＣ－ＤＣコンバータ１０ａにインダクタ２１および寄生キャパシタ３８を介して流れる共振電流の一例を示す。

詳細は図３で説明するが、共振現象の影響により、ＮＭＯＳトランジスタ３６のドレイン－ソース間電圧Ｖｄｓは、電圧Ｖｏｕｔを極大値として正弦波的に振動する。電圧Ｖｄｓの振動の振幅は、出力電圧Ｖｏｕｔおよび整流電圧Ｖｒに基づいて、Ｖｏｕｔ－Ｖｒと定まる。

図３は、図２の共振電流が流れる場合（整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より高い場合）のＡＣ－ＤＣコンバータ１０ａの主要な電流および電圧の波形の一例を示す。

時刻ｔ１において、力率改善ＩＣ１００は、ＮＭＯＳトランジスタ３６のゲート電極にＨレベルの電圧Ｖｄｒを印加する。これに伴い、インダクタ電流ＩＬが増大し始める。

図中、「正の方向のインダクタ電流ＩＬ１」とは、全波整流回路３０およびインダクタ３３が接続されたインダクタ３３の一端側から、インダクタ３３およびＮＭＯＳトランジスタ３６が接続されたインダクタ３３の他端側へ流れる方向の電流をいう。また、「負の方向のインダクタ電流ＩＬ１」とは、インダクタ３３の他端側から、インダクタ３３の一端側へ流れる方向の電流をいう。

時刻ｔ２において、力率改善ＩＣ１００は、電圧ＶｄｒをＬレベルへと変化させる。ＮＭＯＳトランジスタ３６がオフすることにより、インダクタ電流ＩＬは減少し、電圧Ｖｄｓが電圧Ｖｏｕｔへと上昇する。

時刻ｔ３において、インダクタ電流はほぼゼロ（以下、適宜「ほぼゼロ」を単に“０”と称する。）となる。インダクタ電流が小さくなると、インダクタ３３のインダクタンスＬと、インダクタ３３に直列接続されるキャパシタンスＣとによる共振の影響が現れる。

なお、ここでは「キャパシタンスＣ」とは、寄生キャパシタ３８のみならず、インダクタ３３に直列に接続される配線等の容量も含むが、以下便宜上、寄生キャパシタ３８のキャパシタンスであることとして説明する。

時刻ｔ３から時刻ｔ４の間に、インダクタ電流ＩＬは、極小値を示し、再び時刻ｔ４において０となる。また、共振により、電圧Ｖｄｓも、振幅Ｖｏｕｔ－Ｖｒの２倍の振動をする。時刻ｔ４は、時刻ｔ３から共振の半周期が経過した時刻である。

時刻ｔ５において、時刻ｔ４から共振の一周期が経過する。時刻ｔ４から時刻ｔ５の間に電圧Ｖｄｓが極大値を示し、時刻ｔ５において、再び極小値（ボトム）を示す。この後、時刻ｔ１以降と同様の動作が繰り返される。

このように、整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より高い場合には、ＮＭＯＳトランジスタ３６の電圧Ｖｄｓは、正の値の範囲で変動する。この範囲では、ＮＭＯＳトランジスタ３６のボディダイオード３７はオンしない。

インダクタ３３と、寄生キャパシタ３８との間には図中の共振動作が起こる。この場合、インダクタ３３のインダクタンスをＬとし、寄生キャパシタ３８のキャパシタンスをＣとすると、この共振周期は、Ｔｃ＝π×√（ＬＣ）となる。

＝＝整流電圧Ｖｒが出力電圧Ｖｏｕｔの（１／２）倍より低い場合＝＝
整流電圧Ｖｒが出力電圧Ｖｏｕｔの（１／２）倍より低い場合、ＮＭＯＳトランジスタ３６がオフとなると、図４および図５に示すように、共振電流が流れた後、ボディダイオード３７が導通する。

図４は、ＡＣ－ＤＣコンバータ１０ａに寄生ダイオードを介して流れる電流の一例を示す。整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より低くなると、後述する図５の共振現象により、ＮＭＯＳトランジスタ３６の電圧Ｖｄｓが０以下となる。

図５は、整流電圧Ｖｒが出力電圧Ｖｏｕｔの（１／２）倍より低い場合のＡＣ－ＤＣコンバータ１０ａの主要な電流および電圧の波形の一例を示す。整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より低い場合の図が示される。

ここで、図５におけるＡＣ－ＤＣコンバータ１０ａの動作としてＮＭＯＳトランジスタ３６をオンしてから、インダクタ電流ＩＬがゼロとなるまでの期間（時刻ｔ１１から時刻ｔ１３までの）動作については、図４における時刻ｔ１からｔ３までの動作と同様である。

ただし、図５においては、整流電流Ｖｒが出力電圧Ｖｏｕｔの（１／２）倍より低く、図４の場合より、インダクタ電流ＩＬの極大値も小さい例が示されている。従って、時刻ｔ１２におけるインダクタ電流ＩＬの大きさは、図４の時刻ｔ２におけるインダクタ電流ＩＬの大きさより小さい。

時刻ｔ１２において、ＮＭＯＳトランジスタ３６をオフしてから、時刻ｔ１３においてインダクタ電流ＩＬが０を示すまでの期間を期間Ｔｃｒｓとする。インダクタ電流ＩＬの極大値が小さいので、期間Ｔｃｒｓは、図３において、ＮＭＯＳトランジスタ３６をオフする時刻ｔ２から、インダクタ電流ＩＬが０を示す時刻ｔ３までの期間より短い。

インダクタ電流がほぼゼロ（例えば数ｍＡ）となると、インダクタ３３のインダクタンスＬと、寄生キャパシタ３８とによる共振の影響が現れ、時刻ｔ１３から時刻ｔ１４の間、インダクタ電流ＩＬは減少し、電圧Ｖｄｓも減少する。

時刻ｔ１４において、インダクタ電流ＩＬが負のピーク値Ｉｎｐとなる。また、時刻ｔ１４では、電圧Ｖｄｓも０以下となり、電圧Ｖｄｓがボディダイオード３７の順方向電圧を下回る。これにより、電圧Ｖｄｓはボディダイオード３７の順方向電圧より低い電圧には下がらなくなる。なお、電圧Ｖｏｕｔと比較して、ボディダイオード３７の順方向電圧の絶対値は小さいので、便宜上、図中の時刻ｔ１４での電圧Ｖｄｓは０として示される。ボディダイオード３７が導通すると、インダクタ電流ＩＬはピークＩｎｐから上昇する。

時刻ｔ１５になると、図３における時刻ｔ４以降の動作と同様、インダクタ電流ＩＬは、インダクタ３３のインダクタンスＬと、寄生キャパシタ３８により共振する。ＮＭＯＳトランジスタ３６の電圧Ｖｄｓは、ボディダイオード３７の順方向電圧から上昇し、振幅Ｖｏｕｔ－Ｖｒの共振動作を行う。

時刻ｔ１５から共振周期Ｔｃの１周期後の時刻ｔ１６になると、インダクタ電流ＩＬが０を示し、電圧Ｖｄｓは０を示す。

時刻ｔ１６以降の動作は、時刻ｔ１１以降の動作と同様となる。このように、整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より低い場合には、ＮＭＯＳトランジスタ３６のボディダイオード３７はオンする。

したがって、ＡＣ－ＤＣコンバータ１０ａでは、整流電圧Ｖｒが出力電圧Ｖｏｕｔの（１／２）倍より高い場合と、低い場合とで、図３および図５に示すように、ＮＭＯＳトランジスタ３６がオフした後に流れる電流が異なる。

一般的な力率改善ＩＣ１００は、例えば、インダクタ電流ＩＬが０となった後、共振周期に応じた所定期間後に、ＮＭＯＳトランジスタ３６をオンする。したがって、このような力率改善ＩＣ１００は、整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より低く、ボディダイオード３７がオンする場合、所望のタイミングでＮＭＯＳトランジスタ３６をオンできないとう問題がある。

このため、ＮＭＯＳトランジスタ３６を適切なタイミングでオンするためには、ＮＭＯＳトランジスタ３６がオフした後、図２および図３に示すような共振現象が生じるか、図４および図５に示すようなボディダイオード３７がオンする現象（以下、「導通現象」と称する。）が生じるか、を判定する必要がある。以下、これらの現象を判定する原理について説明する。

＝＝＝判定原理＝＝＝

（判定原理１）
上述のように、電圧Ｖｒが電圧Ｖｏｕｔの（１／２）倍より小さいか否か、すなわち、
Ｖｒ＜（１／２）×Ｖｏｕｔ・・・（１）
を満たすか否かにより、共振現象または導通現象が生じるかを判定できる。なお、このような判定は、例えば、端子ＦＢの他に力率改善ＩＣ（後述）に整流電圧Ｖｒに基づく電圧を検出する端子を設けることにより実現できる。

（判定原理２）
また、ＮＭＯＳトランジスタ３６をオンする期間をＴｏｎとした場合、図５の期間Ｔｃｒｓ，Ｔｏｎと、電圧Ｖｏｕｔ，Ｖｒとは、
Ｖｒ×Ｔｏｎ＝（Ｖｏｕｔ－Ｖｒ）×Ｔｃｒｓ・・・（２）
を満たす。この式を変形すると、
Ｖｒ／Ｖｏｕｔ＝Ｔｃｒｓ／（Ｔｏｎ＋Ｔｃｒｓ）・・・（３）
となる。従って、式（２）が成立する場合、式（１）は、
Ｔｃｒｓ／（Ｔｏｎ＋Ｔｃｒｓ）＜１／２・・・（４）
と等価になる。

したがって、式（４）に示す期間に基づいて、共振現象または導通現象が生じるかを判定することができる。なお、このような判定を実行する力率改善ＩＣの詳細については後述する。

なお、期間Ｔｏｎは「オン期間」に相当し、式（４）における値１／２は、「第２所定値」に相当する。

（判定原理３）
次に、ボディダイオード３７が導通してから、インダクタ電流ＩＬが０となるまでのボディダイオード３７の導通期間Ｔａが満たす式について説明する。まず、インダクタ電流ＩＬが示す負値のピークＩｎｐは、
Ｉｎｐ＝√（Ｃ／Ｌ）×（Ｖｏｕｔ－Ｖｒ）・・・（５）
を満たす。

従って、期間Ｔａは、
Ｔａ＝（Ｉｎｐ×Ｌ）／Ｖｒ・・・（６）
式（１）を代入することにより、
Ｔａ＝√（ＬＣ）×［（Ｖｏｕｔ－Ｖｒ）／Ｖｒ］
＝（Ｔｃ／２π）×[（Ｖｏｕｔ－Ｖｒ）／Ｖｒ]・・・（７）
を満たすこととなる。

従って、式（１）が満たされる場合は、インダクタ電流ＩＬが負値となってから０を示すまでの期間が、Ｔｃ／２πより長くなった場合になる。従って、この場合には
（１／４）Ｔｃ＋Ｔａ＞［（π＋２）／４π］×Ｔｃ・・・（８）
従って、期間Ｔａを計算し続け、式（７）に基づいて、共振現象または導通現象が生じるかを判定することができる。なお、このような判定を実行する力率改善ＩＣの詳細については後述する。

ここでは、判定原理１～判定原理３について説明したが、ＮＭＯＳトランジスタ３６がオフした後、導通現象が発生した場合、期間Ｔａを考慮したタイミングでＮＭＯＳトランジスタ３６をオンすることが好ましい。以下、期間Ｔａの算出原理について説明する。

（算出原理１）
力率改善回路に出力電圧Ｖｏｕｔ、整流電圧Ｖｒ、および共振周期Ｔｃに応じた電圧が印加される端子を設けることにより、式（７）の期間Ｔａを算出できる。

（算出原理２）
算出原理２では、電圧Ｖｒを直接計測することなく、期間ＴｏｎとＮＭＯＳトランジスタ３６をオフしてから、インダクタ電流ＩＬが０を示すまでの期間である期間Ｔｃｒｓから、期間Ｔａを算出することができることを説明する。ここで、期間Ｔｏｎ，Ｔｃｒｓと、電圧Ｖｏｕｔ、および電圧Ｖｒは、式（２）を満たす。

期間Ｔａは、式（７）に式（２）を代入することにより、
Ｔａ＝（Ｔｃ／２π）×（Ｔｃｒｓ／Ｔｏｎ）・・・（９）
を満たすことが示される。

＝＝実施形態に係るＡＣ－ＤＣコンバータ１０ｂの一例＝＝
＜＜ＡＣ－ＤＣコンバータ１０ｂの構成＞＞
図６は、実施形態に係るＡＣ－ＤＣコンバータ１０ｂの回路図の一例を示す。ＡＣ－ＤＣコンバータ１０ａは、共振現象および導通現象の両方の現象に対応できる電源回路であり、全波整流回路３０、キャパシタ３１，３２、インダクタ３３、ダイオード３４、力率改善ＩＣ３５ａ、ＮＭＯＳトランジスタ３６および抵抗４０～４５を備える。

ここで、図１における符号と同じ符号を付した構成は、同じ構成に対応する。ＡＣ－ＤＣコンバータ１０ｂは、抵抗４３～４５、および力率改善ＩＣ３５ａを含む点でＡＣ－ＤＣコンバータ１０ａと相違する。

力率改善ＩＣ３５ａは、共振現象および導通現象の両方の現象に対応できる集積回路であり、端子ＣＳ，ＦＢ，ＯＵＴに加えて、端子ＲＴ，ＶＲを含む。

端子ＲＴには、抵抗４３の一端が接続されている。抵抗４３の他端は、接地される。端子ＲＴには、抵抗４３に生じる電圧Ｖｒｔが印加される。本実施形態では、抵抗４３は、共振周期Ｔｃに応じた大きさの抵抗値を有する。

抵抗４４の一端は、キャパシタ３１と、インダクタ３３との間のノードに接続され、他端は抵抗４５に接続される。これにより、抵抗４４，４５は、整流電圧Ｖｒを分圧する分圧回路を構成する。端子ＶＲには、整流電圧Ｖｒを分圧した電圧Ｖｒｄｉｖが印加される。

従って、これらの端子ＲＴ，ＶＲにより、整流電圧Ｖｒ、および共振周期Ｔｃに応じた電圧を検出できる。力率改善ＩＣ３５ａは、以下のように、判定原理１および算出原理１に基づいて、ボディダイオード３７の導通期間を算出できる。

なお、ＡＣ－ＤＣコンバータ１０ｂは、「電源回路」に相当する。力率改善ＩＣ３５ａは、「スイッチング制御回路」に相当する。

＝＝力率改善ＩＣ３５ａの構成＝＝
図７は、力率改善ＩＣ３５ａの構成の一例を示す。力率改善ＩＣ３５ａは、ＡＤＣ５１，５３，５５，５８（Analog-to-Digital Converter）、オン期間設定回路５２、第１制御回路５４、信号出力回路５６ａ、電流源５７、周波数検出回路５９、および駆動回路６０を含む。なお、図７において、図６と異なる位置に端子を描いているが、それぞれの端子に接続される配線、素子等は図６と同じである。

ＡＤＣ５１，５３，５５，５８のそれぞれは、端子ＦＢ，ＶＲ，ＣＳ，ＲＴに印加される電圧Ｖｆｂ，Ｖｒ，Ｖｃｓ，Ｖｒｔをデジタル値に変換する。なお、以下、ＡＤＣ５１，５３，５５，５８から出力されるデジタル値を便宜上、電圧Ｖｆｂ，Ｖｒ，Ｖｃｓ，Ｖｒｔとして説明する。

オン期間設定回路５２は、所謂誤差増幅回路に相当する回路であり、電圧Ｖｆｂおよび基準電圧Ｖｒｅｆの誤差に基づいて、オン期間Ｔｏｎについてのデータを駆動回路６０へと出力する。なお、図中、図示の便宜上、期間Ｔｏｎに関するデータがＴｏｎとして示される。

第１制御回路５４は、電圧Ｖｒｄｉｖおよび電圧Ｖｆｂに基づいて、電圧Ｖｒが電圧Ｖｏｕｔの（１／２）倍より大きいか否かを判別し、後述の算出回路６２ａを第１モードで動作させるか、または第２モードで動作させるかの制御を行う。具体的には、第１制御回路５４は、Ｖｒ＜１／２Ｖｏｕｔの場合、ボディダイオード３７の導通現象が発生するものとして、算出回路６２ａを第１モードで動作させる信号Ｓｍｄ１を送信し、Ｖｒ≧１／２Ｖｏｕｔの場合、共振現象が発生するものとして、算出回路６２ａを第２モードで動作させる信号Ｓｍｄ１を送信する。なお、Ｖｒ＝（１／２）×Ｖｏｕｔを満たす場合に、算出回路６２ａを第１モードで動作させるか、または第２モードで動作させるかは、設計に応じて定められてよい。

信号出力回路５６は、インダクタ電流ＩＬがゼロよりやや大きい所定の電流値Ｉ０（例えば、数ｍＡ）以下となると、所定の期間Ｔｄｅｌａｙ後にＮＭＯＳトランジスタ３６をオンする信号Ｖｏｎを出力する。信号出力回路５６ａの具体的な構成については後述する。

電流源５７は、端子ＲＴを通じて、抵抗４３に所定の定電流を流す。抵抗４３の抵抗値をインダクタ３３および寄生キャパシタ３８の共振周期Ｔｃから決まる大きさの抵抗にすることにより、端子ＲＴには共振周期Ｔｃに応じた大きさの電圧Ｖｒｔが生じる。

周波数検出回路５９は、駆動回路６０の出力する電圧Ｖｄｒのレベルが変化するタイミングに基づいて、ＮＭＯＳトランジスタ３６のスイッチング周波数Ｆｒｅｑを検出する。周波数検出回路５９は、スイッチング周波数Ｆｒｅｑについてのデータを出力する。

駆動回路６０は、出力回路６３が出力する信号Ｖｏｎと、期間Ｔｏｎとに基づいて、ＮＭＯＳトランジスタ３６のゲート電極に印加される電圧Ｖｄｒのレベルを変化させる。具体的には、駆動回路６０は、信号出力回路５６が出力する信号Ｖｏｎに基づいて、電圧ＶｄｒをＨレベルに変化させるタイミングを決定し、期間Ｔｏｎの間、ＮＭＯＳトランジスタ３６をオンする。

＝＝＝信号出力回路５６ａの詳細＝＝＝
信号出力回路５６ａは、ゼロ電流検出回路６１ａ、算出回路６２ａ、および出力回路６３ａを含む。ゼロ電流検出回路６１ａは、電圧Ｖｃｓに基づいて、インダクタ電流ＩＬがゼロよりやや大きい所定の電流値Ｉ０（例えば、数ｍＡ）以下となると、インダクタ電流ＩＬがほぼゼロであることを検出し、信号Ｖｄｅｔを出力する。

算出回路６２ａは、第１制御回路５４が指定する第１モードまたは第２モードにより、ＮＭＯＳトランジスタ３６をオンする信号Ｖｏｎを出力回路６３ａが出力するまでの期間Ｔｄｅｌａｙを算出する。

なお、算出回路６２ａの期間Ｔｄｅｌａｙの算出は、インダクタ電流ＩＬ、整流電圧Ｖｒ、または出力電圧Ｖｏｕｔ等の変化する周期に比べて十分短い所定周期毎に行われる。ここで、算出回路６２ａが算出を行う「所定周期」について、算出回路６２ａは、例えば、スイッチング周期と同程度の周期毎（後述のスイッチング周波数についての閾値ｆｔｈに対応する周期。例えば１／ｆｔｈ毎）に算出を行うよう設定される。

ただし、算出回路６２ａは、ゼロ電流検出回路６１ａによりインダクタ電流ＩＬがほぼゼロとなったことを検出する毎に算出を行ってもよい。この場合には、ゼロ電流検出回路６１ａは、信号Ｖｄｅｔを算出回路６２ａに対しても出力する。

なお、算出回路６２ａが期間Ｔｄｅｌａｙの算出を行う頻度は、整流電圧Ｖｒ、または出力電圧Ｖｏｕｔ等の変化する周期に比べて十分短ければよい。即ち、算出頻度は、整流電圧Ｖｒ、および出力電圧Ｖｏｕｔの変化が小さい場合には、期間１／ｆｔｈより長い周期毎の頻度であってよい。

出力回路６３ａは、信号Ｖｄｅｔに応じて、期間Ｔｄｅｌａｙに基づくタイミングで、ＮＭＯＳトランジスタ３６をオンする信号Ｖｏｎを出力する。

ゼロ電流検出回路６１ａは、「検出回路」に相当する。

＝＝＝算出回路６２ａが行う処理＝＝＝
図８は、算出回路６２ａが行う処理の一例を示す。第１制御回路５４からの信号Ｓｍｄ１に基づいて、算出回路６２ａがいずれのモードで動作するかが選択される。

算出回路６２ａは、第１モードにおいて、スイッチング周波数Ｆｒｅｑが所定の閾値ｆｔｈ（例えば２００ｋＨｚ）以下である場合には、期間Ｔｄｅｌａｙの算出結果を期間Ｔ１＝（１／４）×Ｔｃ＋（Ｔｃ／２π）×［（Ｖｏｕｔ－Ｖｒ）／Ｖｒ］・・・（１０）とする。

一方で、算出回路６２ａは、スイッチング周波数Ｆｒｅｑが所定の閾値ｆｔｈを上回っている場合には、期間Ｔｄｅｌａｙとして算出結果をＴ１＋ｎＴｃ（ｎは自然数）とする。

スイッチング周波数Ｆｒｅｑが高くなると、スイッチングによる電力損失が大きくなる。スイッチング損失を低減するために、期間Ｔｄｅｌａｙを長くして、スイッチング周波数を低減する。自然数ｎの大きさは、周波数Ｆｒｅｑが所定の閾値ｆｔｈとなるように予め設定される。これにより、スイッチング周波数Ｆｒｅｑを所定の閾値ｆｔｈ以下に維持することができる。

また、算出回路６２ａは、第２モードにおいて、スイッチング周波数Ｆｒｅｑが所定の閾値ｆｔｈ以下である場合には、期間Ｔｄｅｌａｙの算出結果を期間Ｔ２＝（１／２）×Ｔｃ・・・（１１）とする。

さらに、算出回路６２ａは、スイッチング周波数Ｆｒｅｑが所定の閾値ｆｔｈを上回っている場合には、期間Ｔｄｅｌａｙとして算出結果をＴ２＋ｎＴｃ（ｎは自然数）とする。自然数ｎの大きさは、ＴｄｅｌａｙがＴ１＋ｎＴｃである場合、Ｔ２＋ｎＴｃである場合のいずれにおいても周波数Ｆｒｅｑが所定の閾値ｆｔｈとなるように予め設定される。これにより、期間Ｔｄｅｌａｙがより長くなり、スイッチング周波数Ｆｒｅｑを所定の閾値ｆｔｈ以下に維持することができる。

なお、閾値ｆｔｈは、「第３所定値」に相当する。

＝＝＝力率改善ＩＣ３５ａの動作フロー＝＝＝
図９は、力率改善ＩＣ３５ａの動作フローの一例である。図１０は、整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より高い場合のＡＣ－ＤＣコンバータ１０ｂの主要な電流および電圧の波形の一例である。図１１は、整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より低い場合のＡＣ－ＤＣコンバータ１０ｂの主要な電流および電圧の波形の一例である。

まず、駆動回路６０はＮＭＯＳトランジスタ３６をオンし、電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂに基づいて、それぞれのオン期間Ｔｏｎ経過後に、ＮＭＯＳトランジスタ３６をオフする（図１０の時刻ｔ１１～ｔ１２（図４で同じ符号で示した時刻に対応する。以下同様。）、図１１の時刻ｔ１～ｔ２（図５で同じ符号で示した時刻に対応する。以下同様。））。

図１０において、ＮＭＯＳトランジスタ３６がオフすると、インダクタ電流ＩＬは、ほぼゼロとなるまで減少し、共振現象により、極小値まで減少する（時刻ｔ１４）。この後、共振現象またはボディダイオード３７が導通する導通現象により、インダクタ電流ＩＬが０に戻る（時刻ｔ１５）。

一方、図１１において、ＮＭＯＳトランジスタ３６がオフすると、インダクタ電流ＩＬは、ほぼゼロとなるまで減少する（時刻ｔ３）。その後、共振現象により、インダクタ電流ＩＬは負電流を流した後、再びほぼゼロとなるまで増加する（時刻ｔ４）。以降、いずれの現象が生じて、どのタイミングでＮＭＯＳトランジスタ３６をオンするかについて、図９のフローに従って説明する。

周波数検出回路５９は、駆動回路Ｖｄｒｖに基づいてスイッチング周波数Ｆｒｅｑを検出する（Ｓ１）。周波数検出回路５９は、検出結果に基づく周波数のデータＦｒｅｑを算出回路６２ａに出力する。

次に、第１制御回路５４は、電圧Ｖｒが電圧Ｖｏｕｔの（１／２）倍より大きいか否かを判別する（Ｓ２）。第１制御回路５４は、判定結果に応じて、算出回路６２ａの動作モードを制御する信号Ｓｍｄ１を出力する。

Ｖｒ＜（１／２）×Ｖｏｕｔ・・・（１）である場合（Ｓ２：ＮＯ）、上述したように、図１０に示す場合には、導通現象が発生する。そこで、算出回路６２ａは、第１モードにより、期間Ｔ１＝（１／４）×Ｔｃ＋（Ｔｃ／２π）×［（Ｖｏｕｔ－Ｖｒ）／Ｖｒ］・・・（１０）を算出する（Ｓ３）。

インダクタ電流は、極小値となった後に、ボディダイオード３７が導通（時刻ｔ１４）し、０に戻る（時刻ｔ１５）。時刻ｔ１５では、電圧Ｖｄｓが極小となる。算出回路６２ａは、（１／４）×Ｔｃ（図１０の時刻ｔ１３から時刻ｔ１４までの期間）に、ボディダイオード３７の導通期間Ｔａ（図１０における時刻ｔ１４から時刻ｔ１５までの期間）を加えた期間Ｔ１を算出できる。

さらに、算出回路６２ａは、周波数のデータＦｒｅｑに基づいて、スイッチング周波数Ｆｒｅｑが閾値ｆｔｈ以下であるかを判定する（Ｓ４）。

算出回路６２ａは、Ｆｒｅｑ≦ｆｔｈを満たす場合（Ｓ４：Ｙｅｓ）には、算出結果として期間Ｔｄｅｌａｙ＝Ｔ１を出力（Ｓ５）し、Ｆｒｅｑ＞ｆｔｈ（Ｓ４：Ｎｏ）である場合には、算出結果として期間Ｔｄｅｌａｙ＝Ｔｘ＝Ｔ１＋ｎＴｃを出力（Ｓ６）する（Ｔｘ＞Ｔ１）。図１０の例では、Ｓ６で、算出回路６２ａは、ｎ＝１である場合に、期間Ｔｄｅｌａｙ＝Ｔ１＋Ｔｃに基づく期間（時刻ｔ１３からｔ１６までの期間）を算出する。

一方、Ｖｒ≧（１／２）×Ｖｏｕｔ（Ｓ２：Ｙｅｓ）である場合、上述したように、図１１に示すように、共振現象が発生する。したがって、算出回路６２ａは、第２モードにより、期間Ｔ２＝（１／２）×Ｔｃ・・・（１１）（図１１の時刻ｔ３から時刻ｔ４までの期間）を算出する（Ｓ７）。

さらに、算出回路６２ａは、周波数のデータＦｒｅｑに基づいて、スイッチング周波数Ｆｒｅｑが閾値ｆｔｈ以下であるかを判定する（Ｓ８）。

算出回路６２ａは、Ｆｒｅｑ≦ｆｔｈを満たす場合（Ｓ８：Ｙｅｓ）には、算出結果として期間Ｔｄｅｌａｙ＝Ｔ２を出力（Ｓ９）し、Ｆｒｅｑ＞ｆｔｈである場合（Ｓ８：Ｎｏ）には、算出結果として期間Ｔｄｅｌａｙ＝Ｔｙ＝Ｔ２＋ｎＴｃを出力（Ｓ１０）する（Ｔｙ＞Ｔ２）。図１１の例では、Ｓ１０で、算出回路６２ａは、ｎ＝１である場合に、期間Ｔｄｅｌａｙ＝Ｔ２＋Ｔｃに基づく期間（図１１の時刻ｔ３からｔ５までの期間）を算出する。

出力回路６３ａは、インダクタ電流ＩＬが０となったことが検出されると、算出回路６２ａの算出結果に応じた期間Ｔｄｅｌａｙ経過後に信号Ｖｏｎを出力する（Ｓ１１）。図１０の例では時刻ｔ１６、図１１の例では時刻ｔ５に、出力回路６３ａは、ＮＭＯＳトランジスタ３６をオンする信号Ｖｏｎを出力する。

以上により、力率改善ＩＣ３５ａは、共振現象および導通現象の両方の現象が発生する場合に、電圧Ｖｄｒが極小となるタイミングでＮＭＯＳトランジスタ３６を駆動できる。これにより、力率改善ＩＣ３５ａは、ＡＣ－ＤＣコンバータ１０ｂにおけるスイッチング損失を低減できる。

なお、期間Ｔ１は、「第１期間」に相当し、期間Ｔ２は、「第２期間」に相当する。また、インダクタ電流ＩＬについて、ほぼゼロの値（数ｍＡ）は、「第１所定値」に相当する。

＝＝＝力率改善ＩＣ３５ｂの構成＝＝＝
図１２は、力率改善ＩＣ３５ｂの構成の一例を示す。力率改善ＩＣ３５ｂは、ＡＤＣ５１，５３，５５，５８（Analog-to-Digital Converter）、オン期間設定回路５２、信号出力回路５６ｂ、電流源５７、周波数検出回路５９、駆動回路６０、および第２制御回路７０を含む。ここで、図７における符号と同じ符号を付した構成は、同じ構成に対応する。力率改善ＩＣ３５ｂは、図６のＡＣ－ＤＣコンバータ１０ｂにおいて、力率改善ＩＣ３５ａを置き換えて含まれるよう構成される。

以下では、主に力率改善ＩＣ３５ｂが、力率改善ＩＣ３５ａと相違する点について説明する。力率改善ＩＣ３５ｂは、第１制御回路５４を含まず、信号出力回路５６ｂ、および第２制御回路７０を含む点で力率改善ＩＣ３５ａと相違する。

力率改善ＩＣ３５ｂは、
（１／４）Ｔｃ＋Ｔａ＞［（π＋２）／４π］×Ｔｃ・・・（８）
の判定原理３に基づき共振現象が発生しているか、導通現象が発生しているかを判定する。そして、力率改善ＩＣ３５ｂは、判定結果に基づいて、ＮＭＯＳトランジスタ３６のゲート電極に印加する電圧Ｖｄｒを、期間Ｔ１に応じたタイミングで変化させるか、または期間Ｔ２に応じたタイミングで変化させるかを制御する。

信号出力回路５６ｂは、
（Ｔｃ／２π）×[（Ｖｏｕｔ－Ｖｒ）／Ｖｒ]・・・（７）
の算出原理１に基づいて、ＮＭＯＳトランジスタ３６がオフとなった後、インダクタ電流ＩＬが０となると、期間Ｔ１またはＴ２に応じたタイミングで信号Ｖｏｎを出力する。信号出力回路５６ｂは、ゼロ電流検出回路６１ｂ、算出回路６２ｂ、および出力回路６３ｂを含む。

ゼロ電流検出回路６１ｂは、ゼロ電流検出回路６１ａと同様、電圧Ｖｃｓに基づいて、インダクタ電流ＩＬがほぼゼロとなったことを検出すると、信号Ｖｄｅｔを出力する。

第２制御回路７０は、判定原理３の式
（１／４）Ｔｃ＋Ｔａ＞［（π＋２）／４π］×Ｔｃ・・・（８）
の条件を満たすかどうかを判定する。以下では、図１３および図１４を参照して算出回路６２ｂの具体的な処理について説明するが、ここで第２制御回路７０と、算出回路６２ｂとの関係についても説明する。

＝＝＝算出回路６２ｂと、第２制御回路７０とが行う処理＝＝＝
図１３は、算出回路６２ｂと、第２制御回路７０とが行う処理の一例を示す。

算出回路６２ｂは、期間Ｔ１＝（１／４）×Ｔａ＋（Ｔｃ／２π）×［（Ｖｏｕｔ－Ｖｒ）／Ｖｒ］・・・（１０），Ｔ２＝（１／２）×Ｔｃ・・・（１１）を算出し続ける。具体的には、算出回路６２ｂは、電圧Ｖｒｔ，Ｖｆｂ，Ｖｒｄｉｖ、および周波数Ｆｒｅｑのデータに基づいて、期間Ｔ１を算出できる。さらに、算出回路６２ｂは、出力回路６３ｂに対し、スイッチング周波数Ｆｒｅｑが閾値ｆｔｈ以下（Ｆｒｅｑ≦ｆｔｈ）である場合には、算出結果Ｔ１を出力し、Ｆｒｅｑ＞ｆｔｈである場合には、算出結果Ｔ１＋ｎＴｃを出力する。

また、算出回路６２ｂは、電圧Ｖｒｔ，Ｖｆｂ，Ｖｒｄｉｖ、および周波数Ｆｒｅｑのデータに基づいて、期間Ｔ２を算出できる。また、算出回路６２ｂは、出力回路６３ｂに対し、Ｆｒｅｑ≦ｆｔｈである場合には、算出結果Ｔ２を出力し、Ｆｒｅｑ＞ｆｔｈである場合には、算出結果Ｔ２＋ｎＴｃを出力する。

第２制御回路７０は、算出回路６２ｂの算出結果に基づいて、判定原理３の式（８）：（１／４）Ｔｃ＋Ｔａ＞［（π＋２）／４π］×Ｔｃの条件を満たすかどうかを判定する。これにより、第２制御回路７０は、出力回路６３ｂがＮＭＯＳトランジスタ３６をオンするタイミングを期間Ｔ１に基づいて行うか、または期間Ｔ２に基づいて行うかを制御する信号Ｓｍｄ２を出力する。なお、本実施形態では、期間Ｔ１，Ｔ２に基づいて、判定を行うが、判定には、期間Ｔ１＋ｎＴｃと、期間Ｔ２＋ｎＴｃを用いてもよい。

出力回路６３ｂは、期間Ｔ１，Ｔ２が式（８）の条件を満たす場合、期間Ｔ１に基づいて信号Ｖｏｎを出力（第１モード）し、式（８）の条件を満たさない場合、期間Ｔ２に基づいて信号Ｖｏｎを出力（第２モード）する。特にＦｒｅｑ≦ｆｔｈを満たす場合には、出力回路６３は、期間Ｔ１またはＴ２に基づくタイミングで信号を出力し、Ｆｒｅｑ＞ｆｔｈである場合には、期間Ｔ１＋ｎＴｃまたはＴ２＋ｎＴｃに基づくタイミングで信号を出力する

＝＝＝力率改善ＩＣ３５ｂの動作フロー＝＝＝
図１４は、力率改善ＩＣ３５ｂの動作フローの一例である。

まず、周波数検出回路５９は、駆動回路Ｖｄｒｖに基づいてスイッチング周波数Ｆｒｅｑを検出する（Ｓ２１）。周波数検出回路５９は、検出結果に基づく周波数Ｆｒｅｑのデータを算出回路６２ｂに出力する。

次に、算出回路６２ｂは、期間Ｔ１＝（１／４）×Ｔｃ＋（Ｔｃ／２π）×［（Ｖｏｕｔ－Ｖｒ）／Ｖｒ］・・・（１０）と、期間Ｔ２＝（１／２）×Ｔｃ・・・（１１）を算出する（Ｓ２２）。

次に、第２制御回路７０は、期間Ｔ１，Ｔ２が所定の条件（式（８）：（１／４）Ｔｃ＋Ｔａ＞［（π＋２）／４π］×Ｔｃ）を満たすかを判別する（Ｓ２３）。第２制御回路７０は、判定結果に応じて、出力回路６３ｂがＮＭＯＳトランジスタ３６をオンする信号を出力するタイミングを制御する信号Ｓｍｄ２を出力する。

ここで、算出回路６２ｂは、Ｆｒｅｑ≦ｆｔｈを満たすか否かに応じて出力回路６３へ送信する算出結果を変化させる。期間Ｔ１，Ｔ２が所定条件を満たす場合（Ｓ２３：Ｙｅｓ）に、算出回路６２ｂにおいて、Ｆｒｅｑ≦ｆｔｈを満たすか否かの判定がされる（Ｓ２４）。

Ｆｒｅｑ≦ｆｔｈである場合（Ｓ２４：Ｙｅｓ）には、算出回路６２ｂからの算出結果は、期間Ｔ１となる。出力回路６３ｂは、信号Ｓｍｄ２と、算出回路６２ｂの算出結果とに基づいて、信号Ｖｏｎを出力する（Ｓ２５）

一方、Ｆｒｅｑ＞ｆｔｈである場合（Ｓ２４：Ｎｏ）、算出回路６２ｂからの算出結果は、期間Ｔｘ＝Ｔ１＋ｎＴｃとなる。出力回路６３ｂは、信号Ｓｍｄ２と、算出回路６２ｂの算出結果とに基づいて、信号Ｖｏｎを出力する（Ｓ２６）。

期間Ｔ１，Ｔ２が所定条件を満たさない場合（Ｓ２３：Ｙｅｓ）に、算出回路６２ｂにおいて、Ｆｒｅｑ≦ｆｔｈを満たすか否かの判定がされる（Ｓ２７）。

Ｆｒｅｑ≦ｆｔｈである場合（Ｓ２７：Ｙｅｓ）には、算出回路６２ｂからの算出結果は、期間Ｔ２となる。出力回路６３ｂは、信号Ｓｍｄ２と、算出回路６２ｂの算出結果とに基づいて、信号Ｖｏｎを出力する（Ｓ２８）。

一方、Ｆｒｅｑ＞ｆｔｈである場合（Ｓ２４：Ｎｏ）、算出回路６２ｂからの算出結果は、期間Ｔｙ＝Ｔ２＋ｎＴｃとなる。出力回路６３ｂは、信号Ｓｍｄ２と、算出回路６２ｂの算出結果とに基づいて、信号Ｖｏｎを出力する（Ｓ２９）。

以上により、力率改善ＩＣ３５ｂにおいても、共振現象および導通現象のいずれの現象が生じる場合でも、電圧Ｖｄｒが極小となるタイミングでＮＭＯＳトランジスタ３６を駆動できる。これにより、力率改善ＩＣ３５ｂは、ＡＣ－ＤＣコンバータ１０ｂにおけるスイッチング損失を低減できる。

＝＝ＡＣ－ＤＣコンバータ１０ｃの構成＝＝
図１５は、実施形態に係るＡＣ－ＤＣコンバータ１０ｃの回路図の一例を示す。ＡＣ－ＤＣコンバータ１０ｃは、図６のＡＣ－ＤＣコンバータ１０ｂの力率改善ＩＣ３５ａの有する端子とは、異なる端子を有する力率改善ＩＣ３５ｃを含む。なお、図１および図６における符号と同じ符号を付した構成は、同じ構成に対応する。

本実施形態の力率改善ＩＣ３５ｃは、整流電圧Ｖｒを分圧した電圧が印加される端子ＶＲを含まない。また、ＡＣ－ＤＣコンバータ１０ｃは、抵抗４４，４５を含まない。

力率改善ＩＣ３５ｃは、
Ｔｃｒｓ／（Ｔｏｎ＋Ｔｃｒｓ）＜１／２・・・（４）
の判定原理２に基づいて、共振現象が発生しているか、導通現象が発生しているかを判定する。そして、力率改善ＩＣ３５ｃは、導通現象が生じている場合には、
Ｔａ＝（Ｔｃ／２π）×（Ｔｃｒｓ／Ｔｏｎ）・・・（９）
の算出原理２に基づいて導通期間を算出する。そして、力率改善ＩＣ３５ｃは、ＮＭＯＳトランジスタ３６をオンするタイミングを制御する。これにより、力率改善ＩＣ３５ｃは、導通現象に対応できる。以下では力率改善ＩＣ３５ｃの構成について説明する。

＝＝＝力率改善ＩＣ３５ｃの構成＝＝＝
図１６は、力率改善ＩＣ３５ｃの構成の一例を示す。力率改善ＩＣ３５ｂは、ＡＤＣ５１，５３，５５，５８（Analog-to-Digital Converter）、オン期間設定回路５２、Ｔｃｒｓ検出回路８１、信号出力回路５６ｃ、電流源５７、周波数検出回路５９、駆動回路６０、および第１制御回路８２を含む。ここで、図７における符号と同じ符号を付した構成は、同じ構成に対応する。

以下では、主に力率改善ＩＣ３５ｃが、力率改善ＩＣ３５ａ，３５ｂと相違する点について説明する。

Ｔｃｒｓ検出回路８１は、ＮＭＯＳトランジスタ３６をオフしてから、インダクタ電流ＩＬがほぼゼロ（例えば数ｍＡ）となるまでの期間を検出する。具体的には、Ｔｃｒｓ検出回路８１は、電圧Ｖｄｒにより、ＮＭＯＳトランジスタ３６をオフしたタイミングを検出し、後述のゼロ電流検出回路６１ｃから出力される信号Ｖｄｅｔにより、インダクタ電流ＩＬがほぼゼロとなったタイミングを検出する。Ｔｃｒｓ検出回路８１は、これらのタイミングの差分により、期間Ｔｃｒｓを検出する。

第１制御回路８２は、期間Ｔｏｎ，Ｔｃｒｓにより、
Ｔｃｒｓ／（Ｔｏｎ＋Ｔｃｒｓ）＜１／２・・・（４）
を満たすか否かの判定を行う判定原理２に基づき、共振現象および導通現象のいずれの現象が起きているかを判定し、判定結果に応じた信号Ｓｍｄ１を出力する。

信号出力回路５６ｃは、インダクタ電流ＩＬがほぼゼロとなると、期間Ｔｄｅｌａｙ後にＮＭＯＳトランジスタ３６をオンする信号Ｖｏｎを出力する。信号出力回路５６ｃは、ゼロ電流検出回路６１ｃ、算出回路６２ｃ、および出力回路６３ｃを含む。

ゼロ電流検出回路６１ｃは、ゼロ電流検出回路６１ａ，６１ｂと同様、電圧Ｖｃｓに基づいて、インダクタ電流ＩＬがほぼゼロとなったことを検出すると、信号Ｖｄｅｔを出力する。

算出回路６２ｃについて、図１７を参照して、以下で説明する。

＝＝＝算出回路６２ｃが行う処理＝＝＝
図１７は、算出回路６２ｃが行う処理の一例を示す。第１制御回路８２からの信号Ｓｍｄ１に基づいて、算出回路６２ｃがいずれのモードで動作するかが選択される。

なお、算出回路６２ｃが算出を行う頻度は、算出回路６２ａと同様に、インダクタ電流ＩＬ、整流電圧Ｖｒ、または出力電圧Ｖｏｕｔ等の変化する周期に比べて十分短い所定周期毎であってよい。また、算出回路６２ｃは、ゼロ電流検出回路６１ｃによりインダクタ電流ＩＬがほぼゼロとなったことを検出する毎に算出を行ってもよい。

算出回路６２ｃは、第１モードにおいて、スイッチング周波数Ｆｒｅｑが所定の閾値ｆｔｈ（例えば２００ｋＨｚ）以下である場合には、期間Ｔｄｅｌａｙの算出結果を期間Ｔ１＝（１／４）×Ｔｃ＋（Ｔｃ／２π）×（Ｔｃｒｓ／Ｔｏｎ）・・・（１２）とする。

一方で、算出回路６２ｃは、スイッチング周波数Ｆｒｅｑが所定の閾値ｆｔｈを上回っている場合には、期間Ｔｄｅｌａｙとして算出結果をＴ１＋ｎＴｃ（ｎは自然数）とする。

スイッチング周波数Ｆｒｅｑが高くなると、スイッチングによる電力損失が大きくなる。スイッチング損失を低減するために、期間Ｔｄｅｌａｙを長くして、スイッチング周波数を低減する。自然数ｎの大きさは、周波数Ｆｒｅｑが所定の閾値ｆｔｈとなるように予め設定される。これにより、スイッチング周波数Ｆｒｅｑを所定の閾値ｆｔｈ以下に維持することができる。

また、算出回路６２ｃは、第２モードにおいて、スイッチング周波数Ｆｒｅｑが所定の閾値ｆｔｈ以下である場合には、期間Ｔｄｅｌａｙの算出結果を期間Ｔ２＝（１／２）×Ｔｃ・・・（１１）とする。

さらに、算出回路６２ｃは、スイッチング周波数Ｆｒｅｑが所定の閾値ｆｔｈを上回っている場合には、期間Ｔｄｅｌａｙとして算出結果をＴ２＋ｎＴｃ（ｎは自然数）とする。自然数ｎの大きさは、ＴｄｅｌａｙがＴ１＋ｎＴｃである場合、Ｔ２＋ｎＴｃである場合のいずれにおいても周波数Ｆｒｅｑが所定の閾値ｆｔｈとなるように予め設定される。これにより、期間Ｔｄｅｌａｙがより長くなり、スイッチング周波数Ｆｒｅｑを所定の閾値ｆｔｈ以下に維持することができる。

図１６の出力回路６３ｃは、インダクタ電流ＩＬがほぼゼロとなったことを示す信号Ｖｄｅｔに応じて、算出回路６２ｃの算出した期間Ｔｄｅｌａｙに基づくタイミングで、ＮＭＯＳトランジスタ３６をオンする信号Ｖｏｎを出力する。

＝＝＝力率改善ＩＣ３５ｃの動作フロー＝＝＝
図１８は、力率改善ＩＣ３５ｃの動作フローの一例を示す。なお、図１８の動作フローの各ステップと、図１０および図１１の波形におけるタイミングとの関係は、図９と同様である。

周波数検出回路５９は、駆動回路Ｖｄｒｖに基づいてスイッチング周波数Ｆｒｅｑを検出する（Ｓ３１）。周波数検出回路５９は、検出結果に基づく周波数のデータＦｒｅｑを算出回路６２ｃに出力する。

次に、第１制御回路５４は、電圧Ｖｒが電圧Ｖｏｕｔの（１／２）倍より大きいか否かを判別する（Ｓ３２）。第１制御回路５４は、判定結果に応じて、算出回路６２ｃの動作モードを制御する信号Ｓｍｄ１を出力する。

Ｔｃｒｓ／（Ｔｏｎ＋Ｔｃｒｓ）＜１／２・・・（４）である場合（Ｓ３２：ＮＯ）、ボディダイオード３７の導通現象が発生する。そこで、算出回路６２ｃは、第１モードにより、期間Ｔ１＝（１／４）×Ｔｃ＋（Ｔｃ／２π）×（Ｔｃｒｓ／Ｔｏｎ）・・・（１２）を算出する（Ｓ３３）。

さらに、算出回路６２ｃは、周波数のデータＦｒｅｑに基づいて、スイッチング周波数Ｆｒｅｑが閾値ｆｔｈ以下であるかを判定する（Ｓ３４）。

算出回路６２ｃは、Ｆｒｅｑ≦ｆｔｈを満たす場合（Ｓ３４：Ｙｅｓ）には、算出結果として期間Ｔｄｅｌａｙ＝Ｔ１を出力（Ｓ３５）し、Ｆｒｅｑ＞ｆｔｈ（Ｓ３４：Ｎｏ）である場合には、算出結果として期間Ｔｄｅｌａｙ＝Ｔｘ＝Ｔ１＋ｎＴｃを出力（Ｓ３６）する（Ｔｘ＞Ｔ１）。

一方、Ｔｃｒｓ／（Ｔｏｎ＋Ｔｃｒｓ）≧１／２（Ｓ３２：Ｙｅｓ）である場合、共振現象が発生する。したがって、算出回路６２ｃは、第２モードにより、期間Ｔ２＝（１／２）×Ｔｃ・・・（１１）を算出する（Ｓ３７）。

さらに、算出回路６２ｃは、周波数のデータＦｒｅｑに基づいて、スイッチング周波数Ｆｒｅｑが閾値ｆｔｈ以下であるかを判定する（Ｓ３８）。

算出回路６２ｃは、Ｆｒｅｑ≦ｆｔｈを満たす場合（Ｓ３８：Ｙｅｓ）には、算出結果として期間Ｔｄｅｌａｙ＝Ｔ２を出力（Ｓ３９）し、Ｆｒｅｑ＞ｆｔｈである場合（Ｓ３８：Ｎｏ）には、算出結果として期間Ｔｄｅｌａｙ＝Ｔｙ＝Ｔ２＋ｎＴｃを出力（Ｓ４０）する（Ｔｙ＞Ｔ２）。

出力回路６３ｃは、インダクタ電流ＩＬが０となったことが検出されると、算出回路６２ｃの算出結果に応じた期間Ｔｄｅｌａｙ経過後に信号Ｖｏｎを出力する（Ｓ４１）。

以上により、力率改善ＩＣ３５ｃにおいても、共振現象および導通現象のいずれの現象が生じる場合でも、電圧Ｖｄｒが極小となるタイミングでＮＭＯＳトランジスタ３６を駆動できる。これにより、力率改善ＩＣ３５ｃは、ＡＣ－ＤＣコンバータ１０ｃにおけるスイッチング損失を低減できる。

＝＝＝力率改善ＩＣ３５ｄの構成＝＝＝
図１９は、力率改善ＩＣ３５ｄの構成の一例を示す。

力率改善ＩＣ３５ｄは、ＡＤＣ５１，５５，５８（Analog-to-Digital Converter）、オン期間設定回路５２、信号出力回路５６ｄ、電流源５７、周波数検出回路５９、駆動回路６０、および第２制御回路７０を含む。ここで、図１２における符号と同じ符号を付した構成は、同じ構成に対応する。力率改善ＩＣ３５ｄは、図１５のＡＣ－ＤＣコンバータ１０ｃにおいて、力率改善ＩＣ３５ｃを置き換えて含まれるよう構成される。

以下では、主に力率改善ＩＣ３５ｄが、力率改善ＩＣ３５ｃと相違する点について説明する。力率改善ＩＣ３５ｄは、第１制御回路５４を含まず、信号出力回路５６ｄ、および第２制御回路７０を含む点で力率改善ＩＣ３５ｃと相違する。

力率改善ＩＣ３５ｄは、
（１／４）Ｔｃ＋Ｔａ＞［（π＋２）／４π］×Ｔｃ・・・（８）
の判定原理３に基づいて、共振現象が発生しているか、導通現象が発生しているかを判定する。そして、力率改善ＩＣ３５ｄは、判定結果に基づいて、ＮＭＯＳトランジスタ３６のゲート電極に印加する電圧Ｖｄｒを、期間Ｔ１に応じたタイミングで変化させるか、または期間Ｔ２に応じたタイミングで変化させるかを制御する。

信号出力回路５６ｄは、
Ｔａ＝（Ｔｃ／２π）×（Ｔｃｒｓ／Ｔｏｎ）・・・（９）
の算出原理２に基づいて、ＮＭＯＳトランジスタ３６がオフとなった後、インダクタ電流ＩＬが０となると、期間Ｔ１またはＴ２に応じたタイミングで信号Ｖｏｎを出力する。信号出力回路５６ｄは、ゼロ電流検出回路６１ｄ、算出回路６２ｄ、および出力回路６３ｄを含む。

第２制御回路７０は、判定原理３の式（８）：（１／４）Ｔｃ＋Ｔａ＞［（π＋２）／４π］×Ｔｃの条件を満たすかどうかを判定する。以下では、図２０および図２１を参照して算出回路６２ｄの具体的な構成について説明するが、ここで第２制御回路７０と、算出回路６２ｄとの関係についても説明する

＝＝＝算出回路６２ｄと、第２制御回路７０とが行う処理＝＝＝
図２０は、算出回路６２ｄと、第２制御回路７０とが行う処理の一例を示す。

算出回路６２ｄは、期間Ｔ１＝（１／４）×Ｔａ＋（Ｔｃ／２π）×（Ｔｃｒｓ／Ｔｏｎ）・・・（１２），Ｔ２＝（１／２）×Ｔｃ・・・（１１）を算出し続ける。具体的には、算出回路６２ｄは、電圧Ｖｒｔ，Ｔｃｒｓ，Ｔｏｎ、および周波数Ｆｒｅｑのデータに基づいて、期間Ｔ１を算出できる。さらに、算出回路６２ｄは、出力回路６３ｄに対し、スイッチング周波数Ｆｒｅｑが閾値ｆｔｈ以下（Ｆｒｅｑ≦ｆｔｈ）である場合には、算出結果Ｔ１を出力し、Ｆｒｅｑ＞ｆｔｈである場合には、算出結果Ｔ１＋ｎＴｃを出力する。

また、算出回路６２ｄは、電圧Ｖｒｔ，Ｔｃｒｓ，Ｔｏｎ、および周波数Ｆｒｅｑのデータに基づいて、期間Ｔ２を算出できる。また、算出回路６２ｄは、出力回路６３ｂに対し、Ｆｒｅｑ≦ｆｔｈである場合には、算出結果Ｔ２を出力し、Ｆｒｅｑ＞ｆｔｈである場合には、算出結果Ｔ２＋ｎＴｃを出力する。

第２制御回路７０は、算出回路６２ｄの算出結果に基づいて、判定原理３の式（８）の条件を満たすかどうかを判定する。これにより、第２制御回路７０は、出力回路６３ｄがＮＭＯＳトランジスタ３６をオンするタイミングを期間Ｔ１に基づいて行うか、または期間Ｔ２に基づいて行うかを制御する信号Ｓｍｄ２を出力する。なお、本実施形態では、期間Ｔ１および期間Ｔ２に基づいて、判定を行うが、判定には、期間Ｔ１＋ｎＴｃと、期間Ｔ２＋ｎＴｃを用いてもよい。

出力回路６３ｄは、期間Ｔ１，Ｔ２が式（８）の条件を満たす場合、期間Ｔ１に基づいて信号Ｖｏｎを出力（第１モード）し、式（８）の条件を満たさない場合、期間Ｔ２に基づいて信号Ｖｏｎを出力（第２モード）する。特にＦｒｅｑ≦ｆｔｈを満たす場合には、出力回路６３は、期間Ｔ１またはＴ２に基づくタイミングで信号を出力し、Ｆｒｅｑ＞ｆｔｈである場合には、期間Ｔ１＋ｎＴｃまたはＴ２＋ｎＴｃに基づくタイミングで信号を出力する。

＝＝＝力率改善ＩＣ３５ｄの動作フロー＝＝＝
図２１は、力率改善ＩＣ３５ｄの動作フローの一例を示す。

まず、周波数検出回路５９は、駆動回路Ｖｄｒｖに基づいてスイッチング周波数Ｆｒｅｑを検出する（Ｓ５１）。周波数検出回路５９は、検出結果に基づく周波数Ｆｒｅｑのデータを算出回路６２ｄに出力する。

次に、算出回路６２ｄは、期間Ｔ１＝（１／４）×Ｔｃ＋（Ｔｃ／２π）×［Ｔｃｒｓ／Ｔｏｎ］・・・（１２）と、期間Ｔ２＝（１／２）×Ｔｃ・・・（１１）を算出する（Ｓ５２）。

次に、第２制御回路７０は、期間Ｔ１，Ｔ２が所定の条件（式（８）：（１／４）Ｔｃ＋Ｔａ＞［（π＋２）／４π］×Ｔｃ）を満たすかを判別する（Ｓ５３）。第２制御回路７０は、判定結果に応じて、出力回路６３ｄがＮＭＯＳトランジスタ３６をオンする信号を出力するタイミングを制御する信号Ｓｍｄ２を出力する。

ここで、算出回路６２ｄは、Ｆｒｅｑ≦ｆｔｈを満たすか否かに応じて出力回路６３へ送信する算出結果を変化させる。

期間Ｔ１，Ｔ２が所定条件を満たす場合（Ｓ５３：Ｙｅｓ）に、算出回路６２ｄにおいて、Ｆｒｅｑ≦ｆｔｈを満たすか否かの判定がされる（Ｓ５４）。

Ｆｒｅｑ≦ｆｔｈである場合（Ｓ５４：Ｙｅｓ）には、算出回路６２ｄからの算出結果は、期間Ｔ１となる。出力回路６３ｄは、信号Ｓｍｄ２と、算出回路６２ｄの算出結果とに基づいて、信号Ｖｏｎを出力する（Ｓ５５）

一方、Ｆｒｅｑ＞ｆｔｈである場合（Ｓ５４：Ｎｏ）、算出回路６２ｄからの算出結果は、期間Ｔｘ＝Ｔ１＋ｎＴｃとなる。出力回路６３ｄは、信号Ｓｍｄ２と、算出回路６２ｄの算出結果とに基づいて、信号Ｖｏｎを出力する（Ｓ５６）。

期間Ｔ１，Ｔ２が所定条件を満たさない場合（Ｓ５３：Ｙｅｓ）に、算出回路６２ｄにおいて、Ｆｒｅｑ≦ｆｔｈを満たすか否かの判定がされる（Ｓ５７）。

Ｆｒｅｑ≦ｆｔｈである場合（Ｓ５７：Ｙｅｓ）には、算出回路６２ｄからの算出結果は、期間Ｔ２となる。出力回路６３ｄは、信号Ｓｍｄ２と、算出回路６２ｄの算出結果とに基づいて、信号Ｖｏｎを出力する（Ｓ５８）。

一方、Ｆｒｅｑ＞ｆｔｈである場合（Ｓ５４：Ｎｏ）、算出回路６２ｄからの算出結果は、期間Ｔｙ＝Ｔ２＋ｎＴｃとなる。出力回路６３ｄは、信号Ｓｍｄ２と、算出回路６２ｄの算出結果とに基づいて、信号Ｖｏｎを出力する（Ｓ５９）。

以上により、力率改善ＩＣ３５ｄにおいても、共振現象および導通現象のいずれの現象が生じる場合でも、電圧Ｖｄｒが極小となるタイミングでＮＭＯＳトランジスタ３６を駆動できる。これにより、力率改善ＩＣ３５ｄは、ＡＣ－ＤＣコンバータ１０ｃにおけるスイッチング損失を低減できる。

＝＝＝まとめ＝＝＝
以上、本実施形態の、ＡＣ－ＤＣコンバータ１０ｂ，１０ｃ、力率改善ＩＣ３５ａ～３５ｄについて説明した。

力率改善ＩＣ３５ａ～３５ｄでは、ＮＭＯＳトランジスタ３６のスイッチング損失を減少させるべく、ＮＭＯＳトランジスタ３６をオフし、インダクタ電流ＩＬがほぼゼロとなってからボディダイオード３７の導通期間経過後にＮＭＯＳトランジスタ３６をオンする。上記構成によれば、導通現象が起きる場合にあっても、ＮＭＯＳトランジスタ３６のドレイン－ソース電圧Ｖｄｓが極小値となるタイミングでＮＭＯＳトランジスタ３６をオンすることができる。これにより、ＡＣ－ＤＣコンバータ１０ｂにおけるＮＭＯＳトランジスタ３６のスイッチング損失を低減できる。

また、力率改善ＩＣ３５ａの信号出力回路５６ａは、ＮＭＯＳトランジスタ３６をオフしてからインダクタ電流ＩＬがほぼゼロとなったことを検出するゼロ電流検出回路６１ａと、帰還電圧Ｖｆｂと、整流電圧Ｖｒに応じた電圧Ｖｒｄｉｖと、インダクタ電流の共振周期Ｔｃと、に基づいて、期間Ｔ１を算出する算出回路６２ａと、インダクタ電流ＩＬがほぼゼロとなってから、期間Ｔ１が経過した後に信号Ｖｏｎを出力する出力回路６３ａと、を含む。

これにより、帰還電圧Ｖｆｂと、整流電圧Ｖｒとに基づいて、ボディダイオード３７の導通期間に基づく、ＮＭＯＳトランジスタ３６のオンタイミングを算出し、スイッチング損失を低減できる。

また、力率改善ＩＣ３５ａは、算出回路６２ａを第１モードまたは第２モードで動作させる第１制御回路５４を備え、算出回路６２ａは、第１モードの場合、期間Ｔ１を算出し、第２モードの場合、期間Ｔｃに応じた期間Ｔ２を算出する。さらに、出力回路６３ａは、インダクタ電流ＩＬがほぼゼロとなってから、算出回路６２ａで算出された期間Ｔｄｅｌａｙが経過した後に信号Ｖｏｎを出力する。

これにより、力率改善ＩＣ３５ａは、帰還電圧Ｖｆｂと、整流電圧Ｖｒとに基づいて、ボディダイオード３７の導通現象および共振現象のいずれが生じた場合でも、電圧Ｖｄｓが極小値となるタイミングで、ＮＭＯＳトランジスタ３６をオンできる。従って、ＮＭＯＳトランジスタ３６のスイッチング損失を低減できる。

また、第１制御回路５４は、整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より低い場合に、算出回路６２ａを第１モードで動作させ、整流電圧Ｖｒが出力電圧Ｖｏｕｔの１／２倍より高い場合に、算出回路６２ａを第２モードで動作させる。

これにより、第１制御回路５４は、判定原理１によって、導通現象および共振現象のいずれが生じているかを判定できる。

また、力率改善ＩＣ３５ｂは、出力回路６３ｃを第１モードまたは第２モードで動作させる第２制御回路７０を備え、算出回路６２ｃは、期間Ｔ１と、期間Ｔ２と、を算出し、出力回路６３は、第１モードの場合、インダクタ電流がほぼゼロとなってから、期間Ｔ１が経過した後に信号Ｖｏｎを出力し、第２モードの場合、インダクタ電流ＩＬがほぼゼロとなってから、期間Ｔ２が経過した後に信号Ｖｏｎを出力する。

これにより、力率改善ＩＣ３５ｂは、判定原理３および算出原理２に基づいて、ボディダイオード３７の導通期間に基づいて、電圧Ｖｄｓが極小値となったタイミングでＮＭＯＳトランジスタ３６をオンできる。従って、力率改善ＩＣ３５ｃはスイッチング損失を低減できる。

また、第２制御回路７０は、期間Ｔ１と期間Ｔ２とが判定原理３の式（７）を満たすと、出力回路６３ｂを第１モードで動作させ、期間Ｔ１と期間Ｔ２とが式（７）を満たさないと、出力回路６３ｂを第２モードで動作させる。

これにより、第２制御回路７０は、判定原理３によって、導通現象および共振現象のいずれが生じているかを判定できる。

また、信号出力回路５６ｃは、ＮＭＯＳトランジスタ３６をオフしてからインダクタ電流ＩＬがほぼゼロとなったことを検出するゼロ電流検出回路６１ｃと、駆動回路６０がＮＭＯＳトランジスタ３６をオンしてからオフするまでの期間Ｔｏｎと、ＮＭＯＳトランジスタ３６をオフしてからほぼゼロとなるまでの期間Ｔｃｒｓと、インダクタ電流ＩＬの共振周期Ｔｃと、に基づいて、期間Ｔ１を算出する算出回路６２ｃと、インダクタ電流ＩＬがほぼゼロとなってから、期間Ｔ１が経過した後に信号Ｖｏｎを出力する出力回路６３ａと、を含む。

これにより、力率改善ＩＣ３５ｃは、ボディダイオード３７の導通期間に基づいて、電圧Ｖｄｓが極小値となったタイミングでＮＭＯＳトランジスタ３６をオンできる。従って、力率改善ＩＣ３５ｃはスイッチング損失を低減できる。

また、力率改善ＩＣ３５ｃは、算出回路６２ｃを第１モードまたは第２モードで動作させる第１制御回路８２を備え、算出回路６２ｃは、第１モードの場合、期間Ｔ１を算出し、第２モードの場合、期間Ｔ２を算出し、出力回路６３ｃは、インダクタ電流ＩＬがほぼゼロとなってから、算出回路６２ｃで算出された期間Ｔｄｅｌａｙが経過した後に信号Ｖｏｎを出力する。

これにより、算出原理２に基づいて、整流電圧Ｖｒに基づく電圧Ｖｒｄｉｖを直接検出することなく、導通現象および共振現象のいずれが生じている場合にあっても、電圧Ｖｄｓが極小値となったタイミングでＮＭＯＳトランジスタ３６をオンできる。従って、力率改善ＩＣ３５ｃはスイッチング損失を低減できる。

第１制御回路８２は、期間Ｔｏｎと、期間Ｔｃｒｓとに基づく比が１／２より小さい場合、算出回路６２ｃを第１モードで動作させ、比が１／２より大きい場合、算出回路６２ｃを第２モードで動作させる。

これにより、判定原理２に基づいて、整流電圧Ｖｒに基づく電圧Ｖｒｄｉｖを直接検出することなく、導通現象および共振現象のいずれが生じているかを判定できる。

力率改善ＩＣ３５ｄは、出力回路６３ｄを第１モードまたは第２モードで動作させる第２制御回路７０を備え、算出回路６２ｄは、期間Ｔ１と、期間Ｔ２と、を算出し、出力回路６３ｄは、第１モードの場合、インダクタ電流ＩＬがほぼゼロとなってから、期間Ｔ１が経過した後に信号Ｖｏｎを出力し、第２モードの場合、インダクタ電流ＩＬがほぼゼロとなってから、期間Ｔ２が経過した後に信号Ｖｏｎを出力する。

これにより、力率改善ＩＣ３５ｄによっても、ＮＭＯＳトランジスタ３６のスイッチング損失を低減できる。

また、力率改善ＩＣ３５ａ～３５ｄのＮＭＯＳトランジスタ３６のスイッチング周波数Ｆｒｅｑを検出する周波数検出回路５９を備え、信号出力回路５６ａ～５６ｄは、スイッチング周波数Ｆｒｅｑが閾値ｆｔｈより高い場合、期間Ｔ１，Ｔ２より長い期間Ｔ１＋ｎＴｃ，Ｔ２＋ｎＴｃが経過した後に信号Ｖｏｎを出力する。

これにより、ｎを適切な大きさに設定することにより、スイッチング周波数Ｆｒｅｑを一定以下に維持し、スイッチング損失を低減することができる。

また、力率改善ＩＣ３５ａ～３５ｄを有するＡＣ－ＤＣコンバータ１０ｂ，１０ｃが提供される。これにより、スイッチング損失が低減された電源回路である、ＡＣ－ＤＣコンバータ１０ｂ，１０ｃが提供される。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。本発明の技術的範囲には、その趣旨を逸脱することなく、その様な変更または改良を加えた形態およびその均等物も含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ａ～１０ｃ ＡＣ－ＤＣコンバータ
１１ 負荷
２０ 交流電源
２１ インダクタ
２２ キャパシタ
３０ 全波整流回路
３１，３２ キャパシタ
３３ インダクタ
３４ ダイオード
３５ 力率改善ＩＣ
３６ ＮＭＯＳトランジスタ
３７ ボディダイオード
３８ 寄生キャパシタ
４０～４５ 抵抗
５１，５３，５５，５８ ＡＤＣ
５２ オン期間設定回路
５４ 第１制御回路
５６ａ～５６ｄ 信号出力回路
５７ 電流源
５９ 周波数検出回路
６０ 駆動回路
６１ａ～６１ｄ ゼロ電流検出回路
６２ａ～６２ｄ 算出回路
６３ａ～６３ｄ 出力回路
７０ 第２制御回路
８１ Ｔｃｒｓ検出回路
８２ 第１制御回路
１００ 力率改善ＩＣ

Claims (13)

1. 交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングするスイッチング制御回路であって、
   前記トランジスタがオフしてから前記インダクタ電流が第１所定値となると、前記トランジスタの寄生ダイオードが導通する導通期間に応じた第１期間が経過した後に、前記トランジスタをオンする信号を出力する信号出力回路と、
   前記信号に基づいて、前記トランジスタをオンし、前記出力電圧に応じた帰還電圧に基づいて、前記トランジスタをオフする駆動回路と、
   を備える、
   スイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路であって、
   前記信号出力回路は、
   前記トランジスタをオフしてから前記インダクタ電流が前記第１所定値となったことを検出する検出回路と、
   前記帰還電圧と、前記整流電圧に応じた電圧と、前記インダクタ電流の共振周期と、に基づいて、前記第１期間を算出する算出回路と、
   前記インダクタ電流が前記第１所定値となってから、算出された前記第１期間が経過した後に前記信号を出力する出力回路と、
   を含む、
   スイッチング制御回路。
3. 請求項２に記載のスイッチング制御回路であって、
   前記算出回路を第１モードまたは第２モードで動作させる第１制御回路を備え、
   前記算出回路は、
   前記第１モードの場合、前記第１期間を算出し、前記第２モードの場合、前記インダクタの共振周期に応じた第２期間を算出し、
   前記出力回路は、
   前記インダクタ電流が前記第１所定値となってから、前記算出回路で算出された期間が経過した後に前記信号を出力する、
   スイッチング制御回路。
4. 請求項３に記載のスイッチング制御回路であって、
   前記第１制御回路は、
   前記整流電圧が前記出力電圧の１／２倍より低い場合に、前記算出回路を前記第１モードで動作させ、前記整流電圧が前記出力電圧の１／２倍より高い場合に、前記算出回路を前記第２モードで動作させる、
   スイッチング制御回路。
5. 請求項２に記載のスイッチング制御回路であって、
   前記出力回路を第１モードまたは第２モードで動作させる第２制御回路を備え、
   前記算出回路は、
   前記第１期間と、前記インダクタの共振周期に応じた第２期間と、を算出し、
   前記出力回路は、
   前記第１モードの場合、前記インダクタ電流が前記第１所定値となってから、前記第１期間が経過した後に前記信号を出力し、前記第２モードの場合、前記インダクタ電流が前記第１所定値となってから、前記第２期間が経過した後に前記信号を出力する、
   スイッチング制御回路。
6. 請求項５に記載のスイッチング制御回路であって、
   前記第２制御回路は、
   前記第１期間と前記第２期間とが所定の条件を満たすと、前記出力回路を前記第１モードで動作させ、前記第１期間と前記第２期間とが前記所定の条件を満たさないと、前記出力回路を前記第２モードで動作させる、
   スイッチング制御回路。
7. 請求項１に記載のスイッチング制御回路であって、
   前記信号出力回路は、
   前記トランジスタをオフしてから前記インダクタ電流が前記第１所定値となったことを検出する検出回路と、
   前記駆動回路が前記トランジスタをオンしてからオフするまでのオン期間と、前記トランジスタをオフしてから前記第１所定値となるまでの期間と、前記インダクタ電流の共振周期と、に基づいて、前記第１期間を算出する算出回路と、
   前記インダクタ電流が前記第１所定値となってから、算出された前記第１期間が経過した後に前記信号を出力する出力回路と、
   を含む、
   スイッチング制御回路。
8. 請求項７に記載のスイッチング制御回路であって、
   前記算出回路を第１モードまたは第２モードで動作させる第１制御回路を備え、
   前記算出回路は、
   前記第１モードの場合、前記第１期間を算出し、前記第２モードの場合、前記インダクタの共振周期に応じた第２期間を算出し、
   前記出力回路は、
   前記インダクタ電流が前記第１所定値となってから、前記算出回路で算出された期間が経過した後に前記信号を出力する、
   スイッチング制御回路。
9. 請求項８に記載のスイッチング制御回路であって、
   前記第１制御回路は、
   前記オン期間と、前記トランジスタをオフしてから前記第１所定値となるまでの期間とに基づく比が第２所定値より小さい場合、前記算出回路を前記第１モードで動作させ、前記比が第２所定値より大きい場合、前記算出回路を前記第２モードで動作させる、
   スイッチング制御回路。
10. 請求項７に記載のスイッチング制御回路であって、
    前記出力回路を第１モードまたは第２モードで動作させる第２制御回路を備え、
    前記算出回路は、
    前記第１期間と、前記インダクタの共振周期に応じた第２期間と、を算出し、
    前記出力回路は、
    前記第１モードの場合、前記インダクタ電流が前記第１所定値となってから、前記第１期間が経過した後に前記信号を出力し、前記第２モードの場合、前記インダクタ電流が前記第１所定値となってから、前記第２期間が経過した後に前記信号を出力する、
    スイッチング制御回路。
11. 請求項１０に記載のスイッチング制御回路であって、
    前記第２制御回路は、
    前記第１期間と前記第２期間とが所定の条件を満たすと、前記出力回路を前記第１モードで動作させ、前記第１期間と前記第２期間とが前記所定の条件を満たさないと、前記出力回路を前記第２モードで動作させる、
    スイッチング制御回路。
12. 請求項２から１１のいずれか一項に記載のスイッチング制御回路であって、
    前記トランジスタのスイッチング周波数を検出する周波数検出回路を備え、
    前記信号出力回路は、
    前記スイッチング周波数が第３所定値より高い場合、算出された期間より長い期間が経過した後に前記信号を出力する、
    スイッチング制御回路。
13. 交流電圧から目的レベルの出力電圧を生成する電源回路であって、
    前記交流電圧に応じた整流電圧が印加されるインダクタと、
    前記インダクタに流れるインダクタ電流を制御するトランジスタと、
    前記トランジスタのスイッチングするスイッチング制御回路と、
    を備え、
    前記スイッチング制御回路は、
    前記トランジスタがオフしてから前記インダクタ電流が第１所定値となると、前記トランジスタの寄生ダイオードが導通する導通期間に応じた第１期間が経過した後に、前記トランジスタをオンする信号を出力する信号出力回路と、
    前記信号に基づいて、前記トランジスタをオンし、前記出力電圧に応じた帰還電圧に基づいて、前記トランジスタをオフする駆動回路と、
    を含む、
    電源回路。
    

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