JP2009261042A - 電源装置および半導体集積回路装置 - Google Patents

電源装置および半導体集積回路装置 Download PDF

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Abstract

【課題】ＰＦＣコントローラを用いた電源装置の軽負荷時における効率を大幅に向上させる。
【解決手段】ＰＦＣコントローラ１０には、電圧／電流変換部１７が設けられている。電圧／電流変換部１７は、出力電圧の電圧レベルを検出する誤差増幅器１１から出力された信号の電圧を任意の電流値に変換し、補正電流として出力する。電圧／電流変換部１７は、誤差増幅器１１が軽負荷時と検出した際に大きな電流値の補正電流を出力し、ＰＦＣコントローラ１０が出力電圧を下げる制御を行う。
【選択図】図２

Description

本発明は、ＡＣ／ＤＣコンバータによる電源生成技術に関し、特に、ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）コントローラを用いた出力電圧の制御に有効な技術に関する。
コンピュータやサーバなどの電子機器における電源においては、近年、省エネ化が重要な課題となってきている。たとえば、ＥＮＥＲＧＹ ＳＴＡＲ４．０や８０ｐｌｕｓｅといった省電力基準の規格により、特に、軽負荷（たとえば、最大負荷の２０％）で規定されている効率を達成させるべく電源メーカは様々な工夫とコストを費やしている。
この種の電源装置においては、上述した省電力基準を満足するために、たとえば、該電源装置の初段に、高調波電流を抑えるために商用電源に流れる電流を正弦波に近づける力率改善（ＰＦＣ：Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）対策を施しているＰＦＣ電源装置が広く知られている。
このＰＦＣ電源装置は、機器の入力ラインにインダクタンスを入れて電流を平滑するパッシブフィルタ方式と専用のＰＦＣコントローラやディスクリート素子を使って電流を制御するアクティブフィルタ方式の２つが知られており、最近では、小型で軽量に構成することのできるアクティブフィルタ方式が主流となっている。
アクティブフィルタ方式のＰＦＣ電源装置は、たとえば、昇圧型コンバータとＰＦＣコントローラとからなり、出力電圧を分圧する電圧帰還抵抗で分圧された帰還電圧量、および電流検出抵抗よって検出される電流量と三角波とを比較することによって、コンバータのスイッチング用トランジスタのＯｎ Ｄｕｔｙを制御し、出力電圧を一定電圧に保つとともに、電流検出用抵抗に流れる電流、いわゆるＡＣ（交流）入力に流れる電流を正弦波に近づける制御を行っている。
また、アクティブフィルタ方式のＰＦＣ電源装置は、昇圧コイル電流がゼロであることを検出してから、スイッチング用トランジスタをスイッチングするモードを有する臨界モードＰＦＣ電源装置と、交流の基準信号と等しい平均電流を維持する連続電流モードＰＦＣ電源装置とに分類される。
ところが、上記のようなＰＦＣコントローラによる力率改善技術では、次のような問題点があることが本発明者により見い出された。
上記したＰＦＣ電源装置の出力電圧は、常時、略一定に制御されており、その電圧はおよそ４００Ｖである。これは、ワールドワイドの商用交流電圧を考慮した場合に、最大約２４０Ｖ程度まで正常に昇圧動作をさせるためである。
ここで、効率を考えてみると、電流連続モードの場合には、スイッチング用トランジスタがＯＦＦしている際にドレインには出力電圧から、約４００Ｖ程度の電圧が印加されており、スイッチング用トランジスタがＯＦＦからＯＮするときにドレインの寄生容量にチャージされた電荷がドレイン−ソース間を通してディスチャージされる。
この際の損失は、ドレイン電圧が大きいほど大きく、出力電圧の設定が高いほど大きいということになり、たとえば、軽負荷時などの出力電圧に高い電圧レベルを必要としない場合などにおいて、電圧変換の効率が大幅に悪化してしまうという問題がある。
また、臨界モードの場合には、出力電力が小さいとＰＦＣ電源のスイッチング周波数が上昇し、単位時間あたりのスイッチング回数が増加しスイッチング損失が増加し、電圧変換の効率が低下してしまうという問題がある。
本発明の目的は、ＰＦＣコントローラを用いた電源装置の軽負荷時における効率を大幅に向上させる技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、交流の入力電源を昇圧し、直流の出力電圧として出力する電源部と、該電源部に設けられたスイッチング用トランジスタの駆動制御を行い、高調波電流を抑えるＰＦＣコントローラとを備えた電源装置であって、電源部は、出力電圧が一定となるようにＰＦＣコントローラがスイッチング用トランジスタを制御する際に用いる出力電圧の帰還電圧を検出する帰還抵抗部を有し、ＰＦＣコントローラは、帰還抵抗部が検出した帰還電圧に応じてスイッチング用トランジスタを駆動制御する駆動制御部と、電源部が生成した出力電圧から、負荷レベルを検出し、その負荷レベルに応じて任意の補正電流を生成して帰還抵抗部に供給する電流補正制御部を有し、該電流補正制御部は、検出した負荷レベルが軽負荷であるほど、補正電流の電流値を大きくして帰還抵抗部に供給し、電源部が生成する出力電圧を低下させるものである。
また、本発明は、前記電流補正制御部が、電源部が生成した出力電圧から、負荷レベルを検出する負荷検出部と、該負荷検出部が検出した負荷レベルに応じて任意の補正電流を生成し、帰還抵抗部に補正電流を供給する電流補正部とよりなるものである。
さらに、本発明は、前記負荷検出部が、帰還抵抗部が検出した帰還電圧と基準電圧とを比較し、その誤差信号を出力する誤差増幅器よりなるものである。
また、本発明は、前記電源部が、電源部の出力電圧に流れる電流を検出する電流検出部を備え、前記負荷検出部は、電流検出部が検出した電流値に基づいて、負荷レベルを検出するものである。
さらに、本発明は、前記ＰＦＣコントローラがインタリーブ臨界モードによる制御を行うものである。
また、本願のその他の発明の概要を簡単に示す。
本発明は、交流の入力電源を昇圧し、直流の出力電圧として出力する電源部に設けられたスイッチング用トランジスタの駆動制御を行い、高調波電流を抑えるＰＦＣコントローラを備えた半導体集積回路装置であって、ＰＦＣコントローラは、外部入力される帰還電圧に応じてスイッチング用トランジスタを駆動制御する駆動制御部と、電源部が生成した出力電圧から、負荷レベルを検出し、その負荷レベルに応じて任意の補正電流を生成して駆動制御部に供給する電流補正制御部を有し、該電流補正制御部は、検出した負荷レベルが軽負荷であるほど、補正電流の電流値を大きくして駆動制御部に供給し、電源部が生成する出力電圧を低下させるものである。
また、本発明は、前記電流補正制御部が、電源部が生成した出力電圧から負荷レベルを検出する負荷検出部と、負荷検出部が検出した負荷レベルに応じて任意の補正電流を生成する電流補正部とよりなるものである。
さらに、本発明は、前記負荷検出部が、帰還電圧と基準電圧とを比較し、その誤差信号を出力する誤差増幅器よりなるものである。
また、本発明は、前記ＰＦＣコントローラがインタリーブ臨界モードによる制御を行うものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
軽負荷時における電源変換効率を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本発明の実施の形態１による電源装置の構成例を示す回路図、図２は、図１の電源装置に設けられたＰＦＣコントローラの構成例を示す回路図、図３は、図２のＰＦＣコントローラに設けられた電圧／電流変換部の構成を示す回路図である。
本実施の形態１において、電源装置１は、交流の基準信号と略等しい平均電流を維持する連続電流モードのＰＦＣコントロールによるＡＣ−ＤＣ昇圧コンバータである。
電源装置１は、図１に示すように、全波整流回路２、コイル３、トランジスタ４、ダイオード５、抵抗６〜８、静電容量素子９、およびＰＦＣコントローラ１０から構成されている。また、全波整流回路２、コイル３、トランジスタ４、ダイオード５、抵抗６〜８、ならびに静電容量素子９によって電源部が構成されている。
全波整流回路２は、たとえば、４個のダイオードを用いたブリッジ回路によって構成されており、入力部に商用電源などの交流電源ＡＣがそれぞれ接続されている。全波整流回路２の出力側の一方の端子には、コイル３の一方の接続部が接続されており、該コイル３の他方の接続部には、ダイオード５のアノード、およびトランジスタ４の一方の接続部がそれぞれ接続されている。
スイッチング用トランジスタであるトランジスタ４の他方の接続部には、基準電位ＶＳＳが接続されており、該トランジスタ４のゲートには、ＰＦＣコントローラ１０の出力端子ＯＵＴが接続されている。このトランジスタ４は、たとえば、ＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなる。
全波整流回路２の出力側の他方の端子には、抵抗８の一方の接続部、およびＰＦＣコントローラ１０に設けられた電流検出端子ＲＳがそれぞれ接続されている。抵抗８の他方の接続部には、基準電位ＶＳＳが接続されている。
ダイオード５のカソードには、帰還抵抗部を構成する抵抗６の一方の接続部、および静電容量素子９の一方の接続部がそれぞれ接続されており、このノードからＤＣ電源が出力される。抵抗６の他方の接続部には、帰還抵抗部を構成する抵抗７の一方の接続部が接続されており、この接続部には、ＰＦＣコントローラ１０の帰還電圧入力端子ＦＢが接続されている。また、抵抗７の他方の接続部、および静電容量素子９の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
トランジスタ４は、ＰＦＣコントローラ１０から出力されるスイッチ制御信号によって、ＯＮ／ＯＦＦが制御される。トランジスタ４のオン状態において全波整流回路２から供給される電流によってインダクタとなるコイル３はエネルギを蓄積し、トランジスタ４のオフ状態においてコイル３に蓄積されたエネルギによりダイオード５を介して流れる電流ＩＬ１によって平滑容量である静電容量素子９に充電される。
この動作サイクルを繰り返すことによって昇圧動作が行われ、電源装置１の出力端子ＶＯＵＴに平滑化された出力電圧ＶＯを得る。このとき、ＰＦＣコントローラ１０は、帰還抵抗である抵抗６，７による分圧電圧（帰還電圧）によって出力端子ＶＯＵＴの電圧をモニタし、連続モードでトランジスタ４をＯＮ／ＯＦＦするスイッチ制御信号を生成することによって、昇圧電圧を一定に保ち、ＡＣ入力電流を正弦波に近づける制御を行う。
図２は、ＰＦＣコントローラ１０の構成例を示す回路図である。
ＰＦＣコントローラ１０は、誤差増幅器１１、カレントアンプ１２、コンパレータ１３、フリップフロップ１４、バッファ１５、抵抗１６、電圧／電流変換部１７、発振回路１８、および掛け算器ＭＵＬからなり、１つの半導体集積回路装置として構成されている。
負荷検出部となる誤差増幅器１１の負（−）側入力端子には、帰還電圧入力端子ＦＢが接続されており、該誤差増幅器１１の正（＋）側入力端子には、基準電圧ＶＲＥＦが入力されるように接続されている。
誤差増幅器１１の出力部には、掛け算器ＭＵＬの一方の入力部、および電流補正部となる電圧／電流変換部１７の入力部がそれぞれ接続されている。掛け算器ＭＵＬの出力部には、カレントアンプ１２の負（−）側入力端子、ならびに抵抗１６の他方の接続部がそれぞれ接続されている。また、電圧／電流変換部１７の出力部には、誤差増幅器１１の負（−）側入力端子が接続されている。
電圧／電流変換部１７は、誤差増幅器１１から出力された信号の電圧を任意の電流値に変換して補正電流として出力する。また、これら誤差増幅器１１、ならびに電圧／電流変換部１７によって、電流補正制御部ＩＣが構成されている。電流補正制御部ＩＣは、電源装置１の軽負荷時において、補正電流を抵抗７に注入することにより、電源装置１の出力電圧ＶＯを低下させる制御を行う。
また、掛け算器ＭＵＬの他方の入力部には、電流情報Ｉａｃが入力されるように接続されている。この電流情報Ｉａｃは、たとえば、交流電源ＡＣに両端に２つのダイオードのアノードが接続され、それら２つのダイオードのカソードが抵抗の一方の接続部に接続され、該抵抗の他方の接続から出力される信号である。
カレントアンプ１２の正（＋）側入力端子には、基準電位ＶＳＳが接続されており、該カレントアンプ１２の出力部には、コンパレータ１３の正（＋）側入力端子が接続されている。
さらに、コンパレータ１３の負（−）側入力端子には、発振回路１８から出力されるランプ波形が入力されるように接続されている。コンパレータ１３の出力部には、フリップフロップ１４のリセット端子Ｒが接続されており、該フリップフロップ１４のセット端子Ｓには、発振回路１８から出力されるパルス波形が入力されるように接続されている。
フリップフロップ１４の出力端子Ｑには、バッファ１５の入力部が接続されており、該バッファ１５の出力部には、出力端子ＯＵＴが接続されている。
前述した外付けされた２つのダイオードと１つの抵抗とによって交流電源ＡＣの入力電圧情報を電流情報Ｉａｃに変換したものと、抵抗６，７による帰還電圧に応じた誤差増幅器１１の出力とを掛け算器ＭＵＬで掛け合わせる。
掛け算器ＭＵＬの出力は、カレントアンプ１２の負（−）側入力端子に入力され、抵抗１６を介して電流検出抵抗である抵抗８に結合される。これにより、抵抗８を介して抵抗１６に流れる電流Ｉｍｏによってカレントアンプ１２に帰還がかかる。
すなわち、抵抗８の電圧波形が交流電源ＡＣの電圧と相似形になるようにカレントアンプ１２の反転入力端子の電流が制御される。カレントアンプ１２の出力電圧は、発振回路１８から出力されるランプ波形のランプ電圧Ｖｒａｍｐとコンパレータ１３により比較され、スイッチ制御信号のオン・デューティが決定される。
フリップフロップ１４は、ランプ波形の立ち下がりに応じて生成されるパルス波形の信号によってセットされ、これによってスイッチ制御信号はターンオンされる。連続モードではスイッチ制御信号の周波数は固定である。
次に、本実施の形態による電流補正制御部ＩＣの動作について説明する。
図３は、電圧／電流変換部１７の構成を示す回路図である。
電圧／電流変換部１７は、図示するように、トランジスタＱ１〜Ｑ６、抵抗Ｒ１〜Ｒ５、ならびに静電容量素子Ｃ１から構成されている。トランジスタＱ１，Ｑ３は、ＮＰＮ型であり、トランジスタＱ２，Ｑ４は、ＰＮＰ型からなる。トランジスタＱ５，Ｑ６は、ＮチャネルＭＯＳからなる。
トランジスタＱ１，Ｑ５，Ｑ６の一方の接続部（コレクタ）には、電源電圧がそれぞれ接続されている。また、トランジスタＱ２，Ｑ４の一方の接続部（エミッタ）、ならびにトランジスタＱ１，Ｑ３のベースには、定電流源を介して電源電圧が接続されている。
トランジスタＱ５のゲートには、該トランジスタＱ５の他方の接続部、トランジスタＱ６のゲート、およびトランジスタＱ３の一方の接続部が接続されている。
トランジスタＱ３の他方の接続部と基準電位ＶＳＳとの間には、抵抗Ｒ１，Ｒ２が直列接続されている。トランジスタＱ１の他方の接続部には、抵抗Ｒ１と抵抗Ｒ２との接続部が接続されている。
トランジスタＱ４のベースには、基準電圧ＶＲＥＦ２が供給されている。トランジスタＱ２のベースには、静電容量素子Ｃ１の一方の接続部、抵抗Ｒ５の一方の接続部がそれぞれ接続されており、該抵抗５の他方の接続部には、誤差増幅器１０の出力部が接続されている。
また、トランジスタＱ６の他方の接続部には、誤差増幅器１１の負（−）側入力端子が接続されており、静電容量素子Ｃ１の他方の接続部、トランジスタＱ２，Ｑ４の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
電圧／電流変換部１７において、誤差増幅器１１から出力される出力電圧と基準電圧ＶＲＥＦ２とを比較し、該誤差増幅器１１の出力電圧の方が低い状態において、その差電圧を抵抗Ｒ１によって割った電流がトランジスタＱ３に流れ、さらに、この電流をトランジスタＱ５，Ｑ６で構成するカレントミラーで折り返して補正電流として誤差増幅器１１の負（−）側入力端子、すなわち帰還抵抗である抵抗７に流し込む。
トランジスタＱ３に流れる電流は、誤差増幅器１１の出力電圧が、基準電圧ＶＲＥＦ２を抵抗Ｒ１と抵抗Ｒ２で分圧した電圧までは増加し、それ以下では、ＶＲＥＦ２／（Ｒ１＋Ｒ２）の電流で一定となる。
このように、抵抗Ｒ１〜Ｒ４の抵抗値を調整することによって、出力電圧ＶＯの電圧、および出力電圧ＶＯの変化量を任意に設定することができる。たとえば、定格負荷時に４００Ｖ、軽負荷時に３２０Ｖとなるように設定をすることで、スイッチング損失を低減し、Ｅｎｅｒｇｙ Ｓｔａｒや８０Ｐｌｕｓといった規格を低コストで満足することができる。
それにより、本実施の形態１によれば、電流補正制御部ＩＣによって、低コストで、電源装置１の軽負荷時に出力電圧ＶＯの電圧レベルを低下させることができるので、トランジスタ４のＯＮ時におけるドレインの寄生容量をディスチャージする際の損失を改善することができる。
（実施の形態２）
図４は、本発明の実施の形態２による電源装置の構成例を示す回路図、図５は、図４の電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。
本実施の形態２において、電源装置１ａは、臨界モードのＰＦＣコントロールによるＡＣ−ＤＣ昇圧コンバータである。電源装置１ａは、図４に示すように、全波整流回路２、コイル３、トランジスタ４、ダイオード５、抵抗６〜７、静電容量素子９、およびＰＦＣコントローラ１０ａからなる前記実施の形態１と同様の構成に、コイル３を一次コイルとするトランスＴｒ１が新たに設けられた構成となっている。
臨界モードでは、コイル３の電流がゼロであることを検出してから、トランジスタ４をスイッチングするモードである。
トランスＴｒ１の二次側の一方の端部には、ＰＦＣコントローラ１０ａの電流検出端子ＺＣが接続されており、該トランスＴｒ１の二次側の一方の端部には、基準電位ＶＳＳが接続されている。
また、その他の接続構成については、前記実施の形態１と同様となっている。ＰＦＣコントローラ１０ａは、抵抗６，７による分圧電圧（帰還電圧）によって出力端子ＶＯＵＴの電圧をモニタすると共に、トランスＴｒ１の２次コイルを介してコイル３に流れる電流の有無を検出する。
この入力等に基づいてＰＦＣコントローラ１０ａは、臨界モードでトランジスタ４のオン・デューティを制御するスイッチ制御信号を生成して昇圧電圧を一定に保ち、ＡＣ入力電流を正弦波に近づける制御を行う。
図５は、ＰＦＣコントローラ１０ａの構成例を示す回路図である。
ＰＦＣコントローラ１０ａは、図示するように、電圧／電流変換部１７、コンパレータ１９、論理和回路２０、誤差増幅器２１、コンパレータ２２、定電流源２３、トランジスタ２４、フリップフロップ２５，２６、ならびにバッファ２７から構成されている。
コンパレータ１９の負（−）側入力端子には、電流検出端子ＺＣが接続されており、該コンパレータ１９の正（＋）側入力端子には、基準電圧ＶＲＥＦＺが入力されるように接続されている。
コンパレータ１９の出力部には、論理和回路２０の他方の入力部が接続されており、該論理和回路２０の一方の入力部には、リスタート信号Ｒｅｓｔａｒｔが入力されるように接続されている。
論理和回路２０の出力部には、フリップフロップ２５のセット端子Ｓが接続されている。負荷検出部となる誤差増幅器２１の負（−）側入力端子には、帰還電圧入力端子ＦＢが接続されており、該誤差増幅器２１の正（＋）側入力端子には、基準電圧ＶＲＥＦが入力されるように接続されている。
誤差増幅器２１の出力部には、電圧／電流変換部１７の入力部、コンパレータ２２の負（−）側入力端子がそれぞれ接続されている。また、電圧／電流変換部１７の出力部には、誤差増幅器２１の負（−）側入力端子が接続されている。
電圧／電流変換部１７は、誤差増幅器２１から出力された信号の電圧を任意の電流値に変換して補正電流として出力する。また、誤差増幅器２１、ならびに電圧／電流変換部１７によって、電流補正制御部ＩＣが構成されている。電流補正制御部ＩＣは、電源装置１の軽負荷時において、補正電流を抵抗７に注入することにより、電源装置１の出力電圧ＶＯを低下させる制御を行う。
コンパレータ２２の出力部には、フリップフロップ２５のリセット端子Ｒ、フリップフロップ２６のセット端子Ｓがそれぞれ接続されている。フリップフロップ２６のリセット端子Ｒは、フリップフロップ２５の出力端子Ｑ、およびバッファ２７の入力部が接続されている。
バッファ２７の出力部には、出力端子ＯＵＴが接続されており、該バッファ２７からスイッチ制御信号が出力される。フリップフロップ２６の出力端子Ｑには、トランジスタ２４のゲートが接続されている。
このトランジスタ２４の一方の接続部には、定電流源２３を介して電源電圧が接続されており、該トランジスタ２４の他方の接続部には、基準電位ＶＳＳが接続されている。また、トランジスタ２４の一方の接続部には、ＰＦＣコントローラ１０ａに設けられたランプ電圧端子ＲＡＭＰが接続されており、このランプ電圧端子ＲＡＭＰと基準電位ＶＳＳとの間には、外部接続された静電容量素子Ｃｒａｍｐが接続されている。
コンパレータ１９は、トランスＴｒ１の二次コイルを介してコイル３に流れる電流の有無を検出する。コンパレータ１９は、トランスＴｒ１の二次コイルで生成される誘導電圧を受け、これが基準電圧ＶＲＥＦＺよりも低くなった際に、ハイレベルの検出信号を出力する。
基準電圧ＶＲＥＦＺは、コイル３に流れる電流がゼロになることを検出するしきい値である。コンパレータ１９のハイレベル出力は、論理和回路２０を介してフリップフロップ２５をセットする。
フリップフロップ２５の出力端子Ｑから出力される信号Ｑは、スイッチ制御信号としてバッファ２７を介して出力端子ＯＵＴから出力される。フリップフロップ２５がセットされることにより、ハイレベルのスイッチ制御信号でトランジスタ４がオン状態にされ、その間、トランジスタ４を介してコイル３に電流が流れ、コイル３にエネルギを蓄積する。
このとき、セット状態のフリップフロップ２５のハイレベル出力は、フリップフロップ２６をリセットする。リセット状態のフリップフロップ２６は、ＮチャネルＭＯＳからなるトランジスタ２４をカットオフする。
前述したように、トランジスタ２４には、定電流源２３が直列接続され、ランプ電圧端子ＲＡＭＰに接続された静電容量素子Ｃｒａｍｐによって、リニアに増加するランプ電圧を形成するようになっている。
ランプ電圧は、帰還電圧入力端子ＦＢから入力される帰還電圧を増幅する誤差増幅器２１の出力とコンパレータ２２で比較される。誤差増幅器２１の出力は、基準電圧ＶＲＥＦに対して帰還電圧が大きくなるほど小さくされる。
漸増するランプ電圧が誤差増幅器２１の出力電圧を超えることによってフリップフロップ２６がセットされ、フリップフロップ２５がリセットされる。フリップフロップ２６がセットされることによりトランジスタ２４がオンとなり、ランプ電圧は基準電位ＶＳＳにディスチャージされる。
フリップフロップ２５がリセットされると、スイッチ制御信号がローレベルに反転されてトランジスタ４がカットオフされる。トランジスタ４がカットオフされると、該トランジスタ４のオン期間にコイル３に蓄積されたエネルギに応じた電流がダイオード５に流れて静電容量素子９を充電する。
この電流がゼロになったときコンパレータ１９の出力がハイレベルになって再びスイッチ制御信号によりトランジスタ４がターンオンされて、上記サイクルが繰り返される。出力端子ＶＯＵＴの昇圧電圧が目的レベルに近づくほどトランジスタ４のオン期間を短縮し、コイル３におけるゼロ電流の検出に応答してトランジスタ４のターンオンタイミングを決定するようにして、スイッチ制御信号のオン・デューティと周波数が制御される。
また、電圧／電流変換部１７の構成、および動作については、前記実施の形態１の図３と同様であるので、説明は省略する。
この場合も、電圧／電流変換部１７における抵抗Ｒ１〜Ｒ４の抵抗値を調整することによって、出力電圧ＶＯの電圧、および出力電圧ＶＯの変化量を任意に設定することが可能となり、低コストで、低損失な電源装置１ａを実現することができる。
それにより、本実施の形態２においては、軽負荷時に出力電圧ＶＯが下がるように制御されるのでトランジスタ４のスイッチング回数を大幅に低減することができ、スイッチング損失を低下させることができる。
（実施の形態３）
図６は、本発明の実施の形態３による電源装置の構成例を示す回路図、図７は、図６の電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。
本実施の形態３において、電源装置１ｂは、２系統の連続モードを位相をずらして動作させるインタリーブ連続モードのＰＦＣコントロールによるＡＣ−ＤＣ昇圧コンバータである。
電源装置１ｂは、図６に示すように、全波整流回路２、コイル３、トランジスタ４、ダイオード５、抵抗６〜８、静電容量素子９、およびＰＦＣコントローラ１０ｂからなる前記実施の形態１と同様の構成に、コイル３ａ、トランジスタ４ａ、ならびにダイオード５ａが新たに設けられた構成となっている。
コイル３ａの一方の接続部には、コイル３の一方の接続が接続されており、該コイル３ａの他方の接続部には、ダイオード５ａのアノード、トランジスタ４ａの一方の接続部がそれぞれ接続されている。
トランジスタ４ａのゲートには、ＰＦＣコントローラ１０ｂの出力端子ＯＵＴａが接続されており、該トランジスタの他方の接続部には、基準電位ＶＳＳが接続されている。また、ダイオード５ａのカソードには、ダイオード５のカソードが接続されている。その他の接続構成については、前記実施の形態１と同様となっている。
図７は、ＰＦＣコントローラ１０ｂの構成例を示す回路図である。
ＰＦＣコントローラ１０ｂは、誤差増幅器１１、カレントアンプ１２、コンパレータ１３、フリップフロップ１４、バッファ１５、抵抗１６、電圧／電流変換部１７、発振回路１８、および掛け算器ＭＵＬからなる前記実施の形態１（図２）と同様の構成に、カウンタやレジスタなどを備えたスレーブロジック２８、カウンタのカウントクロック信号を生成するクロックパルスジェネレータ２９、ならびにバッファ３０が新たに追加された構成となっている。
スレーブロジック２８の入力部には、フリップフロップ１４の出力端子Ｑから出力される出力信号が入力されるように接続されている。また、スレーブロジック２８には、クロックパルスジェネレータ２９が生成したカウントクロック信号が入力されるように接続されている。
スレーブロジック２８は、フリップフロップ１４の出力端子Ｑから出力される出力信号に基づいて、トランジスタ４ａを駆動するスイッチ制御信号を生成する。このスレーブロジック２８の出力部には、バッファ３０の入力部が接続されている。バッファ３０の出力部には、ＰＦＣコントローラ１０ｂに設けられた出力端子ＯＵＴａが接続されており、このバッファ３０から出力される信号がトランジスタ４ａを駆動するスイッチ制御信号となる。
ここでも、電圧／電流変換部１７の構成、および動作については、前記実施の形態１の図３と同様であるので、説明は省略する。
ここでも、電圧／電流変換部１７における抵抗Ｒ１〜Ｒ４の抵抗値を調整することによって、出力電圧ＶＯの電圧、および出力電圧ＶＯの変化量を任意に設定することが可能となり、低コストで、低損失な電源装置１ｂを実現することができる。
それにより、本実施の形態３でも、トランジスタ４のスイッチング回数を大幅に低減することができ、スイッチング損失を低下させることができる。
（実施の形態４）
図８は、本発明の実施の形態３による電源装置の構成例を示す回路図、図９は、図８の電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。
本実施の形態４において、電源装置１ｃは、インタリーブ臨界モードのＰＦＣコントロールによるＡＣ−ＤＣ昇圧コンバータである。電源装置１ｃは、図８に示すように、全波整流回路２、コイル３（トランスＴｒ１）、トランジスタ４、ダイオード５、抵抗６，７、静電容量素子９、およびＰＦＣコントローラ１０ｃからなる前記実施の形態２と同様の構成に、コイル３ａを一次コイルとするトランスＴｒ２、トランジスタ４ａ、ならびにダイオード５ａが新たに設けられた構成となっている。
トランスＴｒ２の二次側の一方の端部には、ＰＦＣコントローラ１０ｃの電流検出端子ＺＣａが接続されており、該トランスＴｒ２の二次側の一方の端部には、基準電位ＶＳＳが接続されている。
また、トランスＴｒ２の一次側は、コイル３ａとなり、一方の接続部が、全波整流回路２の出力側の一方の端子に接続されている。コイル３ａの他方の接続部には、ダイオード５ａのアノード、およびトランジスタ４ａの一方の接続部がそれぞれ接続されている。ダイオード５ａのカソードには、ダイオード５のカソードが接続されている。
トランジスタ４ａのゲートには、ＰＦＣコントローラ１０ｃに設けられた出力端子ＯＵＴａが接続されており、該トランジスタ４ａの他方の接続部には、基準電位ＶＳＳが接続されている。
図９は、ＰＦＣコントローラ１０ｃの構成例を示す回路図である。
ＰＦＣコントローラ１０ｃは、図示するように、電圧／電流変換部１７、コンパレータ１９、論理和回路２０、誤差増幅器２１、コンパレータ２２、定電流源２３、トランジスタ２４、フリップフロップ２５，２６、ならびにバッファ２７からなる前記実施の形態２の図５と同様の構成に、コンパレータ３１、スレーブロジック３２、クロックパルスジェネレータ３３、ならびにバッファ３４が新たに追加されている。
コンパレータ３１の負（−）側入力端子には、電流検出端子ＺＣａが接続されており、該コンパレータ３１の正（＋）側入力端子には、基準電圧ＶＲＥＦＺが入力されるように接続されている。
カウンタやレジスタなどを備えたスレーブロジック３２の一方の入力部には、コンパレータ３１の出力部が接続されており、該スレーブロジック３２の他方の入力部には、フリップフロップ２５の出力端子Ｑから出力される出力信号が入力されるように接続されている。また、スレーブロジック３２には、クロックパルスジェネレータ３３が生成するクロック信号が供給されている。
スレーブロジック３２の出力部には、バッファ３４の入力部が接続されており、該バッファ３４の出力部には、出力端子ＯＵＴａが接続されている。このバッファ３４から出力される信号が、トランジスタ４ａのスイッチ制御信号となる。
コンパレータ３１は、トランスＴｒ２の２次コイルで生成される誘導電圧を受け、これが基準電圧ＶＲＥＦＺよりも低くなった際に、ハイレベルの検出信号を出力する。
スレーブロジック３２は、コンパレータ３１から出力信号に基づいて、出力端子ＯＵＴから出力されるスイッチ制御信号から半周期の位相差をもった制御信号を生成し、バッファ３４を介してスイッチ制御信号として出力端子ＯＵＴａから出力する。
ここでも、電圧／電流変換部１７の構成、および動作については、前記実施の形態１の図３と同様であるので、説明は省略する。
それにより、本実施の形態３においても、電圧／電流変換部１７における抵抗Ｒ１〜Ｒ４の抵抗値を調整することによって、出力電圧ＶＯの電圧、および出力電圧ＶＯの変化量を任意に設定することが可能となり、低コストで、低損失な電源装置１ｃを実現することができる。
（実施の形態５）
図１０は、本発明の実施の形態５による電源装置の構成例を示す回路図、図１１は、図１０の電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。
本実施の形態５において、電源装置１ｄは、インタリーブ臨界モードであり、図１０に示すように、全波整流回路２、コイル３（トランスＴｒ１）、トランジスタ４、ダイオード５、抵抗６，７、静電容量素子９、ＰＦＣコントローラ１０ｄ、コイル３ａ（トランスＴｒ２）、トランジスタ４ａ、およびダイオード５ａからなる前記実施の形態４と同様の構成に、電流検出部となる抵抗３５が新たに設けられた構成となっている。
抵抗３５の一方の接続部には、ダイオード５，５ａのカソードが接続され、該抵抗３５の他方の接続部には、出力端子ＶＯＵＴが接続されている。また、抵抗３５の両端部は、ＰＦＣコントローラ１０ｄに設けられた電流検出端子ＩＢ１，ＩＢ２にそれぞれ接続される。
前記実施の形態１〜４では、誤差増幅器１１（または誤差増幅器２１）の出力電圧によって負荷のレベルを検出していたが、本実施の形態５の電源装置１ｄでは、出力端子ＶＯＵＴに流れる電流を抵抗３５によって直接検出し、帰還抵抗である抵抗７に補正電流を足し込み出力電圧ＶＯを制御するものである。
この場合、ＰＦＣコントローラ１０ｄは、図１１に示すように、前記実施の形態４のＰＦＣコントローラ１０ｃ（図９）の構成に、新たに誤差増幅器２１ａを設けた構成とし、この誤差増幅器２１ａと電圧／電流変換部１７とによって電流補正制御部ＩＣを構成する。
誤差増幅器２１ａの正（＋）側入力端子には、抵抗３５の一方の接続部が電流検出端子ＩＢ１を介して接続されており、誤差増幅器２１ａの負（−）側入力端子には、電流検出端子ＩＢ２を介して抵抗３５の他方の接続部が接続されている。
また、誤差増幅器２１ａの出力部には、電圧／電流変換部１７の入力部が接続されており、該電圧／電流変換部１７の出力部には、抵抗６と抵抗７との接続部が接続されている。
その他の接続構成、および動作については、前記実施の形態４と同様であるので、説明は省略する。ここでも、電圧／電流変換部１７における抵抗Ｒ１〜Ｒ４の抵抗値を調整することによって、出力電圧ＶＯの電圧、および出力電圧ＶＯの変化量を任意に設定することが可能となり、低コストで、低損失な電源装置１ｄを実現することができる。
それによって、本実施の形態５においても、トランジスタ４のスイッチング回数を大幅に低減することができ、スイッチング損失を低下させることができる。
（実施の形態６）
図１２は、本発明の実施の形態５による電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。
本実施の形態６において、図１２は、本発明の実施の形態１〜４における電圧／電流変換部１７において、ＡＣ入力電圧が高い場合に電圧／電流変換部１７を停止させる回路を追加した構成となっている。
電圧／電流変換部１７は、図示するように、トランジスタＱ１〜Ｑ７、抵抗Ｒ１，Ｒ２，Ｒ５、ならびに静電容量素子Ｃ１から構成される図３と同様の構成に加え、抵抗３６、３７、容量Ｃ２、コンパレータ３８、トランジスタＱ７を追加した構成になっている。
全波整流されたＡＣ入力電圧と基準電位ＶＳＳとの間に抵抗３６と抵抗３７が接続され、抵抗３６と抵抗３７の接続部と基準電位ＶＳＳの間に静電容量Ｃ２が接続され、全波整流されたＡＣ入力電圧を分圧した上で平滑している。
抵抗３６と抵抗３７との接続部には、コンパレータ３８の負（−）側入力端子が接続され、該コンパレータ３８の正（＋）側入力端子には、基準電圧ＶＲＥＦ３が接続されている。
コンパレータ３８の出力部には、トランジスタＱ７のゲートが接続され、該トランジスタＱ７の一方の接続部（ソース）は電源電圧に接続され、もう一方の接続部（ドレイン）はトランジスタＱ５とトランジスタＱ６のゲートにそれぞれ接続されている。
平滑されたＡＣ入力電圧が基準電圧ＶＲＥＦ３よりも高い場合に、コンパレータ３８の出力はローレベルに変化し、トランジスタＱ７がターンオンし、トランジスタＱ５とトランジスタＱ６をカットオフする。
これによって、電源装置が軽負荷の場合であっても、補正電流を抵抗７に注入することを停止させる。
それにより、本実施の形態６によれば、ＡＣ入力電圧が高い場合に、出力電圧ＶＯＵＴを低下させるとＡＣ入力電圧が出力電圧ＶＯＵＴを超えて昇圧動作を正常に行うことができなくなることを防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、ＰＦＣコントローラを用いて構成された電源装置による軽負荷時の電圧変換の制御技術に適している。
本発明の実施の形態１による電源装置の構成例を示す回路図である。 図１の電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。 図２のＰＦＣコントローラに設けられた電圧／電流変換部の構成を示す回路図である。 本発明の実施の形態２による電源装置の構成例を示す回路図である。 図４の電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。 本発明の実施の形態３による電源装置の構成例を示す回路図である。 図６の電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。 本発明の実施の形態３による電源装置の構成例を示す回路図である。 図８の電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。 本発明の実施の形態３による電源装置の構成例を示す回路図である。 図１０の電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。 本発明の実施の形態５による電源装置に設けられたＰＦＣコントローラの構成例を示す回路図である。
符号の説明
１ 電源装置
１ａ〜１ｄ 電源装置
２ 全波整流回路
３，３ａ コイル
４，４ａ トランジスタ
５，５ａ ダイオード
６〜８ 抵抗
９ 静電容量素子
１０ ＰＦＣコントローラ
１０ａ〜１０ｄ ＰＦＣコントローラ
１１ 誤差増幅器
１２ カレントアンプ
１３ コンパレータ
１４ フリップフロップ
１５ バッファ
１６ 抵抗
１７ 電圧／電流変換部
１８ 発振回路
１９ コンパレータ
２０ 論理和回路
２１ 誤差増幅器
２１ａ 誤差増幅器
２２ コンパレータ
２３ 定電流源
２４ トランジスタ
２５，２６ フリップフロップ
２７ バッファ
２８ スレーブロジック
２９ クロックパルスジェネレータ
３０ バッファ
３１ コンパレータ
３２ スレーブロジック
３３ クロックパルスジェネレータ
３４ バッファ
３５ 抵抗
ＭＵＬ 掛け算器
ＩＣ 電流補正制御部
Ｑ１〜Ｑ７ トランジスタ
Ｒ１〜Ｒ５ 抵抗
Ｃ１ 静電容量素子
Ｔｒ１，Ｔｒ２ トランス

Claims (9)

  1. 交流の入力電源を昇圧し、直流の出力電圧として出力する電源部と、前記電源部に設けられたスイッチング用トランジスタの駆動制御を行い、高調波電流を抑えるＰＦＣコントローラとを備えた電源装置であって、
    前記電源部は、
    出力電圧が一定となるように前記ＰＦＣコントローラが前記スイッチング用トランジスタを制御する際に用いる出力電圧の帰還電圧を検出する帰還抵抗部を有し、
    前記ＰＦＣコントローラは、
    前記帰還抵抗部が検出した帰還電圧に応じて前記スイッチング用トランジスタを駆動制御する駆動制御部と、
    前記電源部が生成した出力電圧から、負荷レベルを検出し、その負荷レベルに応じて任意の補正電流を生成して前記帰還抵抗部に供給する電流補正制御部を有し、
    前記電流補正制御部は、
    検出した負荷レベルが軽負荷であるほど、補正電流の電流値を大きくして前記帰還抵抗部に供給し、前記電源部が生成する出力電圧を低下させることを特徴とする電源装置。
  2. 請求項１記載の電源装置において、
    前記電流補正制御部は、
    前記電源部が生成した出力電圧から、負荷レベルを検出する負荷検出部と、
    前記負荷検出部が検出した負荷レベルに応じて任意の補正電流を生成し、前記帰還抵抗部に前記補正電流を供給する電流補正部とよりなることを特徴とする電源装置。
  3. 請求項２記載の電源装置において、
    前記負荷検出部は、
    前記帰還抵抗部が検出した帰還電圧と基準電圧とを比較し、その誤差信号を出力する誤差増幅器よりなることを特徴とする電源装置。
  4. 請求項２記載の電源装置において、
    前記電源部は、
    前記電源部の出力電圧に流れる電流を検出する電流検出部を備え、
    前記負荷検出部は、
    前記電流検出部が検出した電流値に基づいて、負荷レベルを検出することを特徴とする電源装置。
  5. 請求項１〜４のいずれか１項に記載の電源装置において、
    前記ＰＦＣコントローラは、
    インタリーブ臨界モードによる制御を行うことを特徴とする電源装置。
  6. 交流の入力電源を昇圧し、直流の出力電圧として出力する電源部に設けられたスイッチング用トランジスタの駆動制御を行い、高調波電流を抑えるＰＦＣコントローラを備えた半導体集積回路装置であって、
    前記ＰＦＣコントローラは、
    外部入力される帰還電圧に応じて前記スイッチング用トランジスタを駆動制御する駆動制御部と、
    前記電源部が生成した出力電圧から、負荷レベルを検出し、その負荷レベルに応じて任意の補正電流を生成して前記駆動制御部に供給する電流補正制御部を有し、
    前記電流補正制御部は、
    検出した負荷レベルが軽負荷であるほど、補正電流の電流値を大きくして前記駆動制御部に供給し、前記電源部が生成する出力電圧を低下させることを特徴とする半導体集積回路装置。
  7. 請求項６記載の半導体集積回路装置において、
    前記電流補正制御部は、
    前記電源部が生成した出力電圧から、負荷レベルを検出する負荷検出部と、
    前記負荷検出部が検出した負荷レベルに応じて任意の補正電流を生成する電流補正部とよりなることを特徴とする半導体集積回路装置。
  8. 請求項７記載の半導体集積回路装置において、
    前記負荷検出部は、
    前記帰還電圧と基準電圧とを比較し、その誤差信号を出力する誤差増幅器よりなることを特徴とする半導体集積回路装置。
  9. 請求項６〜８のいずれか１項に記載の半導体集積回路装置において、
    前記ＰＦＣコントローラは、
    インタリーブ臨界モードによる制御を行うことを特徴とする半導体集積回路装置。
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