JP2022183603A - 集積回路、電源回路 - Google Patents

Abstract

【課題】電源回路の電力損失を抑制することが可能な集積回路を提供する。
【解決手段】集積回路は、交流電圧を整流した整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記整流電圧を昇圧した出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御する集積回路であって、前記トランジスタをスイッチングするための駆動信号のデューティ比に応じた第１電圧と、第１基準電圧との誤差に応じた第１誤差電圧を出力する第１誤差電圧生成回路と、前記インダクタ電流が所定の電流値となると、前記トランジスタをオンするための前記駆動信号を出力し、前記第１誤差電圧に基づいて、前記デューティ比が所定値となるよう、前記トランジスタをオフするための前記駆動信号を出力する信号出力回路と、を備える。
【選択図】図２

Description

本発明は、集積回路及び電源回路に関する。

昇圧チョッパー型の昇圧回路は、交流電圧から所定の電圧レベルの直流電圧を生成する（例えば、特許文献１～４）。

特開２０１０－２１３４２３号公報 特開２０１０－２４６２０４号公報 特開２０１２－０１０５７４号公報 特開２０２０－１２７２８２号公報

ところで、昇圧チョッパー型の昇圧回路は、交流電圧の実効値が低い場合、昇圧比を大きくして所定の電圧レベルの直流電圧を生成する必要がある。しかしながら、昇圧比を大きくすると、トランジスタの導通損失が増加する等の影響で、電力損失の増大をもたらす。

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、電源回路の電力損失を抑制することが可能な集積回路を提供することにある。

前述した課題を解決する本発明にかかる集積回路は、交流電圧を整流した整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記整流電圧を昇圧した出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御する集積回路であって、前記トランジスタをスイッチングするための駆動信号のデューティ比に応じた第１電圧と、第１基準電圧との誤差に応じた第１誤差電圧を出力する第１誤差電圧生成回路と、前記インダクタ電流が所定の電流値となると、前記トランジスタをオンするための前記駆動信号を出力し、前記第１誤差電圧に基づいて、前記デューティ比が所定値となるよう、前記トランジスタをオフするための前記駆動信号を出力する信号出力回路と、を備える。

前述した課題を解決する本発明にかかる電源回路は、交流電圧を整流した整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記整流電圧を昇圧した出力電圧を生成する電源回路であって、前記トランジスタのスイッチングを制御するスイッチング制御回路と、前記トランジスタをスイッチングするための駆動信号を平滑化する平滑化回路と、を備え、前記スイッチング制御回路は、前記平滑化回路からの出力と、第１基準電圧との誤差に応じた第１誤差電圧を出力する第１誤差電圧生成回路と、前記インダクタ電流が所定の電流値となると、前記トランジスタをオンするための前記駆動信号を出力し、前記第１誤差電圧に基づいて、前記駆動信号のデューティ比が所定値となるよう、前記トランジスタをオフするための前記駆動信号を出力する信号出力回路と、を含む。

本発明によれば、電源回路の電力損失を抑制することが可能な集積回路を提供することができる。

ＡＣ－ＤＣコンバータ１０ａの一例を示す図である。 集積回路３０ａの一例を示す図である。 集積回路３０ａの動作波形の一例を示す図である。 駆動信号Ｖｄｒのデューティ比が変化することにより生じる集積回路３０ａの動作の一例を示す図である。 交流電圧Ｖａｃ（実効値）と、交流電圧Ｖａｃのピーク電圧、出力電圧及び昇圧比との関係を示す図である。 ＡＣ－ＤＣコンバータ１０ｂの一例を示す図である。 集積回路３０ｂの一例を示す図である。 交流電圧Ｖａｃ（実効値）と、交流電圧Ｖａｃのピーク電圧、出力電圧及び昇圧比との関係を示す図である。 集積回路３０ｂの動作波形の一例を示す図である。 ＡＣ－ＤＣコンバータ１０ｃの一例を示す図である。 集積回路３０ｃの一例を示す図である。 集積回路３０ｄの一例を示す図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０ａの一例を示す図である。ＡＣ－ＤＣコンバータ１０ａは、商用電源１１の交流電圧Ｖａｃから出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。

負荷１２は、例えば、ＤＣ－ＤＣコンバータや直流電圧で動作する電子機器である。

＜＜＜ＡＣ－ＤＣコンバータ１０ａの概要＞＞＞
ＡＣ－ＤＣコンバータ１０ａは、全波整流回路２０、コンデンサ２１，２３、コイルＬ１、ダイオード２２、ＮＭＯＳトランジスタ２４、抵抗２５、及び制御ブロック２６ａを含んで構成される。

全波整流回路２０は、交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒｅｃ１として、コンデンサ２１と、コイルＬ１とに印加する。

なお、整流電圧Ｖｒｅｃ１は、コイルＬ１の一端に直接印加されているが、例えば、抵抗（不図示）等の素子を介してコイルＬ１に印加されても良い。また、本実施形態において、「印加」とは、所定のノードに直接的に電圧が供給されることのみならず、抵抗（不図示）等の素子を介して間接的に電圧が供給されること、及び分圧された電圧が供給されることも含む。

コンデンサ２１は、インダクタに流れる高周波リプル電流とＭＯＳＦＥＴのオン/オフによって生じるスイッチングノイズをフィルタする素子である。

また、コイルＬ１は、ダイオード２２、コンデンサ２３、及びＮＭＯＳトランジスタ２４とともに昇圧チョッパー回路を構成する。このため、コンデンサ２３の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、コイルＬ１の他端、ダイオード２２のアノード及びＮＭＯＳトランジスタ２４のドレイン電極が接続されるノードの電圧を電圧Ｖｘとする。この時、電圧Ｖｘは、ＮＭＯＳトランジスタ２４のソース電極は接地されているため、ＮＭＯＳトランジスタ２４のドレイン・ソース間電圧となる。

ＮＭＯＳトランジスタ２４は、ＡＣ－ＤＣコンバータ１０ａの負荷１２への電力を制御するためのトランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ２４は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ２４は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタであっても良い。また、ＮＭＯＳトランジスタ２４のゲート電極は、後述の集積回路３０ａの端子ＯＵＴからの駆動信号Ｖｄｒにより駆動されるように接続されている。

抵抗２５は、インダクタ電流ＩＬを検出するための抵抗であり、一端は、ＮＭＯＳトランジスタ２４のソース電極に接続され、他端は、後述の集積回路３０ａの端子ＣＳに接続されている。なお、本実施形態では、端子ＣＳに入力される、インダクタ電流ＩＬを示す電圧を電圧Ｖｃｓとする。この電圧Ｖｃｓは、例えば、接地されたＮＭＯＳトランジスタ２４のソース電極を基準（接地電圧）として、抵抗２５に発生する電圧を反転増幅する反転増幅回路（不図示）から端子ＣＳに印加される電圧であってよい。この場合には、インダクタ電流ＩＬの増加に応じて、端子ＣＳに印加される電圧Ｖｃｓが大きくなる。このような正負の反転は、集積回路３０ａの内部で実施してもよい。

制御ブロック２６ａは、抵抗２５に生じる電圧に基づいてＮＭＯＳトランジスタ２４を制御する。制御ブロック２６ａは、集積回路３０ａ、抵抗３１，３２，３４、コンデンサ３３，３５，３６を含んで構成される。

集積回路３０ａは、交流電圧Ｖａｃから出力電圧Ｖｏｕｔを生成するよう、ＮＭＯＳトランジスタ２４のスイッチングを制御する集積回路である。具体的には、集積回路３０ａは、コイルＬ１に流れるインダクタ電流ＩＬと、後述の電圧Ｖｆｂに基づいて駆動信号Ｖｄｒのデューティ比が所定値となるよう、ＮＭＯＳトランジスタ２４を駆動する。ここで、デューティ比とは、ＮＭＯＳトランジスタ２４がオンオフする周期に対するＮＭＯＳトランジスタ２４がオンする期間の比であるものとする。

集積回路３０ａの詳細については後述するが、集積回路３０ａには、端子ＦＢ，ＣＳ，ＣＯＭＰ，ＯＵＴが設けられている。なお、集積回路３０ａには、上述した４つの端子ＦＢ，ＣＳ，ＣＯＭＰ，ＯＵＴ以外にも端子が設けられているが、ここでは便宜上省略されている。また、集積回路３０ａは、「スイッチング制御回路」に相当する。

抵抗３１，３２は、駆動信号Ｖｄｒを分圧する分圧回路を構成し、コンデンサ３３と伴にＮＭＯＳトランジスタ２４をスイッチングする際に用いられる電圧Ｖｆｂを生成する。なお、抵抗３１，３２が接続されるノードに生成される電圧Ｖｆｂは、端子ＦＢに印加される。また、コンデンサ３３は、抵抗３１と伴に平滑化回路を構成し、駆動信号Ｖｄｒを平滑化する。また、電圧Ｖｆｂは、「第１電圧」に相当する。

抵抗３４及びコンデンサ３５，３６は、フィードバック制御される集積回路３０ａの位相補償用の素子である。端子ＣＯＭＰと、接地との間に、抵抗３４及びコンデンサ３５が直列に設けられ、これらに対し並列にコンデンサ３６が設けられている。

＜＜＜集積回路３０ａの構成＞＞＞
図２は、集積回路３０ａの一例を示す図である。集積回路３０ａは、信号出力回路４０ａ、誤差電圧生成回路４１を含んで構成される。なお、図２において、便宜上、図１と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１及び図２で同じである。

信号出力回路４０ａは、インダクタ電流ＩＬと、端子ＣＯＭＰの電圧Ｖｃｏｍｐとに基づいて駆動信号Ｖｄｒを出力する。具体的には、信号出力回路４０ａは、インダクタ電流ＩＬがほぼゼロとなるとＮＭＯＳトランジスタ２４をオンする駆動信号Ｖｄｒを出力する。一方、信号出力回路４０ａは、後述の発振回路５４からの電圧Ｖｒが電圧ＶｃｏｍｐとなるとＮＭＯＳトランジスタ２４をオフする駆動信号Ｖｄｒを出力する。信号出力回路４０ａは、検出回路５０、遅延回路５１、パルス回路５２、ＳＲフリップフロップ５３、発振回路５４、コンパレータ５５及びバッファ５６を含んで構成される。

誤差電圧生成回路４１は、トランスコンダクタンスアンプであり、デューティ比を所定値とするための基準電圧ＶＲＥＦ０と、電圧Ｖｆｂとの誤差に応じて誤差電流Ｉｅを生成する。また、誤差電圧生成回路４１は、誤差電流Ｉｅ１で端子ＣＯＭＰを介してコンデンサ３５，３６を充放電し、電圧Ｖｃｏｍｐを生成する。これにより、誤差電圧生成回路４１は、駆動信号Ｖｄｒのデューティ比に応じた電圧Ｖｆｂと、基準電圧ＶＲＥＦ０との誤差に応じた電圧Ｖｃｏｍｐを生成する。なお、誤差電圧生成回路４１は、「第１誤差電圧生成回路」に相当する。また、本実施形態において電圧Ｖｃｏｍｐは、「第１誤差電圧」に相当する。

検出回路５０は、端子ＣＳの電圧Ｖｃｓに基づいて、インダクタ電流ＩＬの電流値が、ほぼゼロを示す“電流値Ｉａ”（以下、便宜上、「ほぼゼロ」を単にゼロと称する。）となったか否かを検出する回路である。なお、本実施形態の検出回路５０は、インダクタ電流ＩＬの電流値が、“ゼロ”である“電流値Ｉａ”であることを検出すると、ハイレベル（以下、「“Ｈ”レベル」とする。）の信号Ｖｚを出力する。なお、検出回路５０は、インダクタ電流ＩＬが“電流値Ｉａ”となる際の抵抗２５に生じる電圧に応じた所定電圧と、電圧Ｖｃｓに応じた電圧とを比較するコンパレータ（不図示）を含んで構成される。

遅延回路５１は、検出回路５０から“Ｈ”レベルの信号Ｖｚが出力されると、所定時間だけ遅延させて出力する。

パルス回路５２は、遅延回路５１から“Ｈ”レベルの信号Ｖｚが出力されると、“Ｈ”レベルのパルス信号Ｖｐ１を出力する。

ＳＲフリップフロップ５３は、パルス回路５２が“Ｈ”レベルのパルス信号Ｖｐ１を出力すると、“Ｈ”レベルの駆動信号Ｖｑ１を出力する。一方、ＳＲフリップフロップ５３は、後述のコンパレータ５５が“Ｈ”レベルの信号Ｖｃ１を出力すると、ローレベル（以下、「“Ｌ”レベル」とする。）の駆動信号Ｖｑ１を出力する。

発振回路５４は、ＮＭＯＳトランジスタ２４をオンオフする際に必要となる発振電圧Ｖｒを生成する回路である。具体的には、発振回路５４は、インダクタ電流ＩＬがほぼゼロより小さくなり、“Ｈ”レベルの駆動信号Ｖｑ１が入力されると、所定の傾きで振幅が徐々に大きくなる発振電圧Ｖｒを出力する。

コンパレータ５５は、電圧Ｖｃｏｍｐと、発信信号Ｖｒとを比較する回路である。具体的には、電圧Ｖｃｏｍｐがコンパレータ５５の反転入力端子に印加され、発振電圧Ｖｒがコンパレータ５５の非反転入力端子に印加されている。このため、コンパレータ５５は、発振電圧Ｖｒのレベルが電圧Ｖｃｏｍｐのレベルより低い場合、“Ｌ”レベルの信号Ｖｃ１を出力し、発振電圧Ｖｒのレベルが電圧Ｖｃｏｍｐのレベルより高くなると、“Ｈ”レベルの信号Ｖｃ１を出力する。

バッファ５６は、駆動信号Ｖｑ１に基づいてＮＭＯＳトランジスタ２４を駆動する。具体的には、バッファ５６は、入力される信号と同じ論理レベルの信号Ｖｄｒで、ゲート容量等の大きいＮＭＯＳトランジスタ２４を駆動する。また、バッファ５６は、“Ｈ”レベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２４をオンし、“Ｌ”レベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２４をオフする。

＜＜＜集積回路３０ａの動作＞＞＞
図３は、集積回路３０ａの動作の一例を示す図である。まず、時刻ｔ０においてインダクタ電流ＩＬが減少し、電流値Ｉａになると、検出回路５０は、“Ｈ”レベルの信号Ｖｚを出力する。そして、時刻ｔ１において、遅延回路５１は、遅延された信号Ｖｚを出力し、パルス回路５２は、パルス信号Ｖｐ１を出力する。

そして、パルス信号Ｖｐ１が出力されると、ＳＲフリップフロップ５３は、“Ｈ”レベルの駆動信号Ｖｑ１を出力するため、駆動信号Ｖｄｒも“Ｈ”レベルとなる。また、ＳＲフリップフロップ５３が“Ｈ”レベルの信号Ｖｑ１を出力すると、発振回路５４は、徐々に高くなるランプ電圧Ｖｒを出力し始める。また、ＮＭＯＳトランジスタ２４は、集積回路３０ａが“Ｈ”レベルの駆動信号Ｖｄｒを出力すると、オンする。これにより、電圧Ｖｘは、接地電圧となる。また、インダクタ電流ＩＬは、コイルＬ１のインダクタ値と、整流電圧Ｖｒｅｃ１とに応じた傾きで徐々に上昇する。

時刻ｔ２において、電圧Ｖｒが電圧Ｖｃｏｍｐとなると、コンパレータ５５は“Ｈ”レベルの信号Ｖｃ１を出力する。これにより、ＳＲフリップフロップ５３は、“Ｌ”レベルの信号Ｖｑ１を出力し、駆動信号Ｖｄｒも“Ｌ”レベルとなる。また、ＮＭＯＳトランジスタ２４は、集積回路３０ａが“Ｌ”レベルの駆動信号Ｖｄｒを出力すると、オフする。また、電圧Ｖｘは、出力電圧Ｖｏｕｔに応じた電圧となる。そして、コイルＬ１には、ＮＭＯＳトランジスタ２４がオンしている際のインダクタ電流ＩＬに応じた逆起電力が生じ、ダイオード２２を介してコンデンサ２３にインダクタ電流ＩＬを供給し始める。

時刻ｔ３において、インダクタ電流ＩＬが電流値Ｉａとなると、検出回路５０は、“Ｈ”レベルの信号Ｖｚを出力する。

時刻ｔ４において、遅延回路５１が遅延させた信号Ｖｘを出力すると、パルス回路５２は、パルス信号Ｖｐ１を出力する。以降、時刻ｔ１の動作が繰り返される。

＜＜＜駆動信号Ｖｄｒのデューティ比が目標値になることに関する説明＞＞＞
図４は、駆動信号Ｖｄｒのデューティ比が変化することにより生じる集積回路３０ａの動作の一例を示す図である。なお、時刻ｔ１，ｔ２，ｔ４における集積回路３０ａの動作は、図３の場合と同様である。また、時刻ｔａ１，ｔａ２，ｔａ４は、それぞれ時刻ｔ１，ｔ２，ｔ４に対応し、時刻ｔｂ１，ｔｂ２，ｔｂ４も同様にそれぞれ時刻ｔ１，ｔ２，ｔ４に対応する。また、時刻ｔ１，ｔ２，ｔ４で示された動作パターンをパターンＡとし、時刻ｔａ１，ｔａ２，ｔａ４で示された動作パターンをパターンＢとし、時刻ｔｂ１，ｔｂ２，ｔｂ４で示された動作パターンをパターンＣとする。

パターンＡは、駆動信号Ｖｄｒのデューティ比が目標値となっている場合の動作パターンである。パターンＡの場合、電圧Ｖｆｂは基準電圧ＶＲＥＦ０とほぼ一致する。また、電圧Ｖｃｏｍｐは、駆動信号Ｖｄｒのデューティ比が目標値となるようＮＭＯＳトランジスタ２４をオンするための電圧となっている。

パターンＢは、駆動信号Ｖｄｒのデューティ比が目標値より小さくなっている場合の動作パターンである。なお、駆動信号Ｖｄｒのデューティ比が目標値より小さくなっている場合の電圧Ｖｃｏｍｐを電圧Ｖａとして説明する。

また、パターンＢの場合、図１の平滑化回路は、デューティ比が目標値となっている場合より低い電圧Ｖｆｂを生成する。誤差電圧生成回路４１は、電圧Ｖｆｂが基準電圧ＶＲＥＦ０より低くなると、コンデンサ３５，３６を充電するように誤差電流Ｉｅ１を供給する。そのため、電圧Ｖａは、デューティ比が目標値となっている場合の電圧Ｖｃｏｍｐと同じになるよう上昇する。これに伴い、ＮＭＯＳトランジスタ２４のオン期間は長くなるため、駆動信号Ｖｄｒのデューティ比は大きくなり、電圧Ｖｆｂは基準電圧ＶＲＥＦ０に近づくよう上昇する。

パターンＣは、駆動信号Ｖｄｒのデューティ比が所定値より大きくなっている場合の動作パターンである。なお、駆動信号Ｖｄｒのデューティ比が目標値より大きくなっている場合の電圧Ｖｃｏｍｐを電圧Ｖｂとして説明する。

また、パターンＣの場合、図１の平滑化回路は、デューティ比が目標値となっている場合より高い電圧Ｖｆｂを生成する。誤差電圧生成回路４１は、電圧Ｖｆｂが基準電圧ＶＲＥＦ０より高くなると、コンデンサ３５，３６を放電するように誤差電流Ｉｅ１を供給する。そのため、電圧Ｖｂは、デューティ比が目標値となっている場合の電圧Ｖｃｏｍｐと同じになるよう低下する。これに伴い、ＮＭＯＳトランジスタ２４のオン期間は短くなるため、駆動信号Ｖｄｒのデューティ比は小さくなり、電圧Ｖｆｂは基準電圧ＶＲＥＦ０に近づくよう低下する。

以上の動作から、集積回路３０ａは、駆動信号Ｖｄｒを平滑化した電圧Ｖｆｂが基準電圧ＶＲＥＦ０となるように駆動信号Ｖｄｒを生成する。そのため、集積回路３０ａは、デューティ比が目標値となる駆動信号Ｖｄｒを出力する。

＜＜＜交流電圧Ｖａｃと出力電圧Ｖｏｕｔ等との関係＞＞＞
図５は、交流電圧Ｖａｃ（実効値）と、交流電圧Ｖａｃのピーク電圧、出力電圧及び昇圧比との関係を示す図である。なお、一点鎖線は、交流電圧Ｖａｃのピーク電圧を示し、実線は、出力電圧Ｖｏｕｔを示す。また、破線は、昇圧比を示す。また、昇圧比は、デューティ比をＤで表し、ダイオード２２の順方向電圧を無視すると、１／（１－Ｄ）で表される比である。そして、交流電圧Ｖａｃの実効値が大きくなるに伴い、交流電圧Ｖａｃのピーク電圧は大きくなる。

集積回路３０ａは、デューティ比を目標値にするよう動作するため、デューティ比から求まる昇圧比も所定値となる。したがって、出力電圧Ｖｏｕｔは、交流電圧Ｖａｃの実効値及びピーク値が大きくなるのに伴い大きくなる。

＜＜＜ＡＣ－ＤＣコンバータ１０ｂの概要＞＞＞
図６は、ＡＣ－ＤＣコンバータ１０ｂの一例を示す図である。ところで、コンデンサ２３は、出力電圧Ｖｏｕｔが、所定レベル（例えば、４５０Ｖ）を大きく超えると破壊されることがある。そこで、ＡＣ－ＤＣコンバータ１０ｂは、交流電圧Ｖａｃの実効値が小さい場合に、出力電圧Ｖｏｕｔを、交流電圧Ｖａｃの実効値に応じて変化させるようにする。一方、交流電圧Ｖａｃの実効値が大きくなると、ＡＣ－ＤＣコンバータ１０ｂは、出力電圧Ｖｏｕｔを所定レベル（例えば、４００Ｖ）に維持する。また、ＡＣ－ＤＣコンバータ１０ｂは、ＡＣ－ＤＣコンバータ１０ａに、出力電圧Ｖｏｕｔを分圧する抵抗２７，２８を追加し、制御ブロック２６ａを制御ブロック２６ｂとした電源回路である。

制御ブロック２６ｂは、制御ブロック２６ａにおける集積回路３０ａを集積回路３０ｂに置き換えたものである。また、集積回路３０ｂの詳細は後述するが、集積回路３０ｂには、端子ＦＢ１，ＦＢ２，ＣＳ，ＣＯＭＰ，ＯＵＴが設けられている。なお、集積回路３０ｂには、上述した５つの端子ＦＢ１，ＦＢ２，ＣＳ，ＣＯＭＰ，ＯＵＴ以外にも端子が設けられているが、ここでは便宜上省略されている。また、端子ＣＳ，ＣＯＭＰ，ＯＵＴに接続される外部回路は、集積回路３０ａと同一である。

端子ＦＢ１には、集積回路３０ａの端子ＦＢと同様に、抵抗３１，３２、コンデンサ３３からなる平滑化回路からの電圧Ｖｆｂ１が印加される。また、端子ＦＢ２には、抵抗２７，２８の接続点からの電圧Ｖｆｂ２が印加される。なお、端子ＦＢ１は、「第１端子」に相当し、端子ＦＢ２は、「第２端子」に相当し、端子ＣＯＭＰは、「第３端子」に相当する。

＜＜＜集積回路３０ｂの構成＞＞＞
図７は、集積回路３０ｂの一例を示す図である。集積回路３０ｂは、信号出力回路４０ｂ、誤差電圧生成回路４１，４２を含んで構成される。信号出力回路４０ｂは、信号出力回路４０ａに対し、選択回路５７を更に備える。選択回路５７は、誤差電圧生成回路４１と、後述の誤差電圧生成回路４２とから供給される誤差電流Ｉｅ１，Ｉｅ２のうちの何れに基づいて電圧Ｖｃｏｍｐを生成するかを選択する。

具体的には、選択回路５７は、後述のダイオード６０，６１の何れがオンするかに応じて、コンデンサ３５，３６を誤差電流Ｉｅ１又はＩｅ２で放電し、後述の定電流源６２のバイアス電流Ｉｂで充電する。なお、図７において、便宜上、図６と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図６及び図７で同じである。また、同じ参照符号が付されている対象は、図２の集積回路３０ａと同様である。

選択回路５７は、ダイオード６０，６１，定電流源６２を含んで構成される。ダイオード６０は、誤差電圧生成回路４１の出力にカソードが接続され、端子ＣＯＭＰにアノードが接続される。ダイオード６１も同様に、後述の誤差電圧生成回路４２の出力にカソードが接続され、端子ＣＯＭＰにアノードが接続される。定電流源６２は、内部電源（不図示）から電源電圧Ｖｄｄに基づいて端子ＣＯＭＰへバイアス電流Ｉｂを供給する。

そのため、コンデンサ３５，３６は、バイアス電流Ｉｂで充電されつつ、誤差電圧生成回路４１からの誤差電流Ｉｅ１又は後述の誤差電圧生成回路４２からの誤差電流Ｉｅ２で放電される。また、選択回路５７は、選択結果として、誤差電圧生成回路４１の出力の電圧又は誤差電圧生成回路４２の出力の電圧を選択する。

誤差電圧生成回路４１は、反転入力端子に端子ＦＢ１が接続され、電圧Ｖｆｂ１が印加される。また、誤差電圧生成回路４１は、非反転入力端子に基準電圧ＶＲＥＦ０が印加される。なお、電圧Ｖｆｂ１は、「第１電圧」に相当し、ダイオード６０は、「第１ダイオード」に相当する。

また、誤差電圧生成回路４１は、電圧Ｖｆｂ１と、基準電圧ＶＲＥＦ０との間の誤差に基づく誤差電流Ｉｅ１を出力に供給する。具体的には、誤差電圧生成回路４１は、出力の電圧が電圧Ｖｃｏｍｐよりダイオード６０の順方向電圧分低く、ダイオード６０がオンすると、端子ＣＯＭＰを介して誤差電流Ｉｅ１に応じた電流をコンデンサ３５，３６に流す。また、この場合、コンデンサ３５，３６は、誤差電流Ｉｅ１に応じた電流によって放電されるため、電圧Ｖｃｏｍｐは、誤差電流Ｉｅ１に応じた電流により低下する。なお、基準電圧ＶＲＥＦ０は、「第１基準電圧」に相当する。また、誤差電圧生成回路４１の出力の電圧は、「第１誤差電圧」に相当する。

一方、誤差電圧生成回路４１は、ダイオード６０がオフする場合、端子ＣＯＭＰを介して誤差電流Ｉｅ１に応じた電流をコンデンサ３５，３６に流すことができない。

誤差電圧生成回路４２は、反転入力端子に端子ＦＢ２が接続され、電圧Ｖｆｂ２が印加される。また、誤差電圧生成回路４２は、非反転入力端子に基準電圧ＶＲＥＦ１が印加される。なお、基準電圧ＶＲＥＦ１は、出力電圧Ｖｏｕｔが所定レベルとなる際の抵抗２７，２８の接続点に生じる電圧Ｖｆｂ２となるよう定められている。また、電圧Ｖｆｂ２は、「第２電圧」に相当し、ダイオード６１は、「第２ダイオード」に相当する。また、基準電圧ＶＲＥＦ１は、「第２基準電圧」に相当する。

また、誤差電圧生成回路４２は、電圧Ｖｆｂ２と、基準電圧ＶＲＥＦ１との間の誤差に基づく誤差電流Ｉｅ２を出力に供給する。具体的には、誤差電圧生成回路４２は、出力の電圧が電圧Ｖｃｏｍｐよりダイオード６１の順方向電圧分低く、ダイオード６１がオンすると、端子ＣＯＭＰを介して誤差電流Ｉｅ２に応じた電流をコンデンサ３５，３６に流す。また、この場合、コンデンサ３５，３６は、誤差電流Ｉｅ２に応じた電流によって放電されるため、電圧Ｖｃｏｍｐは、誤差電流Ｉｅ２に応じた電流により低下する。なお、誤差電圧生成回路４２の出力の電圧は、「第２誤差電圧」に相当する。

一方、誤差電圧生成回路４２は、ダイオード６１がオフする場合、端子ＣＯＭＰを介して誤差電流Ｉｅ２に応じた電流をコンデンサ３５，３６に流すことができない。なお、検出回路５０は、「電流検出回路」に相当し、信号Ｖｚは、「検出結果」に相当し、ＳＲフリップフロップ５３は「出力回路」に相当する。また、誤差電圧生成回路４２は、「第２誤差電圧生成回路」に相当する。

＜＜＜集積回路３０ｂの動作＞＞＞
以下で、集積回路３０ｂの動作について説明する。上述の通り、ＡＣ－ＤＣコンバータ１０ａにおいては、交流電圧Ｖａｃの実効値が大きくなるにつれて出力電圧Ｖｏｕｔも大きくなるように制御していた。そのため、出力電圧Ｖｏｕｔが所定レベルを大きく超えると、コンデンサ２３が破壊される可能性がある。ＡＣ－ＤＣコンバータ１０ｂにおいては、コンデンサ２３の破壊を抑制するため、出力電圧Ｖｏｕｔが所定レベルを超えると、出力電圧Ｖｏｕｔを所定レベルに維持するため、誤差電圧生成回路４２を動作させる。したがって、このような動作が成立するように、電圧Ｖｆｂ１，Ｖｆｂ２を生成する回路の定数、及び基準電圧ＶＲＥＦ０，ＶＲＥＦ１は、決定されている。

出力電圧Ｖｏｕｔが所定レベル未満である場合、誤差電圧生成回路４１は、電圧Ｖｆｂ１に基づいて、ダイオード６０をオンさせるよう、出力の電圧を低下させる。また、選択回路５７は、ダイオード６０がオンするため、誤差電圧生成回路４１の出力の電圧を選択するようになる。そして、出力電圧Ｖｏｕｔが所定レベルを超える場合、誤差電圧生成回路４２が動作しデューティ比を小さくし、電圧Ｖｆｂ１は、低下するため、誤差電圧生成回路４１は、出力の電圧を上昇させる。これにより、カソードの電圧が高くなるため、ダイオード６０はオフする。

結果として、誤差電圧生成回路４１は、電圧Ｖｃｏｍｐを生成しなくなり、選択回路５７は、誤差電圧生成回路４１の出力の電圧を選択しなくなる。なお、選択回路５７が誤差電圧生成回路４１の出力の電圧を選択する場合、集積回路３０ｂの動作は、集積回路３０ａの場合の動作と同様であり、集積回路３０ｂは、図８において交流電圧Ｖａｃの実効値が２００Ｖ未満となる領域に示したように実効値が大きくなると大きくなる出力電圧ＶｏｕｔをＡＣ－ＤＣコンバータ１０ｂに出力させる。なお、図８において、一点鎖線は、交流電圧Ｖａｃのピーク電圧を示し、実線は、出力電圧Ｖｏｕｔを示す。また、破線は、昇圧比を示す。

また、出力電圧Ｖｏｕｔが所定レベルを超える場合、誤差電圧生成回路４２は、電圧Ｖｆｂ２に基づいて、ダイオード６１をオンさせるよう、出力の電圧を低下させる。また、選択回路５７は、誤差電圧生成回路４２の出力の電圧を選択するようになる。そして、出力電圧Ｖｏｕｔが所定レベル未満となる場合、電圧Ｖｆｂ２は、低下するため、誤差電圧生成回路４２は、出力の電圧を上昇させる。これにより、カソードの電圧が高くなるため、ダイオード６１はオフする。

結果として、誤差電圧生成回路４２は、電圧Ｖｃｏｍｐを生成しなくなり、選択回路５７は、誤差電圧生成回路４２の出力の電圧を選択しなくなる。また、選択回路５７が誤差電圧生成回路４２の出力の電圧を選択する場合、集積回路３０ｂは、出力電圧Ｖｏｕｔを所定レベルに維持する。この場合、集積回路３０ｂは、図８において交流電圧Ｖａｃの実効値が２００Ｖ以上となる領域に示したように実効値が大きくなっても所定レベルの出力電圧ＶｏｕｔをＡＣ－ＤＣコンバータ１０ｂに出力させる。このような場合の集積回路３０ｂの動作を、図９を参照して以下に説明する。

図９は、集積回路３０ｂの動作波形の一例を示す図である。まず、時刻ｔ１０において、インダクタ電流ＩＬが減少し、電流値Ｉａになると、検出回路５０は、“Ｈ”レベルの信号Ｖｚを出力する。そして、時刻ｔ１１において、遅延回路５１は、遅延された信号Ｖｚを出力し、パルス回路５２は、パルス信号Ｖｐ１を出力する。

そして、パルス信号Ｖｐ１が出力されると、ＳＲフリップフロップ５３は、“Ｈ”レベルの駆動信号Ｖｑ１を出力するため、駆動信号Ｖｄｒも“Ｈ”レベルとなる。また、ＳＲフリップフロップ５３が“Ｈ”レベルの信号Ｖｑ１を出力すると、発振回路５４は、徐々に高くなるランプ電圧Ｖｒを出力し始める。また、ＮＭＯＳトランジスタ２４は、集積回路３０ｂが“Ｈ”レベルの駆動信号Ｖｄｒを出力すると、オンする。これにより、電圧Ｖｘは、接地電圧となる。また、インダクタ電流ＩＬは、コイルＬ１のインダクタ値と、整流電圧Ｖｒｅｃ１とに応じた傾きで徐々に上昇する。

時刻ｔ１２において、電圧Ｖｒが電圧Ｖｃｏｍｐとなると、コンパレータ５５は“Ｈ”レベルの信号Ｖｃ１を出力する。これにより、ＳＲフリップフロップ５３は、“Ｌ”レベルの信号Ｖｑ１を出力し、集積回路３０ｂは、“Ｌ”レベルの駆動信号Ｖｄｒを出力する。また、ＮＭＯＳトランジスタ２４は、集積回路３０ｂが“Ｌ”レベルの駆動信号Ｖｄｒを出力すると、オフする。また、電圧Ｖｘは、出力電圧Ｖｏｕｔに応じた電圧となる。そして、コイルＬ１には、ＮＭＯＳトランジスタ２４がオンしている際のインダクタ電流ＩＬに応じた逆起電力が生じ、ダイオード２２を介してコンデンサ２３にインダクタ電流ＩＬを供給し始める。

時刻ｔ１３において、コイルＬ１からの逆起電力に基づくインダクタ電流ＩＬが減少し、電流値Ｉａとなると、検出回路５０は、“Ｈ”レベルの信号Ｖｚを出力する。

時刻ｔ１４において、遅延回路５１が遅延させた信号Ｖｘを出力すると、パルス回路５２は、パルス信号Ｖｐ１を出力する。以降、時刻ｔ１１の動作が繰り返される。

以上の動作から、集積回路３０ｂは、交流電圧Ｖａｃの実効値が大きい場合、出力電圧Ｖｏｕｔに応じた電圧Ｖｆｂ２が基準電圧ＶＲＥＦ１となるように駆動信号Ｖｄｒを生成する。そのため、集積回路３０ｂは、出力電圧Ｖｏｕｔが所定レベルとなるよう駆動信号Ｖｄｒを出力する。

＝＝＝変形例＝＝＝
図１０は、ＡＣ－ＤＣコンバータ１０ｃの一例を示す図である。ＡＣ－ＤＣコンバータ１０ｃは、ＡＣ－ＤＣコンバータ１０ｂの変形例である。ＡＣ－ＤＣコンバータ１０ｃは、ＡＣ－ＤＣコンバータ１０ｂに対し、制御ブロック２６ｂを制御ブロック２６ｃに置き換えたものである。

制御ブロック２６ｃは、制御ブロック２６ｂに対し、交流電圧Ｖａｃを全波整流するダイオード３７，３８を更に備え、集積回路３０ｂの代わりに集積回路３０ｃを用いている。また、集積回路３０ｃの詳細は後述するが、集積回路３０ｃには、端子ＦＢ１，ＦＢ２，ＣＳ，ＣＯＭＰ，ＯＵＴ，ＶＨが設けられている。

また、ダイオード３７，３８は、交流電圧Ｖａｃを全波整流する全波整流回路を構成し、交流電圧Ｖａｃから整流電圧Ｖｒｅｃ２を生成する。また、端子ＶＨには、整流電圧Ｖｒｅｃ２が印加される。なお、本実施形態では、整流電圧Ｖｒｅｃ２をダイオード３７，３８で生成し端子ＶＨに印加することとしたが、整流電圧Ｖｒｅｃ１が印加されるコンデンサ２１に生じる電圧を、抵抗（不図示）を介して端子ＶＨに印加することとしてもよい。

なお、集積回路３０ｃには、上述した６つの端子ＦＢ１，ＦＢ２，ＣＳ，ＣＯＭＰ，ＯＵＴ，ＶＨ以外にも端子が設けられているが、ここでは便宜上省略されている。また、端子ＦＢ１，ＦＢ２，ＣＳ，ＣＯＭＰ，ＯＵＴに接続される外部回路は、集積回路３０ｂと同一である。

＜＜＜集積回路３０ｃの構成＞＞＞
図１１は、集積回路３０ｃの一例を示す図である。集積回路３０ｃは、集積回路３０ｂの変形例であり、信号出力回路４０ｃ、誤差電圧生成回路４１，４２、識別回路４３を含んで構成される。信号出力回路４０ｃは、信号出力回路４０ｂに対し、選択回路５７の代わりに、スイッチ回路５８を備える。なお、図１１において、便宜上、図１０と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１０及び図１１で同じである。また、同じ参照符号が付されている対象は、図６の集積回路３０ｂと同様である。

スイッチ回路５８は、後述の識別回路４３からの信号Ｓｄｅｔに基づいて、誤差電圧生成回路４１又は４２のうち何れの出力を端子ＣＯＭＰに接続するかを選択する。

識別回路４３は、交流電圧Ｖａｃがダイオード３７，３８によって整流された整流電圧Ｖｒｅｃ２に基づいて交流電圧Ｖａｃの実効値の電圧レベルを識別する。具体的には、識別回路４３は、交流電圧Ｖａｃの実効値の電圧レベルがレベルＶＬ１である場合、スイッチ回路５８に誤差電圧生成回路４１を選択させる信号Ｓｄｅｔを出力する。一方、識別回路４３は、交流電圧Ｖａｃの実効値の電圧レベルがレベルＶＬ２である場合、スイッチ回路５８に誤差電圧生成回路４２を選択させる信号Ｓｄｅｔを出力する。なお、レベルＶＬ１は、「第１レベル」に相当し、レベルＬＶ２は、「第２レベル」に相当する。また、レベルＶＬ２は、レベルＶＬ１より高い。

＜＜＜集積回路３０ｄの構成＞＞＞
図１２は、集積回路３０ｄの一例を示す図である。集積回路３０ｄは、集積回路３０ｂ，３０ｃの変形例であり、信号出力回路４０ａ、誤差電圧生成回路４１，４２、識別回路４３、イネーブル回路４４を含んで構成される。なお、図１２において、便宜上、図１０と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１０及び図１２で同じである。また、同じ参照符号が付されている対象は、図１０の集積回路３０ｃと同様である。

イネーブル回路４４は、識別回路４３からの信号Ｓｄｅｔに基づいて信号Ｓ１，Ｓ２を出力する。具体的には、イネーブル回路４４は、識別回路４３が、前述のスイッチ回路５８に誤差電圧生成回路４１を選択させる信号Ｓｄｅｔを出力する場合、誤差電圧生成回路４１を選択する信号Ｓ１を出力する。誤差電圧生成回路４１は、イネーブル回路４４が誤差電圧生成回路４１を選択する信号Ｓ１を出力すると、動作し、電圧Ｖｆｂ１に応じて誤差電流Ｉｅ１を出力する。一方、誤差電圧生成回路４１は、イネーブル回路４４が誤差電圧生成回路４１を選択しない信号Ｓ１を出力すると、動作せず、誤差電流Ｉｅ１を出力しない。

また、イネーブル回路４４は、識別回路４３が、前述のスイッチ回路５８に誤差電圧生成回路４２を選択させる信号Ｓｄｅｔを出力する場合、誤差電圧生成回路４２を選択する信号Ｓ２を出力する。誤差電圧生成回路４２は、イネーブル回路４４が誤差電圧生成回路４２を選択する信号Ｓ２を出力すると、動作し、電圧Ｖｆｂ２に応じて誤差電流Ｉｅ２を出力する。一方、誤差電圧生成回路４２は、イネーブル回路４４が誤差電圧生成回路４２を選択しない信号Ｓ２を出力すると、動作せず、誤差電流Ｉｅ２を出力しない。なお、誤差電圧生成回路４１を選択する信号Ｓ１と、誤差電圧生成回路４２を選択する信号Ｓ２とは、排他的に出力される。

＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０ａ，１０ｂ，１０ｃについて説明した。集積回路３０ａは、信号出力回路４０ａ、誤差電圧生成回路４１を備える。誤差電圧生成回路４１は、駆動信号Ｖｄｒのデューティ比に応じた電圧Ｖｆｂと、基準電圧ＶＲＥＦ０との誤差に応じた電圧Ｖｃｏｍｐを生成する。また、信号出力回路４０ａは、電圧Ｖｃｏｍｐに基づいてＮＭＯＳトランジスタ２４のオン期間を決めるため、デューティ比を目標値に維持する。これにより、集積回路３０ａは、デューティ比に基づく昇圧比を所定値にし、昇圧比が大きくなることにより生じる電力損失を抑制する。したがって、電源回路の電力損失を抑制することが可能な集積回路を提供することができる。

また、集積回路３０ｂは、信号出力回路４０ｂ、誤差電圧生成回路４１，４２を備える。誤差電圧生成回路４２は、出力電圧Ｖｏｕｔに応じた電圧Ｖｆｂ２と、基準電圧ＶＲＥＦ１との誤差に応じた電圧Ｖｃｏｍｐを生成する。また、信号出力回路４０ｂは、出力電圧Ｖｏｕｔが所定レベルより高い場合、電圧Ｖｆｂ２（言い換えると、誤差電圧生成回路４２が生成する電圧Ｖｃｏｍｐ）に基づいて、出力電圧Ｖｏｕｔが所定レベルとなるよう、ＮＭＯＳトランジスタ２４をオフする駆動信号Ｖｄｒを出力する。また、昇圧比が所定値である場合、交流電圧Ｖａｃの実効値が高くなると、出力電圧が所定レベルより高くなるが、集積回路３０ｂは、交流電圧Ｖａｃの実効値が高くなっても、出力電圧Ｖｏｕｔを所定レベルに維持する。これにより、交流電圧Ｖａｃの実効値が高くなっても、出力電圧Ｖｏｕｔがコンデンサ２３の耐圧を超えることを抑制でき、ＡＣ－ＤＣコンバータ１０ｂに安価なコンデンサ２３を用いることができる。

また、信号出力回路４０ｂは、検出回路５０、ＳＲフリップフロップ５３、選択回路５７を備える。選択回路５７は、出力電圧Ｖｏｕｔが所定レベルであるか否かに基づいて誤差電圧生成回路４１又は４２が生成する誤差電流Ｉｅ１又はＩｅ２の何れかで電圧Ｖｃｏｍｐを生成するかを選択する。これにより、集積回路３０ｂは、交流電圧Ｖａｃの実効値に応じて駆動信号Ｖｄｒの生成方法を変化させることができる。

また、集積回路３０ｂは、端子ＦＢ１，ＦＢ２を備える。これにより、集積回路３０ｂは、電圧Ｖｆｂ１，Ｖｆｂ２の何れかに基づいて駆動信号Ｖｄｒを出力することができる。

また、集積回路３０ｂは、端子ＣＯＭＰを更に備え、選択回路５７は、ダイオード６０，６１、定電流源６２を含む。これにより、集積回路３０ｂは、簡易な回路で電圧Ｖｆｂ１，Ｖｆｂ２の何れに基づいて駆動信号Ｖｄｒを出力するかを制御できる。

また、集積回路３０ｃは、信号出力回路４０ｃ、誤差電圧生成回路４１，４２、識別回路４３を備える。また、信号出力回路４０ｃは、交流電圧Ｖａｃの実効値の電圧レベルに応じてデューティ比が目標値となる駆動信号Ｖｄｒ又は出力電圧Ｖｏｕｔが所定レベルとなる駆動信号Ｖｄｒを出力する。これにより、集積回路３０ｃは、国によって異なる交流電圧Ｖａｃの実効値を識別して適切に駆動信号Ｖｄｒを出力することができる。

また、集積回路３０ｄは、信号出力回路４０ａ、誤差電圧生成回路４１，４２、識別回路４３、イネーブル回路４４を備える。また、誤差電圧生成回路４１又は４２は、イネーブル回路４４からの信号Ｓ１又はＳ２によってイネーブルされる。信号出力回路４０ａは、イネーブルされる誤差電圧生成回路４１又は４２からの誤差電流Ｉｅ１又はＩｅ２によって生成される電圧Ｖｃｏｍｐに基づいて駆動信号Ｖｄｒを出力する。すなわち、集積回路３０ｄは、誤差電圧生成回路４１，４２のうち、交流電圧Ｖａｃの実効値に応じて必要とされる方のみ動作させる。これにより、集積回路３０ｄは、消費電力を低減することができる。

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

１０ａ，１０ｂ，１０ｃ ＡＣ－ＤＣコンバータ
１１ 商用電源
１２ 負荷
２０ 全波整流回路
２１，２３，３３，３５，３６ コンデンサ
２２，３７，３８，６０，６１ ダイオード
２４ ＮＭＯＳトランジスタ
２５，２７，２８，３１，３２，３４ 抵抗
２６ａ，２６ｂ，２６ｃ 制御ブロック
３０ａ，３０ｂ，３０ｃ，３０ｄ 集積回路
４０ａ，４０ｂ，４０ｃ 信号出力回路
４１，４２ 誤差電圧生成回路
４３ 識別回路
４４ イネーブル回路
５０ 検出回路
５１ 遅延回路
５２ パルス回路
５３ ＳＲフリップフロップ
５４ 発振回路
５５ コンパレータ
５６ バッファ
５７ 選択回路
５８ スイッチ回路
６２ 定電流源

Claims (8)

1. 交流電圧を整流した整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記整流電圧を昇圧した出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御する集積回路であって、
   前記トランジスタをスイッチングするための駆動信号のデューティ比に応じた第１電圧と、第１基準電圧との誤差に応じた第１誤差電圧を生成する第１誤差電圧生成回路と、
   前記インダクタ電流が所定の電流値となると、前記トランジスタをオンするための前記駆動信号を出力し、前記第１誤差電圧に基づいて、前記デューティ比が所定値となるよう、前記トランジスタをオフするための前記駆動信号を出力する信号出力回路と、
   を備える集積回路。
2. 請求項１に記載の集積回路であって、
   前記出力電圧のレベルに応じた第２電圧と、第２基準電圧との誤差に応じた第２誤差電圧を生成する第２誤差電圧生成回路を更に備え、
   前記信号出力回路は、
   前記出力電圧が所定レベルより高い場合、前記第２誤差電圧に基づいて、前記出力電圧が前記所定レベルとなるよう、前記トランジスタをオフするための前記駆動信号を出力する、
   集積回路。
3. 請求項２に記載の集積回路であって、
   前記信号出力回路は、
   前記インダクタ電流が前記所定の電流値となったか否かを検出する電流検出回路と、
   前記出力電圧が前記所定レベルより低い場合、前記第１誤差電圧を選択し、前記出力電圧が前記所定レベルより高い場合、前記第２誤差電圧を選択する選択回路と、
   前記電流検出回路の検出結果に基づいて、前記トランジスタをオンするための前記駆動信号を出力し、前記前記選択回路の選択結果に基づいて、前記トランジスタをオフするための前記駆動信号を出力する出力回路と、
   を含む集積回路。
4. 請求項３に記載の集積回路であって、
   前記第１電圧が印加される第１端子と、
   前記第２電圧が印加される第２端子と、
   を備える集積回路。
5. 請求項４に記載の集積回路であって、
   コンデンサが接続される第３端子を更に備え、
   前記選択回路は、
   前記コンデンサを充電する電流源と、
   前記第３端子と、前記第１誤差電圧生成回路との間に接続された第１ダイオードと、
   前記第３端子と、前記第２誤差電圧生成回路との間に接続された第２ダイオードと、
   を含む集積回路。
6. 請求項１に記載の集積回路であって、
   前記交流電圧の実効値の電圧レベルが第１レベル、または前記第１レベルより高い第２レベルであるかを識別する識別回路と、
   前記出力電圧のレベルに応じた第２電圧と、第２基準電圧との誤差に応じた第２誤差電圧を生成する第２誤差電圧生成回路と、
   を更に備え、
   前記信号出力回路は、
   前記実効値の電圧レベルが前記第１レベルであると識別された場合、前記デューティ比が所定値となるよう、前記トランジスタをオフするための前記駆動信号を出力し、前記前記実効値の電圧レベルが前記第２レベルであると識別された場合、前記出力電圧が所定レベルとなるよう、前記トランジスタをオフするための前記駆動信号を出力する、
   集積回路。
7. 請求項６に記載の集積回路であって、
   前記識別回路は、前記実効値の電圧レベルが前記第１レベルであると識別した場合、前記第１誤差電圧生成回路を動作させ、前記実効値の電圧レベルが前記第２レベルであると識別した場合、前記第２誤差電圧生成回路を動作させる、
   集積回路。
8. 交流電圧を整流した整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記整流電圧を昇圧した出力電圧を生成する電源回路であって、
   前記トランジスタのスイッチングを制御するスイッチング制御回路と、
   前記トランジスタをスイッチングするための駆動信号を平滑化する平滑化回路と、
   を備え、
   前記スイッチング制御回路は、
   前記平滑化回路からの出力と、第１基準電圧との誤差に応じた第１誤差電圧を生成する第１誤差電圧生成回路と、
   前記インダクタ電流が所定の電流値となると、前記トランジスタをオンするための前記駆動信号を出力し、前記第１誤差電圧に基づいて、前記駆動信号のデューティ比が所定値となるよう、前記トランジスタをオフするための前記駆動信号を出力する信号出力回路と、
   を含む電源回路。

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