JP2013021831A - 力率改善回路 - Google Patents

Abstract

【課題】低廉かつ簡易な回路構成により入力電流がゼロとなる時点を検出することが可能な力率改善回路を提供する。
【解決手段】力率改善回路１は、第１の整流素子Ｄ１と第１のスイッチング素子Ｑ１からなる第１の直列回路と、第２の整流素子Ｄ２と第２のスイッチング素子Ｑ２からなる第２の直列回路と、第１のリアクトルＬ１及び第２のリアクトルＬ２と、第１、第２の電流検出部４、５を備えており、第１、第２の電流検出部４、５は、それぞれ第１、第２のリアクトルＬ１、Ｌ２を一次側とする第１、第２のトランスＴｒ１、Ｔｒ２を有し、第１のトランスＴｒ１の二次側から入力電流に応じて出力される第１の出力信号及び第２のトランスＴｒ２の二次側から入力電流に応じて出力される第２の出力信号に基づいて、第１及び第２のスイッチング素子Ｑ１、Ｑ２を制御して、所望の直流電圧を負荷回路３に供給する。
【選択図】図１

Description

本発明は、力率改善回路に関し、特に、ブリッジレス力率改善回路の臨界モード動作に関する。

従来、負荷に対して電力を供給するために、入力交流電源の交流電圧を整流後、所望の交流または直流電圧に変換して負荷に供給する電源装置が広く用いられている。このような電源装置には、その力率を改善し、また、装置から発生するＥＭＩノイズを低減するために、力率改善回路を設けることが要求される。そのため、電源装置の一般的な構成では、その入力段に、ダイオードブリッジからなる整流回路と、昇圧コンバータ回路からなる力率改善回路が実装される。

近年、電源装置において、昇圧動作による力率改善機能と整流機能を兼備することにより前段のダイオードブリッジを不要とした、所謂ブリッジレス力率改善回路も提案されている（例えば、特許文献１参照）。この力率改善回路は、電源装置の入力段を簡易な回路により構成し、かつ、ダイオードの導通損失を低減することが可能な点で、整流回路と力率改善回路とを個別に設けた構成よりも有利なものである。

特開２００９−１７７９３５号公報

一般に、力率改善回路の動作モードとして、臨界モードがある。臨界モードでは、主スイッチング素子のオフ期間中に入力電流がゼロとなる時点を検出し、その検出の直後に主スイッチング素子がオンとなるように、主スイッチング素子のオン・オフが制御される。したがって、力率改善回路を臨界モードで動作させるためには、入力電流がゼロとなる時点を検出する必要があり、そのための電流検出技術として、従来、カレントトランス等が用いられている。

しかしながら、例えばカレントトランスを用いた電流検出技術は、一般に、必要な検出精度を確保するためにリセット回路等の追加の回路が必要となり、回路構成及びその制御が複雑化するという問題がある。また、特許文献１に記載の力率改善回路のように、入力電流の経路に電流検出用の抵抗を接続することも一般的な電流検出技術の一つであるが、この場合には、抵抗における発熱や電力損失によって、力率改善回路、ひいては電源装置の小型化及び高効率化の障害となるおそれがある。

本発明は、上記課題に鑑みてなされたものであり、低廉かつ簡易な回路構成により入力電流がゼロとなる時点を検出することが可能な力率改善回路を提供することを目的とする。

以下の発明の態様は、本発明の構成を例示するものであり、本発明の多様な構成の理解を容易にするために、項別けして説明するものである。各項は、本発明の技術的範囲を限定するものではなく、発明を実施するための最良の形態を参酌しつつ、各項の構成要素の一部を置換し、削除し、又は、さらに他の構成要素を付加したものについても、本願発明の技術的範囲に含まれ得るものである。

（１）第１の整流素子（Ｄ１）と第１のスイッチング素子（Ｑ１）からなる第１の直列回路と、第２の整流素子（Ｄ２）と第２のスイッチング素子（Ｑ２）からなり、前記第１の直列回路に並列接続される第２の直列回路と、前記第１及び第２の直列回路並びに負荷回路に並列接続される平滑コンデンサ（Ｃ１）と、前記第１の整流素子（Ｄ１）と前記第１のスイッチング素子（Ｑ１）の接続点に一端が接続され、他端が交流電源（Ｖａｃ）の一端に接続される第１のリアクトル（Ｌ１）と、前記第２の整流素子（Ｄ２）と前記第２のスイッチング素子（Ｑ２）の接続点に一端が接続され、他端が前記交流電源（Ｖａｃ）の他端に接続される第２のリアクトル（Ｌ２）と、前記交流電源（Ｖａｃ）と前記第１のリアクトル（Ｌ１）の接続点と、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）の接続点との間に接続される第３の整流素子（Ｄ３）と、前記交流電源（Ｖａｃ）と前記第２のリアクトル（Ｌ２）の接続点と、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）の接続点との間に接続される第４の整流素子（Ｄ４）と、を備えた力率改善回路であって、前記交流電源（Ｖａｃ）からの入力電流を検出する第１及び第２の電流検出部をさらに備え、前記第１の電流検出部は、前記第１のリアクトル（Ｌ１）を一次側とする第１のトランスを有し、前記第２の電流検出部は、前記第２のリアクトル（Ｌ２）を一次側とする第２のトランスを有しており、前記第１のトランスの二次側から前記入力電流に応じて出力される第１の出力信号及び前記第２のトランスの二次側から前記入力電流に応じて出力される第２の出力信号に基づいて前記第１及び第２のスイッチング素子（Ｑ１，Ｑ２）を制御して、所望の直流電圧を前記負荷回路に供給することを特徴とする力率改善回路（請求項１）。

（２）（１）項に記載の力率改善回路において、前記第１及び第２の出力信号は、前記第１及び第２のトランスの二次側に発生する誘導電圧に基づいて生成され、前記交流電源（Ｖａｃ）の正の半周期において前記第１のスイッチング素子（Ｑ１）のオン・オフに応じて前記第１のトランスの二次側に発生する誘導電圧の極性と、前記交流電源（Ｖａｃ）の負の半周期において前記第２のスイッチング素子（Ｑ２）のオン・オフに応じて前記第２のトランスの二次側に発生する誘導電圧の極性とが一致していることを特徴とする力率改善回路（請求項２）。

（３）（２）項に記載の力率改善回路において、前記第１のトランスの二次側の前記第１の出力信号の出力端と、前記第２のトランスの二次側の前記第２の出力信号の出力端とが共通化されることを特徴とする力率改善回路（請求項３）。

（４）（３）項に記載の力率改善回路において、前記第１及び第２のトランスの二次側には、それぞれ前記第１のトランスに正電圧が発生した場合に導通する整流素子（Ｄ７，Ｄ９）と、前記第２のトランスの二次側に正電圧が発生した場合に導通する整流素子（Ｄ８，
Ｄ１０）が接続されていることを特徴とする力率改善回路（請求項４）。

本発明に係る力率改善回路は、以上のように構成したため、ブリッジレス力率改善回路において、低廉かつ簡易な回路構成により入力電流がゼロとなる時点を検出することが可能となる。

本発明の第１の実施形態における力率改善回路を備えた電源装置を示す回路構成図である。 図１に示す力率改善回路の要部の動作を示す波形図である。 本発明の第２の実施形態における力率改善回路を備えた電源装置を示す回路構成図である。 本発明の第３の実施形態における力率改善回路を備えた電源装置を示す回路構成図である。 本発明の第４の実施形態における力率改善回路を備えた電源装置を示す回路構成図である。 本発明の第５の実施形態における力率改善回路を備えた電源装置を示す回路構成図である。 本発明の第６の実施形態における力率改善回路を備えた電源装置を示す回路構成図である。 本発明の第７の実施形態における力率改善回路を備えた電源装置を示す回路構成図である。 本発明の第８の実施形態における力率改善回路を備えた電源装置を示す回路構成図である。 図２〜図８に示す力率改善回路の要部の動作を示す波形図である。 本発明の第９の実施形態における力率改善回路を備えた電源装置示す回路構成図である。

以下、本発明の実施形態を添付図面に基づいて説明する。
図１は、本発明の第１の実施形態における力率改善回路１を備えた電源装置１０を示す回路構成図である。電源装置１０において、力率改善回路１は、交流電源Ｖａｃの交流電圧を整流、昇圧、及び力率改善し、負荷回路３に印加する機能を担うものである。ここで、負荷回路３は、典型的には、ＤＣ−ＤＣコンバータ回路またはＤＣ−ＡＣコンバータ回路から構成され、力率改善回路１は、全体としてＡＣ−ＤＣコンバータまたはＡＣ−ＡＣコンバータをなす電源装置１０の入力段を構成するものである。但し、本発明は、負荷回路３の具体的構成によって限定されるものではなく、任意の適切な回路とすることができる。

力率改善回路１は、第１の整流素子Ｄ１と第１のスイッチング素子Ｑ１からなる第１の直列回路と、第２の整流素子Ｄ２と第２のスイッチング素子Ｑ２からなる第２の直列回路とを備えている。力率改善回路１では、第１、第２の整流素子Ｄ１、Ｄ２としてダイオードが用いられ、第１、第２のスイッチング素子Ｑ１、Ｑ２としてＭＯＳ−ＦＥＴが用いられており、第１の直列回路は、第１の整流素子Ｄ１のアノード端子と第１のスイッチング素子Ｑ１のドレイン端子とを接続してなり、第２の直列回路は、第２の整流素子Ｄ２のアノード端子と第２のスイッチング素子Ｑ２のドレイン端子とを接続してなる。

第１の直列回路と第２の直列回路は、第１、第２の整流素子Ｄ１、Ｄ２のカソード端子同士を接続し、また、第１、第２のスイッチング素子Ｑ１、Ｑ２のソース端子同士を接続して、互いに並列に接続されている。さらに、第１、第２の整流素子Ｄ１、Ｄ２のカソード端子同士の接続点には、平滑コンデンサＣ１の一端が接続され、また、第１、第２のスイッチング素子Ｑ１、Ｑ２のソース端子同士の接続点には、平滑コンデンサＣ１の他端が接続されており、このように、平滑コンデンサＣ１は、第１の直列回路及び第２の直列回路と並列に接続される。そして、平滑コンデンサＣ１と並列に、力率改善回路１の負荷回路３が接続される。

また、力率改善回路１は、第１のリアクトルＬ１と第２のリアクトルＬ２とを備えており、第１のリアクトルＬ１の一端は、第１の整流素子Ｄ１と第１のスイッチング素子Ｑ１の接続点に接続され、他端は、交流電源Ｖａｃの一端に接続される。第２のリアクトルＬ２の一端は、第２の整流素子Ｄ２と第２のスイッチング素子Ｑ２の接続点に接続され、他端は、交流電源Ｖａｃの他端に接続される。

さらに、力率改善回路１は、それぞれダイオードからなる第３、第４の整流素子Ｄ３、Ｄ４を備えている。第３の整流素子Ｄ３は、交流電源Ｖａｃと第１のリアクトルＬ１の接続点にそのカソード端子が接続され、第１の直列回路と第２の直列回路の第１、第２のスイッチング素子Ｑ１、Ｑ２のソース端子側の接続点に、そのアノード端子が接続される。第４の整流素子Ｄ４は、交流電源Ｖａｃと第２のリアクトルＬ２の接続点にそのカソード端子が接続され、第１の直列回路と第２の直列回路の第１、第２のスイッチング素子Ｑ１、Ｑ２のソース端子側の接続点に、そのアノード端子が接続される。

以下、第１、第２のスイッチング素子Ｑ１、Ｑ２のソース端子、第３、第４の整流素子Ｄ３、Ｄ４のアノード端子、及び、平滑コンデンサＣ１の一端の接続ラインをコモンラインともいう。

力率改善回路１は、第１、第２のスイッチング素子Ｑ１、Ｑ２のオン・オフ動作を制御する駆動制御回路２を備えており、駆動制御回路２の駆動信号出力端子ＤＯから出力される駆動信号（この場合、ゲート駆動信号）に従って、後述するように第１、第２のスイッチング素子Ｑ１、Ｑ２をオン・オフ動作させることによって、第１、第２のスイッチング素子Ｑ１、Ｑ２を共有する整流手段と昇圧手段を備える力率改善回路をとして機能する。

そして、力率改善回路１は、それぞれ第１、第２のトランスＴｒ１、Ｔｒ２を有する第１、第２の電流検出部４、５を有しており、第１のトランスＴｒ１は、第１のリアクトルＬ１を構成する一次巻線ＷＬ１ｐと、一次巻線ＷＬ１ｐに磁気結合する二次巻線ＷＬ１ｓを含み、第２のトランスＴｒ２は、第２のリアクトルＬ２を構成する一次巻線ＷＬ２ｐと、一次巻線ＷＬ２ｐに磁気結合する二次巻線ＷＬ２ｓを含んでいる。

さらに、第１の電流検出部４は、一端が二次巻線ＷＬ１ｓの一端に接続された抵抗Ｒ１を有しており、抵抗Ｒ１の他端が第１の電流検出部４の出力端を構成する。同様に、第２の電流検出部５は、一端が二次巻線ＷＬ２ｓの一端に接続された抵抗Ｒ２を有しており、抵抗Ｒ２の他端が第２の電流検出部５の出力端を構成する。また、各二次巻線ＷＬ１ｓ、ＷＬ２ｓの他端は、コモンラインに接続される。そして、力率改善回路１では、第１の電流検出部４の出力端と第２の電流検出部５の出力端は互いに接続されることによって共通化され、共通化された出力端が、駆動制御回路２のゼロ電流検出端子ＳＩに接続されている。

力率改善回路１は、第１、第２の電流検出部４、５により交流電源Ｖａｃからの入力電流を検出することにより、臨界モードでの動作を実現するものであり、以下、図１とともに図２を参照して、その動作について詳述する。
尚、以下の説明では、交流電源Ｖａｃの両出力端のうち第１のリアクトルＬ１側が高電圧となる半周期を正の半周期（図２において符号「＋」で示す）といい、第２のリアクトルＬ２側が高電圧となる半周期を負の半周期（図２のおいて符号「−」で示す）という。
図２には、交流電源Ｖａｃの電圧波形とともに、第１のリアクトルＬ１（一次巻線ＷＬ１ｐ）の両端間電圧ＶＬ１ｐ、二次巻線ＷＬ１ｓの両端間電圧ＶＬ１ｓ、第１のリアクトルＬ１（一次巻線ＷＬ１ｐ）に流れるリアクトル電流ＩＬ１、及び、駆動制御回路２のゼロ電流検出端子ＳＩの入力電圧（ゼロ電流検出電圧）Ｖｚｄが示されている。但し、第１のリアクトルＬ１（一次巻線ＷＬ１ｐ）の両端間電圧ＶＬ１ｐ、二次巻線ＷＬ１ｓの両端間電圧ＶＬ１ｓについては、正の半周期における波形のみが図示されている。

また、正の半周期におけるＶＬ１ｐ、ＶＬ１ｓ、ＩＬ１、Ｖｚｄの各波形は、後述するように、第１のスイッチング素子Ｑ１のオン・オフ動作に伴って振動し、また、負の半周期におけるＶｚｄの波形は、第２のスイッチング素子Ｑ２のオン・オフ動作に伴って振動するものであるが、図２は、説明の便宜のため、各波形についてその全体が塗潰された領域として図示されるような時間尺度で示されている。したがって、各波形について、この塗潰された領域の上辺及び下辺は、それぞれ第１のスイッチング素子Ｑ１（または、第２のスイッチング素子Ｑ２）のオン・オフ動作の１周期毎の最大値及び最小値の包絡線を示す。

力率改善回路１において、正の半周期では、第１のスイッチング素子Ｑ１がターンオンされる間に、交流電源Ｖａｃから、第１のリアクトルＬ１、次いで、第１のスイッチング素子Ｑ１のソース−ドレイン間を通じて入力電流が流れる電流経路が形成され、第１のリアクトルＬ１に流れるリアクトル電流ＩＬ１が次第に増大するとともに、第１のリアクトルＬ１にその電流値に応じたエネルギーが蓄積される。次いで、第１のスイッチング素子Ｑ１がターンオフされると、交流電源Ｖａｃから、第１のリアクトルＬ１、次いで、第１の整流素子Ｄ１を通じて、平滑コンデンサＣ１を充電するように入力電流が流れる電流経路が形成され、第１のスイッチング素子Ｑ１のオン期間に第１のリアクトルＬ１に蓄積されたエネルギーが平滑コンデンサＣ１に移送される。この間に、リアクトル電流ＩＬ１は、第１のスイッチング素子Ｑ１のターンオフ直前の値をピーク値として、次第に減少する。

ここで、力率改善回路１において、トランスＴｒ１の一次及び二次巻線ＷＬ１ｐ、ＷＬ１ｓは、一次巻線ＷＬ１ｐの両端間電圧ＶＬ１ｐに応じて二次巻線ＷＬ１ｓに発生する誘導電圧ＶＬ１ｓが、第１のスイッチング素子Ｑ１のオン期間中、コモンラインに対して出力端側が負電圧（以下、単に負電圧ともいう）となり、また、第１のスイッチング素子Ｑ１のオフ期間中、コモンラインに対して出力端側が正電圧（以下、単に正電圧ともいう）となるように巻回されている。

第１の電流検出回路４から、第１の出力信号として、二次巻線ＷＬ１ｓに発生する誘導電圧ＶＬ１ｓに応じた出力電圧（以下、ゼロ電流検出電圧という）Ｖｚｄが出力され、駆動制御回路２のゼロ電流検出端子ＳＩに入力される。駆動制御回路２は、このゼロ電流検出電圧Ｖｚｄの変化に基づいて、第１のリアクトルＬ１のリアクトル電流ＩＬ１（交流電源Ｖａｃからの入力電流）がゼロとなる時点を検出する。

そして、駆動制御回路２は、ゼロ電流検出時点の直後に第１のスイッチング素子Ｑ１をターンオンさせ、所定の期間の経過後、再び第１のスイッチング素子Ｑ１をターンオフさせるように構成されており、正の半周期の間、第１のスイッチング素子Ｑ１のこのようなオン・オフ動作を繰り返すことによって、力率改善回路１を臨界モードで動作させつつ、所望の直流電圧を負荷回路３に供給する。

尚、力率改善回路１では、駆動制御回路２に、二次巻線ＷＬ１ｓの誘導電圧ＶＬ１ｓの正電圧及び負電圧を、それぞれ一定のＨｉｇｈレベル及びＬｏｗレベルにクランプするための正電圧クランプ回路及び負電圧クランプ回路（図示は省略する）が内蔵されており、それによって、ゼロ電流検出電圧Ｖｚｄは、上記ＨｉｇｈレベルとＬｏｗレベルの間を振動する矩形波に整形されている。そして、駆動制御回路２では、上記ＨｉｇｈレベルとＬｏｗレベルとの間の適切なレベルに閾値電圧が設定されており、ゼロ電流検出電圧ＶｚｄのＨｉｇｈレベルからの立ち下がりを検出することによって、リアクトル電流ＩＬ１がゼロとなる時点を判別するものである。

そして、力率改善回路１において、負の半周期では、第２のスイッチング素子Ｑ２について第１のスイッチング素子Ｑ１と同様のオン・オフ駆動制御が次のようにして実行される。尚、以下の説明において、第２のリアクトルＬ２（一次巻線ＷＬ２ｐ）の両端間電圧、二次巻線ＷＬ２ｓの両端間電圧、第２のリアクトルＬ２（一次巻線ＷＬ２ｐ）に流れるリアクトル電流の図示は省略するが、これらは、それぞれ図２に示すＶＬ１ｐ、ＶＬ１ｓ、ＩＬ１と同様のものであり、以下では、それぞれ符号ＶＬ２ｐ、ＶＬ２ｓ、ＩＬ２を付して参照する。

負の半周期において、第２のスイッチング素子Ｑ２がターンオンされる間に、交流電源Ｖａｃから、第２のリアクトルＬ２、次いで、第２のスイッチング素子Ｑ２のソース−ドレイン間を通じて入力電流が流れる電流経路が形成され、第２のリアクトルＬ２に流れるリアクトル電流ＩＬ２が次第に増大するとともに、第２のリアクトルＬ２にその電流値に応じたエネルギーが蓄積される。次いで、第２のスイッチング素子Ｑ２がターンオフされると、交流電源Ｖａｃから、第２のリアクトルＬ２、次いで、第２の整流素子Ｄ２を通じて、平滑コンデンサＣ１を充電するように入力電流が流れる電流経路が形成され、第２のスイッチング素子Ｑ２のオン期間に第２のリアクトルＬ２に蓄積されたエネルギーが平滑コンデンサＣ１に移送される。この間に、リアクトル電流ＩＬ２は、第１のスイッチング素子Ｑ１のターンオフ直前の値をピーク値として、次第に減少する。

ここで、力率改善回路１において、トランスＴｒ２の一次及び二次巻線ＷＬ２ｐ、ＷＬ２ｓは、一次巻線ＷＬ２ｐの両端間電圧ＶＬ２ｐに応じて二次巻線ＷＬ２ｓに発生する誘導電圧ＶＬ２ｓが、第２のスイッチング素子Ｑ２のオン期間中、コモンラインに対して出力端側が負電圧（以下、単に負電圧ともいう）となり、また、第２のスイッチング素子Ｑ２のオフ期間中、コモンラインに対して出力端側が正電圧（以下、単に正電圧ともいう）となるように巻回されている。
すなわち、交流電源Ｖａｃの負の半周期において第２のスイッチング素子Ｑ２のオン・オフに応じて第２のトランスＴｒ２の二次側に発生する誘導電圧の極性は、交流電源Ｖａｃの正の半周期において、第１のスイッチング素子Ｑ１のオン・オフに応じて第１のトランスＴｒ１の二次側に発生する誘導電圧の極性と一致している。

そして、第２の電流検出回路５から、第２の出力信号として、二次巻線ＷＬ２ｓに発生する誘導電圧ＶＬ２ｓに応じたゼロ電流検出電圧Ｖｚｄが出力され、駆動制御回路２のゼロ電流検出端子ＳＩに入力される。駆動制御回路２は、このゼロ電流検出電圧Ｖｚｄの変化に基づいて、第２のリアクトルＬ２のリアクトル電流ＩＬ２（交流電源Ｖａｃからの入力電流）がゼロとなる時点を検出する。

この際、負の半周期においても、駆動制御回路２に内蔵される正電圧クランプ回路及び負電圧クランプ回路は、二次巻線ＷＬ２ｓの誘導電圧ＶＬ２ｓの正電圧及び負電圧に対して、正の半周期の場合と同様に機能し、それによって、ゼロ電流検出電圧Ｖｚｄは、上記ＨｉｇｈレベルとＬｏｗレベルの間を振動する矩形波に整形される。そして、駆動制御回路２は、正の半周期と同様に、設定された閾値電圧に基づいて、ゼロ電流検出電圧ＶｚｄのＨｉｇｈレベルからの立ち下がりを検出することによって、リアクトル電流ＩＬ２がゼロとなる時点を判別するものである。

そして、駆動制御回路２は、ゼロ電流検出時点の直後に第２のスイッチング素子Ｑ２をターンオンさせ、所定の期間の経過後、再び第２のスイッチング素子Ｑ２をターンオフさせるように構成されており、負の半周期の間、第２のスイッチング素子Ｑ２のこのようなオン・オフ動作を繰り返すことによって、力率改善回路１を臨界モードで動作させつつ、所望の直流電圧を負荷回路３に供給する。

このように、力率改善回路１では、交流電源Ｖａｃの正の半周期において、第１のスイッチング素子Ｑ１のオン・オフに応じて第１のトランスＴｒ１の二次側に発生する誘導電圧の極性と、交流電源Ｖａｃの負の半周期において第２のスイッチング素子Ｑ２のオン・オフに応じて第２のトランスＴｒ２の二次側に発生する誘導電圧の極性とが一致するように、第１及び第２のトランスＴｒ１、Ｔｒ２を構成されているため、第１のトランスＴｒ１の二次側の第１の出力信号（ゼロ電流検出電圧Ｖｚｄ）の出力端と、第２のトランスＴｒ２の二次側の第２の出力信号（ゼロ電流検出電圧Ｖｚｄ）の出力端とを直接接続することによってゼロ電流検出電圧の出力端を共通化し、１つのスイッチング素子の駆動制御機能のみを有する安価な駆動制御回路２を用いて、第１及び第２のスイッチング素子Ｑ１、Ｑ２を有するブリッジレス方式の力率改善回路１の駆動制御を実行することが可能となる。

尚、力率改善回路１では、好適な実施形態の１つとして、本来１つのスイッチング素子の駆動制御を行うために構成された安価な汎用ＩＣを用いて駆動制御回路２を構成するものとした。そのため、駆動制御回路２では、第１及び第２のスイッチング素子Ｑ１、Ｑ２のゲート端子も互いに接続されて、駆動制御回路２の１つの駆動信号出力端子ＤＯに接続されている。したがって、実際には、交流電源Ｖａｃの全周期にわたって、第１及び第２のスイッチング素子Ｑ１、Ｑ２は、共通のゲート駆動信号に従って同時にオン・オフ動作を実行することになる。しかしながら、正の半周期における第２のスイッチング素子Ｑ２、及び、負の半周期における第１のスイッチング素子Ｑ１は、その寄生ダイオード（存在する場合）が入力電流のリターン経路の一部を構成するのみであって、各半周期におけるそのオン・オフ動作が、上述したような力率改善回路１の臨界モード動作に影響を及ぼすことはない。

但し、本発明に係る力率改善回路において、駆動制御回路２は、第１のスイッチング素子Ｑ１のゲート駆動信号と、第２のスイッチング素子Ｑ２のゲート駆動信号とを、それぞれ独立に生成、出力するものであってもよい。

さらに、力率改善回路１において、第１のリアクトルＩＬ１には、図２に示すように、負の半周期においてもリアクトル電流ＩＬ１（例えば、第１のスイッチング素子Ｑ１の寄生ダイオードを介したリターン電流）が流れている。しかしながら、図２から分かるように、このリアクトル電流ＩＬ１の変動は、正の半周期におけるリアクトル電流ＩＬ１の変動と比較して非常に緩やかであり、負の半周期において第２のスイッチング素子Ｑ２のオン・オフ動作に基づいて第２の電流検出部５から出力されるゼロ電流検出電圧Ｖｚｄに対して、殆ど影響を及ぼさない。同様に、正の半周期において第２のリアクトルＩＬ２に流れるリアクトル電流ＩＬ２は、第１のスイッチング素子Ｑ１のオン・オフ動作に基づいて第１の電流検出部４から出力されるゼロ電流検出電圧Ｖｚｄに対して、殆ど影響を及ぼさない。したがって、このように、負の半周期におけるリアクトル電流ＩＬ１及び正の半周期におけるリアクトル電流ＩＬ２が存在する場合でも、駆動制御回路２のゼロ電流検出端子ＳＩに入力されるゼロ電流検出電圧Ｖｚｄは、事実上、第１の電流検出部４と第２の電流検出部５から交流電源Ｖａｃの半周期毎に交互に出力されると見なすことができ、それぞれの出力端を接続してゼロ電流の検出ラインを統合することが可能となる。

尚、力率改善回路１では、駆動制御回路２に正電圧クランプ回路及び負電圧クランプ回路を有するものとしたが、本発明に係る力率改善回路において、駆動制御回路２は、正電圧クランプ回路及び負電圧クランプ回路のいずれか一方または両方を有しないものであってもよく、その構成に応じて、各トランスＴｒ１、Ｔｒ２の二次巻線ＷＬ１ｓ、ＷＬ２ｓに発生する誘導電圧ＶＬ１ｓ、ＶＬ２ｓの正電圧及び負電圧のいずれか一方または両方が、そのまま駆動制御回路２のゼロ電流検出端子ＳＩに入力されるものであってもよい。

次に、図３〜図９を参照して、本発明の別の実施形態について説明する。但し、以下の各実施形態の説明では、先行して説明された実施形態のいずれかと対比した上で、共通する部分の説明は適宜省略し、主としてその相違点について説明する。

図３は、本発明の第２の実施形態における力率改善回路１ａを備えた電源装置１０ａを示す回路構成図である。力率改善回路１ａは、次の点で、図１に示す力率改善回路１と相違する。すなわち、力率改善回路１ａにおいて、第１のトランスＴｒ１の二次巻線ＷＬ１ｓと抵抗Ｒ１との接続点には、抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端には第５の整流素子（ダイオード）Ｄ５のカソード端子が接続されており、第５の整流素子Ｄ５のアノード端子はコモンラインに接続されている。同様に、第２のトランスＴｒ２の二次巻線ＷＬ２ｓと抵抗Ｒ２との接続点には、抵抗Ｒ４の一端が接続され、抵抗Ｒ４の他端には第６の整流素子（ダイオード）のカソード端子が接続されており、第６の整流素子Ｄ６のアノード端子はコモンラインに接続されている。

さらに、力率改善回路１ａは、第１の電流検出部４ａの出力端にアノード端子が接続された第７の整流素子（ダイオード）Ｄ７と、第２の電流検出部５ａの出力端にアノード端子が接続された第８の整流素子（ダイオード）Ｄ８を有しており、第７の整流素子Ｄ７と第８の整流素子Ｄ８のカソード端子は互いに接続されて、第１の電流検出部４ａの出力端と第２の電流検出部５ａの出力端は、第７及び第８の整流素子Ｄ７、Ｄ８を介して共通化され、駆動制御回路２のゼロ電流検出端子ＳＩに接続されている。

力率改善回路１ａでは、正の半周期において第１のトランスＴｒ１の二次巻線ＷＬ１ｓに正電圧が発生すると第７の整流素子Ｄ７が導通し、第１の電流検出部４ａからゼロ電流検出電圧Ｖｚｄが駆動制御回路２に出力される。同様に、負の半周期において第２のトランスＴｒ２の二次巻線ＷＬ２ｓに正電圧が発生すると第８の整流素子Ｄ８が導通し、第２の電流検出部５ａからゼロ電流検出電圧Ｖｚｄが駆動制御回路２に出力される。一方、第１のトランスＴｒ１の二次巻線ＷＬ１ｓから第２のトランスＴｒ２の二次巻線ＷＬ２ｓへの電流経路は、第８の整流素子Ｄ８によって遮断され、第２のトランスＴｒ２の二次巻線ＷＬ２ｓから第１のトランスＴｒ１の二次巻線ＷＬ１ｓへの電流経路は、第７の整流素子Ｄ７によって遮断されるため、二つの二次巻線ＷＬ１ｓ、ＷＬ２ｓの干渉を防止することによって、リアクトル電流ＩＬ１、ＩＬ２がゼロになる時点を、より安定に検出することが可能となる。

また、第５の整流素子Ｄ５は、第１のトランスＴｒ１の二次巻線ＷＬ１ｓに負電圧が発生すると導通し、それによって、第５の整流素子Ｄ５と抵抗Ｒ３（電流制限抵抗）の直列回路は、負電圧クランプ回路として機能する。同様に、第６の整流素子Ｄ６は、第２のトランスＴｒ１の二次巻線ＷＬ２ｓに負電圧が発生すると導通し、第６の整流素子Ｄ６と抵抗Ｒ４（電流制限抵抗）の直列回路は、負電圧クランプ回路として機能する。

図４は、本発明の第３の実施形態における力率改善回路１ｂを備えた電源装置１０ｂを示す回路構成図である。力率改善回路１ｂは、次の点で、図１に示す力率改善回路１と相違する。すなわち、力率改善回路１ｂにおいて、第１のトランスＴｒ１の二次巻線ＷＬ１ｓと抵抗Ｒ１は、第９の整流素子（ダイオード）Ｄ９を介して接続されており、第９の整流素子Ｄ９のアノード端子は、二次巻線ＷＬ１ｓの一端に接続され、カソード端子は抵抗Ｒ１の一端に接続されている。

また、第９の整流素子Ｄ９のカソード端子は、ＰＮＰ型トランジスタからなる第３のスイッチング素子Ｑ３のエミッタ端子に接続され、第９の整流素子Ｄ９のアノード端子と二次巻線ＷＬ１ｓとの接続点は、第３のスイッチング素子Ｑ３のベース端子に接続されており、第３のスイッチング素子Ｑ３のコレクタ端子は、コモンラインに接続される。

同様に、第２のトランスＴｒ２の二次巻線ＷＬ２ｓと抵抗Ｒ２は、第１０の整流素子（ダイオード）Ｄ１０を介して接続されており、第１０の整流素子Ｄ１０のアノード端子は、二次巻線ＷＬ２ｓの一端に接続され、カソード端子は抵抗Ｒ２の一端に接続されている。また、第１０の整流素子Ｄ１０のカソード端子は、ＰＮＰ型トランジスタからなる第４のスイッチング素子Ｑ４のエミッタ端子に接続され、第１０の整流素子Ｄ１０のアノード端子と二次巻線ＷＬ２ｓとの接続点は、第４のスイッチング素子Ｑ４のベース端子に接続されており、第４のスイッチング素子Ｑ４のコレクタ端子は、コモンラインに接続される。

力率改善回路１ｂにおいて、第９の整流素子Ｄ９及び第１０の整流素子Ｄ１０は、それぞれ図３に示す力率改善回路１ａにおける第７の整流素子Ｄ７及び第８の整流素子Ｄ８と同様の作用効果を奏するものである。また、第３のスイッチング素子Ｑ３及び第４の推移チング素子Ｑ４は、それぞれ二次巻線ＷＬ１ｓ及び二次巻線ＷＬ２ｓに負電圧が発生するとターンオンすることによって、負電圧クランプ回路として機能する。

図５は、本発明の第４の実施形態における力率改善回路１ｄを備えた電源装置１０ｄを示す回路構成図である。力率改善回路１ｄは、図４に示す力率改善回路１ｃに対して、第１の電流検出部４ｄの抵抗Ｒ１を、第９の整流素子Ｄ９と二次巻線ＷＬ１ｓとの間に設け、かつ、第２の電流検出部５ｄの抵抗Ｒ２を、第１０の整流素子Ｄ１０と二次巻線ＷＬ２ｓの間に設けた点で相違するものである。

この構成により、力率改善回路１ｄでは、第１の電流検出部４ｄにおいて、抵抗Ｒ１が、二次巻線ＷＬ１ｓからの出力電流の制限抵抗として機能するとともに、第３のスイッチング素子Ｑ３及び第９の整流素子Ｄ９に印加される電圧を分圧によって低下させることにより、第３のスイッチング素子Ｑ３及び第９の整流素子Ｄ９に必要な耐電圧性能を軽減し、装置のコストダウンを達成することができる。第２の電流検出部５ｄにおける抵抗Ｒ２の作用効果も、第１の電流検出部４ｄにおける抵抗Ｒ１の作用効果と同様のものである。

図６は、本発明の第５の実施形態における力率改善回路１ｅを備えた電源装置１０ｅを示す回路構成図である。力率改善回路１ｅは、図５に示す力率改善回路１ｄに対して、第１の電流検出部４ｅにツェナーダイオードからなる第１１の整流素子Ｄ１１を備え、かつ、第２の電流検出部５ｅにツェナーダイオードからなる第１２の整流素子Ｄ１２を備える点で相違するものである。第１１の整流素子Ｄ１１は、そのカソード端子が第９の整流素子Ｄ９と抵抗Ｒ１との接続点に接続され、そのアノード端子がコモンラインに接続されて、二次巻線ＷＬ１ｓに正電圧が発生した場合の正電圧クランプ回路として機能する。同様に、第１２の整流素子Ｄ１２は、そのカソード端子が第１０の整流素子Ｄ１０と抵抗Ｒ２との接続点に接続され、そのアノード端子がコモンラインに接続されて、二次巻線ＷＬ２ｓに正電圧が発生した場合の正電圧クランプ回路として機能する。

力率改善回路１ｅは、例えば、駆動制御回路２のゼロ電流検出端子ＳＩの印加正電圧に制限があり、かつ、駆動制御回路２に正電圧クランプ回路が内蔵されていない場合に好適な構成であり、その際、第１１及び第１２の整流素子Ｄ１１、Ｄ１２のツェナー電圧は、駆動制御回路２の仕様に応じて適切に選択されるものである。

図７は、本発明の第６の実施形態における力率改善回路１ｆを備えた電源装置１０ｆを示す回路構成図である。力率改善回路１ｆは、図６に示す力率改善回路１ｅに対して、第９の整流素子Ｄ９を削除するとともに第３のスイッチング素子Ｑ３をショットキーバリアダイオードからなる第１３の整流素子Ｄ１３と置き換え、かつ、第１０の整流素子Ｄ１０を削除するとともに第４のスイッチング素子Ｑ４をショットキーバリアダイオードからなる第１４の整流素子Ｄ１４と置き換えた点で、相違する。

第１３の整流素子Ｄ１３のカソード端子は、第１１の整流素子Ｄ１１と抵抗Ｒ１との接続点に接続され、アノード端子はコモンラインに接続されており、二次巻線ＷＬ１ｓに負電圧が発生した場合の負電圧クランプ回路として機能する。同様に、第１４の整流素子Ｄ１４のカソード端子は、第１２の整流素子Ｄ１２と抵抗Ｒ２との接続点に接続され、アノード端子はコモンラインに接続されており、二次巻線ＷＬ２ｓに負電圧が発生した場合の負電圧クランプ回路として機能する。また、第１３及び第１４の整流素子Ｄ１３、Ｄ１４は、交流電源Ｖａｃが停止した場合の放電時間を短縮する効果も奏するものである。

ここで、ショットキーバリアダイオードは、ＰＮ接合ダイオードに比較して順方向の電圧降下が小さく（例えば、０．３Ｖ程度）、かつ、スイッチング速度が速いといった特性を有するため、負電圧クランプ回路として有利に使用されるものである。また、力率改善回路１ｆの構成は、駆動制御回路２の仕様に応じて負電圧クランプ回路を設ける必要がある場合に、回路を簡素化して装置のコストダウンを達成することができる。

図８は、本発明の第７の実施形態における力率改善回路１ｇを備えた電源装置１０ｇを示す回路構成図である。力率改善回路１ｇは、図６に示す力率改善回路１ｅに対して、次のような点で相違するものである。すなわち、力率改善回路１ｇは、力率改善回路１ｅの構成から、第１０の整流素子Ｄ１０、第４のスイッチング素子Ｑ４、及び第１２の整流素子１２を削除するとともに、第２の電流検出部５ｇが有する抵抗Ｒ２の、二次巻線ＷＬ２ｓと接続されない側の一端と、第１の電流検出部４ｇが有する抵抗Ｒ１の、二次巻線ＷＬ１ｓと接続されない側の一端とを互いに接続することにより、第１の電流検出部４ｇと第２の電流検出部５ｇとで、正電圧クランプ回路及び負電圧クランプ回路を共有した構成としたものである。これによって、力率改善回路１ｇの回路構成が簡素化され、装置のコストダウンを達成することができる。

図９は、本発明の第８の実施形態における力率改善回路１ｈを備えた電源装置１０ｈを示す回路構成図である。力率改善回路１ｈは、図７に示す力率改善回路１ｆに対して、第１２の整流素子Ｄ１２及び第１４の整流素子Ｄ１４を削除することにより、第１の電流検出部４ｈと第２の電流検出部５ｈとで、正電圧クランプ回路及び負電圧クランプ回路を共有した構成としたものである。これによって、力率改善回路１ｈの回路構成が簡素化され、装置のコストダウンを達成することができる。

ここで、図１０には、図３〜図９に示す力率改善回路１ａ、１ｂ、１ｄ〜１ｈの上述した特徴を示す要部の波形が示されている。図１０中、（ａ）として示される交流電源Ｖａｃ及び第１のトランスＴｒ１の二次巻線ＷＬ１ｓに発生する誘導電圧ＶＬ１ｓの波形は、力率改善回路１ａ、１ｂ、１ｄ〜１ｈに共通のものである。そして、図１０中（ｂ）として示された電圧ＶＱ３ｃは、図４及び図５に示す力率改善回路１ｂ、１ｄにおいて、第３のスイッチング素子Ｑ３に印加されるコレクタ−エミッタ間電圧を示す。力率改善回路１ｂ、１ｄは、上述したように、負電圧クランプ回路のみを有するものである（各駆動制御回路２に正電圧クランプ回路は内蔵されていないものとする）ため、電圧ＶＱ３ｃは、誘導電圧ＶＬ１ｓの波形に対して、負側のみが所定のＬｏｗレベルにクランプされた形となる。尚、図示は省略するが、図３に示す力率改善回路１ａにおいて、抵抗Ｒ３と第５の整流素子Ｄ５の直列回路に印加される電圧も、同様の形状となる。

また、図１０中（ｃ）として示された電圧ＶＱ３ｃ及びＶｚｄは、図６及び図８に示す力率改善回路１ｅ、１ｇにおいて、第３のスイッチング素子Ｑ３に印加されるコレクタ−エミッタ間電圧及びゼロ電流検出電圧を示す。力率改善回路１ｅ、１ｇは、上述したように、正電圧クランプ回路と負電圧クランプ回路の両方を有するものであるため、電圧ＶＱ３ｃ、ひいてはゼロ電流検出電圧Ｖｚｄは、誘導電圧ＶＬ１ｓの波形に対して、正側及び負側がそれぞれ所定Ｈｉｇｈレベル及びＬｏｗレベルにクランプされた形となる。尚、図示は省略するが、図７及び図９に示す力率改善回路１ｆ、１ｈにおいて、第１１及び第１３の整流素子Ｄ１１、Ｄ１３に印加される電圧及びゼロ電流検出電圧Ｖｚｄも、同様の形状となる。

図１１は、本発明の第９の実施形態における力率改善回路１を備えた電源装置１０ｃを示す回路構成図である。図１１に示す力率改善回路１は、図１に示す力率改善回路１と基本的には同様の構成を有するものであるが、その駆動制御回路２ａが、２つのゼロ電流検出端子ＳＩ１、ＳＩ２と、２つの駆動信号出力端子ＤＯ１、ＤＯ２とを備えており、第１、第２の電流検出部４、５の出力端が共通化されることなくそれぞれ異なるゼロ電流検出端子ＳＩ１、ＳＩ２に接続され、第１、第２のスイッチング素子Ｑ１、Ｑ２のゲート端子がそれぞれ異なる駆動信号出力端子ＤＯ１、ＤＯ２に接続されている点で、図１に示す力率改善回路１と相違するものである。

駆動制御回路２ａは、例えば、インターリーブ方式等の本来２つのスイッチング素子の駆動制御を行うための汎用ＩＣを好適に用いることができる。

以上、本発明を好ましい実施形態を用いて説明してきたが、本発明に係る力率改善装置は、上述した実施形態に限定されるものではない。例えば、図示は省略するが、本発明に係る力率改善装置は、交流電源Ｖａｃの停止等の装置の異常状態を検出し、それによって、第１、第２のスイッチング素子Ｑ１、Ｑ２のオン・オフ動作をオフ状態で停止させる機能を備えていてもよく、その際、第１、第２のスイッチング素子Ｑ１、Ｑ２のゲート−ソース間に抵抗を接続することによって、ゲートを確実にオフするように構成されていてもよい。

なお、説明した実施形態では、第１及び第２のトランスの二次側に負電圧が発生した場合に電流を供給する経路が確保されおり、第１及び第２のトランスの二次側に過大な負電圧が発生することを抑制できる構成となっている。この目的を達成する構成は、説明に用いた実施形態に限定されるものではない。

１，１ａ,１ｂ，１ｄ〜１ｈ：力率改善回路、２、２ａ：駆動制御回路、３：負荷回路、４，４ａ，４ｂ，４ｄ〜４ｈ：第１の電流検出部、５，５ａ，５ｂ，５ｄ〜５ｈ：第２の電流検出部、Ｃ１:平滑コンデンサ、Ｄ１：第１の整流素子、Ｄ２：第２の整流素子、Ｄ３：第３の整流素子、Ｄ４：第４の整流素子、Ｌ１：第１のリアクトル、Ｌ２：第２のリアクトル、Ｑ１:第１のスイッチング素子、Ｑ２:第２のスイッチング素子、Ｖａｃ：交流電源、Ｖｚｄ：ゼロ電流検出電圧（第１及び第２の出力信号）

Claims (4)

1. 第１の整流素子（Ｄ１）と第１のスイッチング素子（Ｑ１）からなる第１の直列回路と、
   第２の整流素子（Ｄ２）と第２のスイッチング素子（Ｑ２）からなり、前記第１の直列回路に並列接続される第２の直列回路と、
   前記第１及び第２の直列回路並びに負荷回路に並列接続される平滑コンデンサ（Ｃ１）と、
   前記第１の整流素子（Ｄ１）と前記第１のスイッチング素子（Ｑ１）の接続点に一端が接続され、他端が交流電源（Ｖａｃ）の一端に接続される第１のリアクトル（Ｌ１）と、
   前記第２の整流素子（Ｄ２）と前記第２のスイッチング素子（Ｑ２）の接続点に一端が接続され、他端が前記交流電源（Ｖａｃ）の他端に接続される第２のリアクトル（Ｌ２）と、
   前記交流電源（Ｖａｃ）と前記第１のリアクトル（Ｌ１）の接続点と、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）の接続点との間に接続される第３の整流素子（Ｄ３）と、
   前記交流電源（Ｖａｃ）と前記第２のリアクトル（Ｌ２）の接続点と、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）の接続点との間に接続される第４の整流素子（Ｄ４）と、を備えた力率改善回路であって、
   前記交流電源（Ｖａｃ）からの入力電流を検出する第１及び第２の電流検出部をさらに備え、前記第１の電流検出部は、前記第１のリアクトル（Ｌ１）を一次側とする第１のトランスを有し、前記第２の電流検出部は、前記第２のリアクトル（Ｌ２）を一次側とする第２のトランスを有しており、
   前記第１のトランスの二次側から前記入力電流に応じて出力される第１の出力信号及び前記第２のトランスの二次側から前記入力電流に応じて出力される第２の出力信号に基づいて前記第１及び第２のスイッチング素子（Ｑ１，Ｑ２）を制御して、所望の直流電圧を前記負荷回路に供給することを特徴とする力率改善回路。
2. 前記第１及び第２の出力信号は、前記第１及び第２のトランスの二次側に発生する誘導電圧に基づいて生成され、前記交流電源（Ｖａｃ）の正の半周期において前記第１のスイッチング素子（Ｑ１）のオン・オフに応じて前記第１のトランスの二次側に発生する誘導電圧の極性と、前記交流電源（Ｖａｃ）の負の半周期において前記第２のスイッチング素子（Ｑ２）のオン・オフに応じて前記第２のトランスの二次側に発生する誘導電圧の極性とが一致していることを特徴とする請求項１に記載の力率改善回路。
3. 前記第１のトランスの二次側の前記第１の出力信号の出力端と、前記第２のトランスの二次側の前記第２の出力信号の出力端とが共通化されることを特徴とする請求項２に記載の力率改善回路。
4. 前記第１及び第２のトランスの二次側には、それぞれ前記第１のトランスの二次側に正電圧が発生した場合に導通する整流素子（Ｄ７，Ｄ９）と、前記第２のトランスの二次側に正電圧が発生した場合に導通する整流素子（Ｄ８，Ｄ１０）が接続されていることを特徴とする請求項３に記載の力率改善回路。