JP2000305642A - 電源装置 - Google Patents
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Abstract
(57)【要約】
【課題】容易な制御で効率を改善したバックブーストコ
ンバータを提供する。 【解決手段】直流電源Ｖｉｎと、スイッチング素子Ｑ
０、インダクタＬ０及び整流素子Ｄ０からなるバックブ
ーストコンバータにおいて、スイッチング素子Ｑ０の両
端電圧を検出し、スイッチング素子Ｑ０がオフの期間
中、両端電圧が極小となるタイミングでスイッチング素
子Ｑ０をターンオンするように制御する。また、補助電
圧源を設けて、スイッチング素子Ｑ０がオンしたときに
流れるインダクタ電流と逆極性のインダクタ電流が、ス
イッチング素子Ｑ０がオフしたときに、補助電圧源と、
スイッチング素子Ｑ０と、インダクタＬ０とを含む閉ル
ープに流れるように構成する。補助電圧源の電圧は（入
力電圧＋出力電圧）／２に設定する。
ンバータを提供する。 【解決手段】直流電源Ｖｉｎと、スイッチング素子Ｑ
０、インダクタＬ０及び整流素子Ｄ０からなるバックブ
ーストコンバータにおいて、スイッチング素子Ｑ０の両
端電圧を検出し、スイッチング素子Ｑ０がオフの期間
中、両端電圧が極小となるタイミングでスイッチング素
子Ｑ０をターンオンするように制御する。また、補助電
圧源を設けて、スイッチング素子Ｑ０がオンしたときに
流れるインダクタ電流と逆極性のインダクタ電流が、ス
イッチング素子Ｑ０がオフしたときに、補助電圧源と、
スイッチング素子Ｑ０と、インダクタＬ０とを含む閉ル
ープに流れるように構成する。補助電圧源の電圧は（入
力電圧＋出力電圧）／２に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は入力電源電圧を昇降
圧して出力するバックブーストコンバータの構成を有す
る電源装置に関するものであり、特に商用交流電源に接
続して使用する用途に適するものである。
圧して出力するバックブーストコンバータの構成を有す
る電源装置に関するものであり、特に商用交流電源に接
続して使用する用途に適するものである。
【０００２】
【従来の技術】図１３は従来の一般的なバックブースト
コンバータの回路図である。入力直流電源Ｖｉｎの正極
にはスイッチング素子Ｑ０の一端が接続されており、ス
イッチング素子Ｑ０の他端にはインダクタＬ０の一端が
接続されると共に、ダイオードＤ０のカソードが接続さ
れている。インダクタＬ０の他端は入力直流電源Ｖｉｎ
の負極に接続されている。ダイオードＤ０のアノード
は、平滑コンデンサ等の出力電源Ｖｏｕｔの負極に接続
されており、出力電源Ｖｏｕｔの正極は入力直流電源Ｖ
ｉｎの負極に接続されている。
コンバータの回路図である。入力直流電源Ｖｉｎの正極
にはスイッチング素子Ｑ０の一端が接続されており、ス
イッチング素子Ｑ０の他端にはインダクタＬ０の一端が
接続されると共に、ダイオードＤ０のカソードが接続さ
れている。インダクタＬ０の他端は入力直流電源Ｖｉｎ
の負極に接続されている。ダイオードＤ０のアノード
は、平滑コンデンサ等の出力電源Ｖｏｕｔの負極に接続
されており、出力電源Ｖｏｕｔの正極は入力直流電源Ｖ
ｉｎの負極に接続されている。
【０００３】このバックブーストコンバータ回路は、ス
イッチング素子Ｑ０のオン・オフ動作を制御することに
より、入力電源電圧Ｖｉｎに対して出力電源電圧Ｖｏｕ
ｔを昇圧することも降圧することも可能であるため、昇
降圧チョッパー回路とも呼ばれる。また、入力電源電圧
Ｖｉｎに対して出力電源電圧Ｖｏｕｔの極性が反転する
ため、極性反転型チョッパー回路とも呼ばれる。
イッチング素子Ｑ０のオン・オフ動作を制御することに
より、入力電源電圧Ｖｉｎに対して出力電源電圧Ｖｏｕ
ｔを昇圧することも降圧することも可能であるため、昇
降圧チョッパー回路とも呼ばれる。また、入力電源電圧
Ｖｉｎに対して出力電源電圧Ｖｏｕｔの極性が反転する
ため、極性反転型チョッパー回路とも呼ばれる。
【０００４】スイッチング素子Ｑ０は図示しない制御回
路によりオン・オフ制御される。この制御回路は、イン
ダクタＬ０の電流検出手段を有しているものとする。イ
ンダクタＬ０の電流検出手段はゼロ電流検出手段として
機能し、インダクタ電流が０になると、ゼロ電流検出信
号を発生する。この信号により、スイッチング素子Ｑ０
の駆動信号発生回路の出力信号が立ち上がり、スイッチ
ング素子Ｑ０をオンする。駆動信号発生回路は、所望の
出力に応じた幅の駆動信号を出力する。駆動信号が終了
し、スイッチング素子Ｑ０がオフするとインダクタ電流
の減少が始まる。インダクタ電流がゼロに戻ると、上記
と同様に再度スイッチング素子Ｑ０がオンする。このこ
とによって、インダクタＬ０の利用率が最適化され、効
率が向上する。
路によりオン・オフ制御される。この制御回路は、イン
ダクタＬ０の電流検出手段を有しているものとする。イ
ンダクタＬ０の電流検出手段はゼロ電流検出手段として
機能し、インダクタ電流が０になると、ゼロ電流検出信
号を発生する。この信号により、スイッチング素子Ｑ０
の駆動信号発生回路の出力信号が立ち上がり、スイッチ
ング素子Ｑ０をオンする。駆動信号発生回路は、所望の
出力に応じた幅の駆動信号を出力する。駆動信号が終了
し、スイッチング素子Ｑ０がオフするとインダクタ電流
の減少が始まる。インダクタ電流がゼロに戻ると、上記
と同様に再度スイッチング素子Ｑ０がオンする。このこ
とによって、インダクタＬ０の利用率が最適化され、効
率が向上する。
【０００５】上述のゼロ電流検出手段は、スイッチング
素子Ｑ０がオフの期間におけるインダクタ電流と同等若
しくはこれに比例する信号を検出する手段と、電圧比較
器とから構成され、インダクタ電流が一定電流以下にな
った場合にゼロ電流検出信号を出力する。簡易な一例と
しては、図１３の×印の箇所に小抵抗を挿入し、その両
端電圧がゼロボルトになったときにゼロ電流検出信号を
出力するように構成する手法がある。
素子Ｑ０がオフの期間におけるインダクタ電流と同等若
しくはこれに比例する信号を検出する手段と、電圧比較
器とから構成され、インダクタ電流が一定電流以下にな
った場合にゼロ電流検出信号を出力する。簡易な一例と
しては、図１３の×印の箇所に小抵抗を挿入し、その両
端電圧がゼロボルトになったときにゼロ電流検出信号を
出力するように構成する手法がある。
【０００６】ところで、入力電源Ｖｉｎが商用交流電源
を全波整流した脈動電圧である場合、上述の制御回路の
動作は、入力電源Ｖｉｎからの流入電流に応じて、イン
ダクタ電流の放出区間が変化する動作となる。全波整流
出力の谷部ではインダクタ電流の放出区間が短くなり、
同じく全波整流出力の山部ではインダクタ電流の放出区
間が長くなる。このため、電源位相に応じてスイッチン
グの一周期は変化する。一方、スイッチング素子Ｑ０の
オン期間は、電源位相に関係なく一定である。したがっ
て、スイッチングサイクル中のインダクタ電流のピーク
値は、図９に示すように、電源電圧の瞬時値に比例して
変化する。すなわち、インダクタ電流のピーク値のエン
べロープは正弦波状になる。電流の休止区間は無いの
で、１スイッチングサイクル中の平均電流はピーク値の
１／２となる。したがって、入力電流は正弦波状となっ
て、力率改善回路として作用する。
を全波整流した脈動電圧である場合、上述の制御回路の
動作は、入力電源Ｖｉｎからの流入電流に応じて、イン
ダクタ電流の放出区間が変化する動作となる。全波整流
出力の谷部ではインダクタ電流の放出区間が短くなり、
同じく全波整流出力の山部ではインダクタ電流の放出区
間が長くなる。このため、電源位相に応じてスイッチン
グの一周期は変化する。一方、スイッチング素子Ｑ０の
オン期間は、電源位相に関係なく一定である。したがっ
て、スイッチングサイクル中のインダクタ電流のピーク
値は、図９に示すように、電源電圧の瞬時値に比例して
変化する。すなわち、インダクタ電流のピーク値のエン
べロープは正弦波状になる。電流の休止区間は無いの
で、１スイッチングサイクル中の平均電流はピーク値の
１／２となる。したがって、入力電流は正弦波状となっ
て、力率改善回路として作用する。
【０００７】
【発明が解決しようとする課題】従来例においては、イ
ンダクタ電流がゼロになった瞬間にスイッチング素子Ｑ
０をターンオンさせる境界電流モード制御の機能を有し
ているので、インダクタ電流のピーク値を抑えると共
に、ターンオフ時の損失を低減する効果がある。しかし
ながら、ターンオン時については、スイッチング素子Ｑ
０の両端の容量成分に（入力電圧Ｖｉｎ＋出力電圧Ｖｏ
ｕｔ）が充電された状態でスイッチング素子Ｑ０がター
ンオンすることになるので、スイッチング素子Ｑ０の両
端の電荷の短絡消費による損失が生じる。特に小電力用
の高周波スイッチングを行うコンバータにおいては、こ
のターンオン時の損失の比重が大きくなるという課題が
あった。
ンダクタ電流がゼロになった瞬間にスイッチング素子Ｑ
０をターンオンさせる境界電流モード制御の機能を有し
ているので、インダクタ電流のピーク値を抑えると共
に、ターンオフ時の損失を低減する効果がある。しかし
ながら、ターンオン時については、スイッチング素子Ｑ
０の両端の容量成分に（入力電圧Ｖｉｎ＋出力電圧Ｖｏ
ｕｔ）が充電された状態でスイッチング素子Ｑ０がター
ンオンすることになるので、スイッチング素子Ｑ０の両
端の電荷の短絡消費による損失が生じる。特に小電力用
の高周波スイッチングを行うコンバータにおいては、こ
のターンオン時の損失の比重が大きくなるという課題が
あった。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、境界電流モード制
御のバックブーストコンバータにおいて、容易な制御で
高効率の電源装置を提供することにある。
のであり、その目的とするところは、境界電流モード制
御のバックブーストコンバータにおいて、容易な制御で
高効率の電源装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、上記の
課題を解決するために、図１に示すように、直流電源Ｖ
ｉｎと、この直流電源Ｖｉｎに直列接続されたスイッチ
ング素子Ｑ０と、前記直流電源Ｖｉｎとスイッチング素
子Ｑ０の直列回路に並列に接続されるインダクタＬ０
と、前記直流電源Ｖｉｎとスイッチング素子Ｑ０の直列
回路に逆並列に接続される整流素子Ｄ０と負荷の直列回
路とからなり、前記スイッチング素子Ｑ０のオン・オフ
動作により、前記直流電源Ｖｉｎの電圧を昇圧又は降圧
した電圧を負荷に供給するようにしたバックブーストコ
ンバータにおいて、前記スイッチング素子Ｑ０の両端電
圧を検出する手段と、前記スイッチング素子Ｑ０がオフ
の期間中、両端電圧が極小となるタイミングで前記スイ
ッチング素子Ｑ０をターンオンするように制御する手段
とを有することを特徴とするものである。これにより、
スイッチング素子Ｑ０のターンオン時の短絡損失を抑制
することができる。
課題を解決するために、図１に示すように、直流電源Ｖ
ｉｎと、この直流電源Ｖｉｎに直列接続されたスイッチ
ング素子Ｑ０と、前記直流電源Ｖｉｎとスイッチング素
子Ｑ０の直列回路に並列に接続されるインダクタＬ０
と、前記直流電源Ｖｉｎとスイッチング素子Ｑ０の直列
回路に逆並列に接続される整流素子Ｄ０と負荷の直列回
路とからなり、前記スイッチング素子Ｑ０のオン・オフ
動作により、前記直流電源Ｖｉｎの電圧を昇圧又は降圧
した電圧を負荷に供給するようにしたバックブーストコ
ンバータにおいて、前記スイッチング素子Ｑ０の両端電
圧を検出する手段と、前記スイッチング素子Ｑ０がオフ
の期間中、両端電圧が極小となるタイミングで前記スイ
ッチング素子Ｑ０をターンオンするように制御する手段
とを有することを特徴とするものである。これにより、
スイッチング素子Ｑ０のターンオン時の短絡損失を抑制
することができる。
【００１０】また、図３，図４に示すように、キャパシ
タＣ１，Ｃ２などで構成された補助電圧源Ｖａｕｘを設
けて、前記スイッチング素子Ｑ０がオンしたときに流れ
るインダクタ電流と逆極性のインダクタ電流が、前記ス
イッチング素子Ｑ０がオフしたときに、少なくとも前記
補助電圧源Ｖａｕｘと、前記スイッチング素子Ｑ０と、
前記インダクタＬ０とを含む閉ループに流れるように構
成することが好ましい。補助電圧源Ｖａｕｘとしてのキ
ャパシタＣ１，Ｃ２と入力直流電源Ｖｉｎの間には、図
示されたように、ダイオードＤｉ，Ｄ２を直列に接続
し、その接続点にバックブーストコンバータの入力を接
続すれば、スイッチング素子Ｑ０がオフしたときの共振
電流は、入力直流電源Ｖｉｎに対してではなく、補助電
圧源としてのキャパシタＣ１，Ｃ２に対して還流され
る。したがって、補助電圧源としてのキャパシタＣ１，
Ｃ２の電圧を、バックブーストコンバータの（入力電圧
＋出力電圧）／２の近傍に設定しておけば、最適の共振
条件が常に維持されることになる。このキャパシタＣ
１，Ｃ２には、コンバータを構成するインダクタＬ０の
二次巻線Ｌｓから整流素子Ｄ３，Ｄ４を介して電荷が供
給されるようにすれば良い。
タＣ１，Ｃ２などで構成された補助電圧源Ｖａｕｘを設
けて、前記スイッチング素子Ｑ０がオンしたときに流れ
るインダクタ電流と逆極性のインダクタ電流が、前記ス
イッチング素子Ｑ０がオフしたときに、少なくとも前記
補助電圧源Ｖａｕｘと、前記スイッチング素子Ｑ０と、
前記インダクタＬ０とを含む閉ループに流れるように構
成することが好ましい。補助電圧源Ｖａｕｘとしてのキ
ャパシタＣ１，Ｃ２と入力直流電源Ｖｉｎの間には、図
示されたように、ダイオードＤｉ，Ｄ２を直列に接続
し、その接続点にバックブーストコンバータの入力を接
続すれば、スイッチング素子Ｑ０がオフしたときの共振
電流は、入力直流電源Ｖｉｎに対してではなく、補助電
圧源としてのキャパシタＣ１，Ｃ２に対して還流され
る。したがって、補助電圧源としてのキャパシタＣ１，
Ｃ２の電圧を、バックブーストコンバータの（入力電圧
＋出力電圧）／２の近傍に設定しておけば、最適の共振
条件が常に維持されることになる。このキャパシタＣ
１，Ｃ２には、コンバータを構成するインダクタＬ０の
二次巻線Ｌｓから整流素子Ｄ３，Ｄ４を介して電荷が供
給されるようにすれば良い。
【００１１】
【発明の実施の形態】（実施例１）本発明の実施例１の
回路図を図１に示す。本実施例では、スイッチング素子
Ｑ０の両端に小容量のキャパシタＣ０が並列接続される
と共に、スイッチング素子Ｑ０の両端電圧を検出可能な
制御回路ＣＮＴを設けている。その他の構成は、図１３
に示す従来例と同様である。制御回路ＣＮＴはスイッチ
ング素子Ｑ０の両端電圧を、直接若しくは間接的に検出
する手段を有し、スイッチング素子Ｑ０がオフの期間
中、両端電圧が極小となるタイミングでスイッチング素
子Ｑ０をターンオンするように構成されている。
回路図を図１に示す。本実施例では、スイッチング素子
Ｑ０の両端に小容量のキャパシタＣ０が並列接続される
と共に、スイッチング素子Ｑ０の両端電圧を検出可能な
制御回路ＣＮＴを設けている。その他の構成は、図１３
に示す従来例と同様である。制御回路ＣＮＴはスイッチ
ング素子Ｑ０の両端電圧を、直接若しくは間接的に検出
する手段を有し、スイッチング素子Ｑ０がオフの期間
中、両端電圧が極小となるタイミングでスイッチング素
子Ｑ０をターンオンするように構成されている。
【００１２】本実施例では、インダクタＬ０の電流は、
通常のバックブーストコンバータと同様に作用する電流
が正方向に流れる期間と、本回路の特徴であるスイッチ
ング素子Ｑ０のターンオン時にゼロボルトスイッチング
を行うための共振的な電流が負方向に流れる期間とがあ
る。この共振的な負方向の電流によって、主スイッチン
グ素子Ｑ０の出力容量、及び、並列に接続されたキャパ
シタＣ０に蓄積された電荷を放出することによりターン
オン時の短絡損失を抑制する。これによって、従来の所
謂境界電流モード（スイッチング素子のオフ期間のイン
ダクタ電流がゼロに戻ると同時にスイッチング素子をオ
ンすることにより、インダクタ電流の休止区間を無く
し、ピーク電流を抑制する手法）のコンバータに比して
回路効率を向上することが出来る。
通常のバックブーストコンバータと同様に作用する電流
が正方向に流れる期間と、本回路の特徴であるスイッチ
ング素子Ｑ０のターンオン時にゼロボルトスイッチング
を行うための共振的な電流が負方向に流れる期間とがあ
る。この共振的な負方向の電流によって、主スイッチン
グ素子Ｑ０の出力容量、及び、並列に接続されたキャパ
シタＣ０に蓄積された電荷を放出することによりターン
オン時の短絡損失を抑制する。これによって、従来の所
謂境界電流モード（スイッチング素子のオフ期間のイン
ダクタ電流がゼロに戻ると同時にスイッチング素子をオ
ンすることにより、インダクタ電流の休止区間を無く
し、ピーク電流を抑制する手法）のコンバータに比して
回路効率を向上することが出来る。
【００１３】図１の回路動作を図２に示す。図２（ａ）
〜（ｅ）はスイッチング素子Ｑ０の一周期の動作を示し
ている。回路図中の太い線は電流の流れる経路を示して
いる。以下、図２の（ａ）〜（ｅ）の期間の動作につい
て詳述する。
〜（ｅ）はスイッチング素子Ｑ０の一周期の動作を示し
ている。回路図中の太い線は電流の流れる経路を示して
いる。以下、図２の（ａ）〜（ｅ）の期間の動作につい
て詳述する。
【００１４】まず、図２（ａ）の期間では、スイッチン
グ素子Ｑ０はオンであり、インダクタＬ０の電流は増加
する。この期間は通常のバックブーストコンバータの充
電期間に相当する。この状態では、入力電源Ｖｉｎから
供給されたエネルギーがインダクタＬ０に蓄積される。
スイッチング素子Ｑ０がオンしているので、スイッチン
グ素子Ｑ０の両端電圧は当然ゼロである。
グ素子Ｑ０はオンであり、インダクタＬ０の電流は増加
する。この期間は通常のバックブーストコンバータの充
電期間に相当する。この状態では、入力電源Ｖｉｎから
供給されたエネルギーがインダクタＬ０に蓄積される。
スイッチング素子Ｑ０がオンしているので、スイッチン
グ素子Ｑ０の両端電圧は当然ゼロである。
【００１５】次に、図２（ｂ）の期間では、スイッチン
グ素子Ｑ０はオフであり、スイッチング素子Ｑ０の両端
に並列接続されたキャパシタＣ０に充電する期間であ
る。この期間では、スイッチング素子Ｑ０の寄生容量、
及び、並列に接続されたキャパシタＣ０に電荷を蓄積し
ながら、スイッチング素子Ｑ０の両端電圧は上昇して行
く。
グ素子Ｑ０はオフであり、スイッチング素子Ｑ０の両端
に並列接続されたキャパシタＣ０に充電する期間であ
る。この期間では、スイッチング素子Ｑ０の寄生容量、
及び、並列に接続されたキャパシタＣ０に電荷を蓄積し
ながら、スイッチング素子Ｑ０の両端電圧は上昇して行
く。
【００１６】次に、図２（ｃ）の期間では、スイッチン
グ素子Ｑ０はオフ、ダイオードＤ０はオンであり、イン
ダクタＬ０のエネルギーを負荷としての出力電源Ｖｏｕ
ｔへ出力する期間である。この期間は通常のバックブー
ストコンバータの放電期間に相当する。この期間のスイ
ッチング素子Ｑ０の両端電圧は、（入力電圧＋出力電
圧）に充電される。
グ素子Ｑ０はオフ、ダイオードＤ０はオンであり、イン
ダクタＬ０のエネルギーを負荷としての出力電源Ｖｏｕ
ｔへ出力する期間である。この期間は通常のバックブー
ストコンバータの放電期間に相当する。この期間のスイ
ッチング素子Ｑ０の両端電圧は、（入力電圧＋出力電
圧）に充電される。
【００１７】次に、図２（ｄ）の期間では、スイッチン
グ素子Ｑ０はオフ、ダイオードＤ０もオフであり、スイ
ッチング素子Ｑ０の両端に並列接続されたキャパシタＣ
０を電源として、インダクタＬ０と共振的に入力電源Ｖ
ｉｎに対して帰還が生じる。すなわち、インダクタＬ０
の正方向電流の負荷への放出が終了し、インダクタＬ０
のエネルギーが一旦無くなると、スイッチング素子Ｑ０
の寄生容量、及び、並列に接続されたキャパシタＣ０に
（入力電圧＋出力電圧）まで蓄積された電荷をエネルギ
ー源として、インダクタＬ０との共振が生じ、入力電源
Ｖｉｎに帰還する電流が発生する。このとき、スイッチ
ング素子Ｑ０の両端電圧は、共振的に低下して行く。
グ素子Ｑ０はオフ、ダイオードＤ０もオフであり、スイ
ッチング素子Ｑ０の両端に並列接続されたキャパシタＣ
０を電源として、インダクタＬ０と共振的に入力電源Ｖ
ｉｎに対して帰還が生じる。すなわち、インダクタＬ０
の正方向電流の負荷への放出が終了し、インダクタＬ０
のエネルギーが一旦無くなると、スイッチング素子Ｑ０
の寄生容量、及び、並列に接続されたキャパシタＣ０に
（入力電圧＋出力電圧）まで蓄積された電荷をエネルギ
ー源として、インダクタＬ０との共振が生じ、入力電源
Ｖｉｎに帰還する電流が発生する。このとき、スイッチ
ング素子Ｑ０の両端電圧は、共振的に低下して行く。
【００１８】さらに、図２（ｅ）の期間では、スイッチ
ング素子Ｑ０はオフであり、キャパシタＣ０の電位がゼ
ロ以下になり、スイッチング素子Ｑ０の寄生ダイオード
を介して、インダクタＬ０の電流が入力電源Ｖｉｎに放
出される。すなわち、スイッチング素子Ｑ０の寄生容
量、及び、並列に接続されたキャパシタＣ０の両端電圧
がゼロになった後も、インダクタＬ０にエネルギーが残
留している場合には、スイッチング素子Ｑ０の寄生ダイ
オードを介して、インダクタＬ０のエネルギーが入力電
源Ｖｉｎに放出される。
ング素子Ｑ０はオフであり、キャパシタＣ０の電位がゼ
ロ以下になり、スイッチング素子Ｑ０の寄生ダイオード
を介して、インダクタＬ０の電流が入力電源Ｖｉｎに放
出される。すなわち、スイッチング素子Ｑ０の寄生容
量、及び、並列に接続されたキャパシタＣ０の両端電圧
がゼロになった後も、インダクタＬ０にエネルギーが残
留している場合には、スイッチング素子Ｑ０の寄生ダイ
オードを介して、インダクタＬ０のエネルギーが入力電
源Ｖｉｎに放出される。
【００１９】インダクタＬ０の電流に着目すると、第１
の期間（ａ）には直線的に上昇、第２の期間（ｂ）には
上昇が鈍化し後半には漸減傾向、第３の期間（ｃ）では
直線的に下降、第４の期間（ｄ）では共振的な負方向電
流、第５の期間（ｅ）では負方向電流の直線的な下降と
なる。
の期間（ａ）には直線的に上昇、第２の期間（ｂ）には
上昇が鈍化し後半には漸減傾向、第３の期間（ｃ）では
直線的に下降、第４の期間（ｄ）では共振的な負方向電
流、第５の期間（ｅ）では負方向電流の直線的な下降と
なる。
【００２０】この実施例１においては、インダクタＬ０
の負方向電流は、スイッチング素子Ｑ０の寄生容量と並
列に接続されたキャパシタＣ０の容量の合成容量と、主
回路のインダクタＬ０の共振周期の半周期でスイッチン
グ素子Ｑ０の両端電圧がゼロボルトになるときに、最も
小電流、短期間に抑制することが出来る。このときの共
振電圧波形は、ピーク対ピーク値が（入力電圧Ｖｉｎ＋
出力電圧Ｖｏｕｔ）となるから、共振の振幅としては、
（入力電圧Ｖｉｎ＋出力電圧Ｖｏｕｔ）／２となる。
の負方向電流は、スイッチング素子Ｑ０の寄生容量と並
列に接続されたキャパシタＣ０の容量の合成容量と、主
回路のインダクタＬ０の共振周期の半周期でスイッチン
グ素子Ｑ０の両端電圧がゼロボルトになるときに、最も
小電流、短期間に抑制することが出来る。このときの共
振電圧波形は、ピーク対ピーク値が（入力電圧Ｖｉｎ＋
出力電圧Ｖｏｕｔ）となるから、共振の振幅としては、
（入力電圧Ｖｉｎ＋出力電圧Ｖｏｕｔ）／２となる。
【００２１】ところが、実施例１のバックブーストコン
バータを商用電源の全波整流出力に接続して力率改善回
路として使用する場合、入力電圧Ｖｉｎは正弦波状であ
って、その瞬時値は電源周期で常に変化する。従って、
最適の共振条件は電源周期中のいずれか一点において満
たすことが出来ても、その点から外れると効果が減少す
る。
バータを商用電源の全波整流出力に接続して力率改善回
路として使用する場合、入力電圧Ｖｉｎは正弦波状であ
って、その瞬時値は電源周期で常に変化する。従って、
最適の共振条件は電源周期中のいずれか一点において満
たすことが出来ても、その点から外れると効果が減少す
る。
【００２２】入力電圧Ｖｉｎの瞬時値が最適電圧よりも
低くなると、共振の初期エネルギーが過大となり、負方
向の共振電流が増大し、負方向の電流がゼロに収束する
までの時間が長くなる。単に負方向の共振電流の増大の
みならず、本来、スイッチング素子Ｑ０のターンオンに
よって、インダクタＬ０に正方向の電流が流れるべき期
間にも、共振によって大きく負方向に振られたインダク
タ電流が負方向の回生電流を持続しているため、見かけ
上、オン期間が短くなったことになる。これらのことか
ら、近傍の入力電流を平均すると、理想入力電流の値よ
りも低下する。
低くなると、共振の初期エネルギーが過大となり、負方
向の共振電流が増大し、負方向の電流がゼロに収束する
までの時間が長くなる。単に負方向の共振電流の増大の
みならず、本来、スイッチング素子Ｑ０のターンオンに
よって、インダクタＬ０に正方向の電流が流れるべき期
間にも、共振によって大きく負方向に振られたインダク
タ電流が負方向の回生電流を持続しているため、見かけ
上、オン期間が短くなったことになる。これらのことか
ら、近傍の入力電流を平均すると、理想入力電流の値よ
りも低下する。
【００２３】この問題を図７〜図１０により説明する。
図７は入力電圧Ｖｉｎが全波整流出力の山部のとき、図
８は入力電圧Ｖｉｎが全波整流出力の谷部のときについ
て、それぞれインダクタＬ０に流れる電流と、スイッチ
ング素子Ｑ０の両端電圧と、スイッチング素子Ｑ０のオ
ン駆動信号を示している。入力電圧Ｖｉｎが全波整流出
力の谷部のときは、図８に示すように、スイッチング素
子Ｑ０のオン駆動信号が発生した後でも、インダクタＬ
０の電流が負方向の回生電流を持続しているため、見か
け上、オン期間が短くなっているのが分かる。このた
め、本来、図９に示すように、正弦波状のエンベロープ
（包絡線）となるべき入力電流波形が、図１０に示すよ
うに、全波整流出力の谷部では、正弦波状ではなくな
り、入力電流歪みが生じることになる。
図７は入力電圧Ｖｉｎが全波整流出力の山部のとき、図
８は入力電圧Ｖｉｎが全波整流出力の谷部のときについ
て、それぞれインダクタＬ０に流れる電流と、スイッチ
ング素子Ｑ０の両端電圧と、スイッチング素子Ｑ０のオ
ン駆動信号を示している。入力電圧Ｖｉｎが全波整流出
力の谷部のときは、図８に示すように、スイッチング素
子Ｑ０のオン駆動信号が発生した後でも、インダクタＬ
０の電流が負方向の回生電流を持続しているため、見か
け上、オン期間が短くなっているのが分かる。このた
め、本来、図９に示すように、正弦波状のエンベロープ
（包絡線）となるべき入力電流波形が、図１０に示すよ
うに、全波整流出力の谷部では、正弦波状ではなくな
り、入力電流歪みが生じることになる。
【００２４】この入力電流歪みの問題は、全波整流電圧
の谷部において、スイッチング素子Ｑ０の駆動信号のオ
ン期間を長くすることによって解決できるが、その場
合、制御回路が複雑化すると共に、増大した負方向の電
流を相殺するために正方向の電流を増大させる必要があ
るため、損失の増大につながる。このような実施例１の
課題を解決するために、図４の等価回路に示すような補
助電圧源Ｖａｕｘを用いた実施例を以下に示す。
の谷部において、スイッチング素子Ｑ０の駆動信号のオ
ン期間を長くすることによって解決できるが、その場
合、制御回路が複雑化すると共に、増大した負方向の電
流を相殺するために正方向の電流を増大させる必要があ
るため、損失の増大につながる。このような実施例１の
課題を解決するために、図４の等価回路に示すような補
助電圧源Ｖａｕｘを用いた実施例を以下に示す。
【００２５】（実施例２）本発明の実施例２の回路図を
図３に示す。以下、その回路構成について説明する。入
力電源Ｖｉｎは、商用交流電源をダイオードブリッジに
より全波整流した脈動電圧であり、その正極はダイオー
ドＤｉのアノードに接続されている。ダイオードＤｉの
カソードにはスイッチング素子Ｑ０の一端が接続されて
おり、スイッチング素子Ｑ０の他端にはインダクタＬ０
の一端が接続されると共に、ダイオードＤ０のカソード
が接続されている。インダクタＬ０の他端は入力直流電
源Ｖｉｎの負極に接続されている。ダイオードＤ０のア
ノードは、負荷Ｌｏａｄの負極に接続されており、負荷
Ｌｏａｄの正極は入力直流電源Ｖｉｎの負極に接続され
ている。スイッチング素子Ｑ０の両端には小容量のキャ
パシタＣ０が並列接続されている。
図３に示す。以下、その回路構成について説明する。入
力電源Ｖｉｎは、商用交流電源をダイオードブリッジに
より全波整流した脈動電圧であり、その正極はダイオー
ドＤｉのアノードに接続されている。ダイオードＤｉの
カソードにはスイッチング素子Ｑ０の一端が接続されて
おり、スイッチング素子Ｑ０の他端にはインダクタＬ０
の一端が接続されると共に、ダイオードＤ０のカソード
が接続されている。インダクタＬ０の他端は入力直流電
源Ｖｉｎの負極に接続されている。ダイオードＤ０のア
ノードは、負荷Ｌｏａｄの負極に接続されており、負荷
Ｌｏａｄの正極は入力直流電源Ｖｉｎの負極に接続され
ている。スイッチング素子Ｑ０の両端には小容量のキャ
パシタＣ０が並列接続されている。
【００２６】ダイオードＤｉのカソードには、別のダイ
オードＤ２のアノードが接続されている。このダイオー
ドＤ２のカソードと、入力直流電源Ｖｉｎの負極との間
には、キャパシタＣ１，Ｃ２の直列回路が並列接続され
ると共に、ダイオードＤ３，Ｄ４の直列回路が逆並列接
続されている。すなわち、ダイオードＤ３，Ｄ４はダイ
オードＤ２と逆方向に接続されている。ダイオードＤ
３，Ｄ４の接続点とキャパシタＣ１，Ｃ２の接続点との
間には、インダクタＬ０の２次巻線Ｌｓが接続されてい
る。インダクタＬ０の２次巻線Ｌｓは、図示された黒丸
で示されるようにインダクタＬ０に入力直流電源Ｖｉｎ
から正方向の電流が流れたときに、キャパシタＣ１，Ｃ
２の接続点が正となるような極性で接続されている。
オードＤ２のアノードが接続されている。このダイオー
ドＤ２のカソードと、入力直流電源Ｖｉｎの負極との間
には、キャパシタＣ１，Ｃ２の直列回路が並列接続され
ると共に、ダイオードＤ３，Ｄ４の直列回路が逆並列接
続されている。すなわち、ダイオードＤ３，Ｄ４はダイ
オードＤ２と逆方向に接続されている。ダイオードＤ
３，Ｄ４の接続点とキャパシタＣ１，Ｃ２の接続点との
間には、インダクタＬ０の２次巻線Ｌｓが接続されてい
る。インダクタＬ０の２次巻線Ｌｓは、図示された黒丸
で示されるようにインダクタＬ０に入力直流電源Ｖｉｎ
から正方向の電流が流れたときに、キャパシタＣ１，Ｃ
２の接続点が正となるような極性で接続されている。
【００２７】また、図５に示すように、キャパシタＣ
１，Ｃ２の直列回路と並列に負荷Ｌｏａｄ２を接続すれ
ばキャパシタＣ１，Ｃ２の過昇圧を防止できる。この負
荷Ｌｏａｄ２としては、例えばスイッチング素子Ｑ０の
制御回路を動作させるための電源回路等が接続される。
１，Ｃ２の直列回路と並列に負荷Ｌｏａｄ２を接続すれ
ばキャパシタＣ１，Ｃ２の過昇圧を防止できる。この負
荷Ｌｏａｄ２としては、例えばスイッチング素子Ｑ０の
制御回路を動作させるための電源回路等が接続される。
【００２８】以下、本実施例の動作について説明する。
図４は本実施例の等価回路であり、図中のＶａｕｘは補
助電圧源を意味している。すなわち、キャパシタＣ１，
Ｃ２と負荷Ｌｏａｄ２、ダイオードＤ３，Ｄ４及びイン
ダクタＬ０の２次巻線Ｌｓで構成される回路が補助電圧
源Ｖａｕｘとして動作する。図６（ａ）〜（ｅ）はスイ
ッチング素子Ｑ０の一周期の動作を示しており、図中の
太線は電流が流れる経路を示している。図６の（ａ）〜
（ｅ）の期間の動作について詳細に説明する。
図４は本実施例の等価回路であり、図中のＶａｕｘは補
助電圧源を意味している。すなわち、キャパシタＣ１，
Ｃ２と負荷Ｌｏａｄ２、ダイオードＤ３，Ｄ４及びイン
ダクタＬ０の２次巻線Ｌｓで構成される回路が補助電圧
源Ｖａｕｘとして動作する。図６（ａ）〜（ｅ）はスイ
ッチング素子Ｑ０の一周期の動作を示しており、図中の
太線は電流が流れる経路を示している。図６の（ａ）〜
（ｅ）の期間の動作について詳細に説明する。
【００２９】まず、図６（ａ）の期間では、スイッチン
グ素子Ｑ０はオンであり、インダクタＬ０の電流は増加
する。この期間は通常のバックブーストコンバータの充
電期間に相当する。次に、図６（ｂ）の期間では、スイ
ッチング素子Ｑ０はオフであり、スイッチング素子Ｑ０
の両端のキャパシタＣ０に充電される。この期間では、
スイッチング素子Ｑ０の両端電圧が上昇する。次に、図
６（ｃ）の期間では、スイッチング素子Ｑ０はオフ、ダ
イオードＤ０はオンであり、インダクタＬ０のエネルギ
ーを負荷としての出力電源Ｖｏｕｔへ出力する。この期
間は、通常のバックブーストコンバータの放電期間に相
当する。次に、図６（ｄ）の期間では、スイッチング素
子Ｑ０はオフであり、スイッチング素子Ｑ０の両端のキ
ャパシタＣ０を電源として、インダクタＬ０と共振的に
補助電圧源Ｖａｕｘに対して帰還が生じる。さらに、図
６（ｅ）の期間では、スイッチング素子Ｑ０はオフであ
り、キャパシタＣ０の電位がゼロ以下になると、スイッ
チング素子Ｑ０の寄生ダイオードを介して、インダクタ
Ｌ０の電流が補助電圧源Ｖａｕｘに放出される。
グ素子Ｑ０はオンであり、インダクタＬ０の電流は増加
する。この期間は通常のバックブーストコンバータの充
電期間に相当する。次に、図６（ｂ）の期間では、スイ
ッチング素子Ｑ０はオフであり、スイッチング素子Ｑ０
の両端のキャパシタＣ０に充電される。この期間では、
スイッチング素子Ｑ０の両端電圧が上昇する。次に、図
６（ｃ）の期間では、スイッチング素子Ｑ０はオフ、ダ
イオードＤ０はオンであり、インダクタＬ０のエネルギ
ーを負荷としての出力電源Ｖｏｕｔへ出力する。この期
間は、通常のバックブーストコンバータの放電期間に相
当する。次に、図６（ｄ）の期間では、スイッチング素
子Ｑ０はオフであり、スイッチング素子Ｑ０の両端のキ
ャパシタＣ０を電源として、インダクタＬ０と共振的に
補助電圧源Ｖａｕｘに対して帰還が生じる。さらに、図
６（ｅ）の期間では、スイッチング素子Ｑ０はオフであ
り、キャパシタＣ０の電位がゼロ以下になると、スイッ
チング素子Ｑ０の寄生ダイオードを介して、インダクタ
Ｌ０の電流が補助電圧源Ｖａｕｘに放出される。
【００３０】本実施例において、補助電圧源の基準電位
は、主回路のインダクタＬ０の２次巻線Ｌｓの出力をダ
イオードＤ３，Ｄ４を介して、キャパシタＣ１，Ｃ２に
充電することによって得られる。このとき、２次巻線Ｌ
ｓのターン数を１次側の１／２に設定し、図示した回路
構成を採用することによって、インダクタＬ０の充電期
間（ａ）ではキャパシタＣ１に入力電圧÷２の電圧が、
放電期間（ｃ）ではキャパシタＣ２に出力電圧÷２の電
圧が得られるので、キャパシタＣ１，Ｃ２の直列回路の
両端には、所望の（入力電圧＋出力電圧）÷２の電圧が
得られる。主回路からの還流によって、補助電圧源用の
キャパシタＣ１，Ｃ２の電圧は上昇する傾向があるが、
図５に示すように、負荷Ｌｏａｄ２として制御用の電源
回路等を接続することにより、一定の電力が供給される
ため、損失を伴うことなく、キャパシタＣ１，Ｃ２の電
圧は（入力電圧＋出力電圧）÷２に保たれる。したがっ
て、ゼロボルトスイッチング動作の共振条件は常に最適
条件に保たれるので、実施例１において課題となった電
源位相谷部における負方向電流の過大を回避することが
でき、入力電流の歪みや損失の増大といった課題を回避
できる。
は、主回路のインダクタＬ０の２次巻線Ｌｓの出力をダ
イオードＤ３，Ｄ４を介して、キャパシタＣ１，Ｃ２に
充電することによって得られる。このとき、２次巻線Ｌ
ｓのターン数を１次側の１／２に設定し、図示した回路
構成を採用することによって、インダクタＬ０の充電期
間（ａ）ではキャパシタＣ１に入力電圧÷２の電圧が、
放電期間（ｃ）ではキャパシタＣ２に出力電圧÷２の電
圧が得られるので、キャパシタＣ１，Ｃ２の直列回路の
両端には、所望の（入力電圧＋出力電圧）÷２の電圧が
得られる。主回路からの還流によって、補助電圧源用の
キャパシタＣ１，Ｃ２の電圧は上昇する傾向があるが、
図５に示すように、負荷Ｌｏａｄ２として制御用の電源
回路等を接続することにより、一定の電力が供給される
ため、損失を伴うことなく、キャパシタＣ１，Ｃ２の電
圧は（入力電圧＋出力電圧）÷２に保たれる。したがっ
て、ゼロボルトスイッチング動作の共振条件は常に最適
条件に保たれるので、実施例１において課題となった電
源位相谷部における負方向電流の過大を回避することが
でき、入力電流の歪みや損失の増大といった課題を回避
できる。
【００３１】（実施例３）本発明の実施例３の回路図を
図１１に示す。以下、その回路構成について説明する。
本実施例では、図５に示した実施例２の回路において、
ダイオードＤ２が接続された箇所にダイオードＤ５を逆
方向に接続しており、このダイオードＤ５のカソード
に、ＰチャンネルＭＯＳＦＥＴよりなる補助スイッチン
グ素子Ｑ１のドレインを接続し、補助スイッチング素子
Ｑ１のソースと入力電源Ｖｉｎの負極の間にキャパシタ
Ｃ３を接続している。補助スイッチング素子Ｑ１のドレ
イン・ソース間には、寄生の逆方向ダイオードが並列接
続されており、ゲート・ソース間には過電圧防止用のツ
ェナーダイオードＺＤ１が並列接続されている。補助ス
イッチング素子Ｑ１のゲートは抵抗Ｒ１を介してダイオ
ードＤ５のアノードに接続されている。
図１１に示す。以下、その回路構成について説明する。
本実施例では、図５に示した実施例２の回路において、
ダイオードＤ２が接続された箇所にダイオードＤ５を逆
方向に接続しており、このダイオードＤ５のカソード
に、ＰチャンネルＭＯＳＦＥＴよりなる補助スイッチン
グ素子Ｑ１のドレインを接続し、補助スイッチング素子
Ｑ１のソースと入力電源Ｖｉｎの負極の間にキャパシタ
Ｃ３を接続している。補助スイッチング素子Ｑ１のドレ
イン・ソース間には、寄生の逆方向ダイオードが並列接
続されており、ゲート・ソース間には過電圧防止用のツ
ェナーダイオードＺＤ１が並列接続されている。補助ス
イッチング素子Ｑ１のゲートは抵抗Ｒ１を介してダイオ
ードＤ５のアノードに接続されている。
【００３２】本実施例では、入力電源Ｖｉｎが商用交流
電源を全波整流した電圧である場合、全波整流電圧の山
部では、入力電源Ｖｉｎの電圧が補助電圧源の基準電圧
（キャパシタＣ１，Ｃ２の両端電圧）よりも高くなる期
間があるが、このとき、キャパシタＣ３は入力電源Ｖｉ
ｎの電圧上昇に追従して、ダイオードＤｉ、補助スイッ
チング素子Ｑ１の逆方向ダイオードを介して充電され
る。これにより、ツェナーダイオードＺＤ１と抵抗Ｒ１
を介して流れる電流により、補助スイッチング素子Ｑ１
のゲート電位はソース電位に対して負となる。このた
め、入力電源Ｖｉｎの電圧がピーク値から下降する期間
では、キャパシタＣ３は補助スイッチング素子Ｑ１のソ
ース・ドレイン間を介して放電される。キャパシタＣ３
が放電されて、その電位が補助電圧源の基準電圧よりも
低くなると、補助スイッチング素子Ｑ１のバイアスが無
くなるので、キャパシタＣ３から補助スイッチング素子
Ｑ１のソース・ドレイン間を介する放電は停止する。
電源を全波整流した電圧である場合、全波整流電圧の山
部では、入力電源Ｖｉｎの電圧が補助電圧源の基準電圧
（キャパシタＣ１，Ｃ２の両端電圧）よりも高くなる期
間があるが、このとき、キャパシタＣ３は入力電源Ｖｉ
ｎの電圧上昇に追従して、ダイオードＤｉ、補助スイッ
チング素子Ｑ１の逆方向ダイオードを介して充電され
る。これにより、ツェナーダイオードＺＤ１と抵抗Ｒ１
を介して流れる電流により、補助スイッチング素子Ｑ１
のゲート電位はソース電位に対して負となる。このた
め、入力電源Ｖｉｎの電圧がピーク値から下降する期間
では、キャパシタＣ３は補助スイッチング素子Ｑ１のソ
ース・ドレイン間を介して放電される。キャパシタＣ３
が放電されて、その電位が補助電圧源の基準電圧よりも
低くなると、補助スイッチング素子Ｑ１のバイアスが無
くなるので、キャパシタＣ３から補助スイッチング素子
Ｑ１のソース・ドレイン間を介する放電は停止する。
【００３３】本実施例においては、このように動作する
ことにより、入力電源Ｖｉｎの全波整流信号が補助電圧
源の電圧よりも高くなった場合に入力電源Ｖｉｎからダ
イオードＤｉを介して、補助電圧源に突入電流が流入す
ることを防止できるものである。
ことにより、入力電源Ｖｉｎの全波整流信号が補助電圧
源の電圧よりも高くなった場合に入力電源Ｖｉｎからダ
イオードＤｉを介して、補助電圧源に突入電流が流入す
ることを防止できるものである。
【００３４】（実施例４）本発明の実施例４の回路図を
図１２に示す。以下、その回路構成について説明する。
本実施例は、図５に示した実施例２の回路において、ダ
イオードＤ２のカソードと負荷Ｌｏａｄ２の間に、Ｎチ
ャンネルＭＯＳＦＥＴよりなる補助スイッチング素子Ｑ
１を直列に挿入したものである。補助スイッチング素子
Ｑ１はドレインがダイオードＤ２のカソード側に接続さ
れ、ソースが負荷Ｌｏａｄ２に接続されるように、すな
わち、順方向がダイオードＤ２の順方向と一致するよう
に接続されている。補助スイッチング素子Ｑ１のドレイ
ン・ソース間には、寄生の逆方向ダイオードが並列接続
されており、ゲート・ソース間には、過電圧防止用のツ
ェナーダイオードＺＤ１と電圧分圧用の抵抗Ｒ２と、Ｎ
チャンネルＭＯＳＦＥＴよりなる別の補助スイッチング
素子Ｑ２のドレイン・ソース間が並列接続されている。
補助スイッチング素子Ｑ２のドレイン・ソース間には、
寄生の逆方向ダイオードが並列接続されており、ゲート
・ソース間には、過電圧防止用のツェナーダイオードＺ
Ｄ２と電圧分圧用の抵抗Ｒ４が並列接続されている。補
助スイッチング素子Ｑ２のゲートは、抵抗Ｒ３を介して
入力電源ＶｉｎとダイオードＤｉのアノードの接続点に
接続されている。補助スイッチング素子Ｑ１のゲート
は、抵抗Ｒ１を介してコンデンサＣ４の電位に接続され
ている。このコンデンサＣ４はインダクタＬ０の３次巻
線Ｌｔに発生する電圧によりダイオードＤ５を介して充
電されており、その電位は補助電圧源の電圧よりも高く
設定されている。補助電圧源としてのキャパシタＣ１，
Ｃ２の直列回路と負荷Ｌｏａｄ２には、キャパシタＣ３
が並列接続されている。
図１２に示す。以下、その回路構成について説明する。
本実施例は、図５に示した実施例２の回路において、ダ
イオードＤ２のカソードと負荷Ｌｏａｄ２の間に、Ｎチ
ャンネルＭＯＳＦＥＴよりなる補助スイッチング素子Ｑ
１を直列に挿入したものである。補助スイッチング素子
Ｑ１はドレインがダイオードＤ２のカソード側に接続さ
れ、ソースが負荷Ｌｏａｄ２に接続されるように、すな
わち、順方向がダイオードＤ２の順方向と一致するよう
に接続されている。補助スイッチング素子Ｑ１のドレイ
ン・ソース間には、寄生の逆方向ダイオードが並列接続
されており、ゲート・ソース間には、過電圧防止用のツ
ェナーダイオードＺＤ１と電圧分圧用の抵抗Ｒ２と、Ｎ
チャンネルＭＯＳＦＥＴよりなる別の補助スイッチング
素子Ｑ２のドレイン・ソース間が並列接続されている。
補助スイッチング素子Ｑ２のドレイン・ソース間には、
寄生の逆方向ダイオードが並列接続されており、ゲート
・ソース間には、過電圧防止用のツェナーダイオードＺ
Ｄ２と電圧分圧用の抵抗Ｒ４が並列接続されている。補
助スイッチング素子Ｑ２のゲートは、抵抗Ｒ３を介して
入力電源ＶｉｎとダイオードＤｉのアノードの接続点に
接続されている。補助スイッチング素子Ｑ１のゲート
は、抵抗Ｒ１を介してコンデンサＣ４の電位に接続され
ている。このコンデンサＣ４はインダクタＬ０の３次巻
線Ｌｔに発生する電圧によりダイオードＤ５を介して充
電されており、その電位は補助電圧源の電圧よりも高く
設定されている。補助電圧源としてのキャパシタＣ１，
Ｃ２の直列回路と負荷Ｌｏａｄ２には、キャパシタＣ３
が並列接続されている。
【００３５】以下、本実施例の動作について説明する。
インダクタＬ０の３次巻線Ｌｔにより充電されるコンデ
ンサＣ４の電位が、補助電圧源としてのキャパシタＣ３
の電位よりも高く設定されていることにより、補助スイ
ッチング素子Ｑ２がオフである場合には、抵抗Ｒ１，Ｒ
２の分圧より、補助スイッチング素子Ｑ１はオンであ
り、補助電圧源には主回路からの電流が流れ得る状態と
なっている。一方、入力電源Ｖｉｎが商用交流電源を全
波整流した電圧である場合、全波整流電圧の山部では、
入力電源Ｖｉｎの電圧が補助電圧源の基準電圧よりも高
くなる期間があるが、本実施例では、抵抗Ｒ３，Ｒ４の
分圧により補助スイッチング素子Ｑ２をオンさせて、補
助スイッチング素子Ｑ１をオフさせるので、ダイオード
Ｄｉ、ダイオードＤ２、補助スイッチング素子Ｑ１を介
して、キャパシタＣ３、あるいはキャパシタＣ１，Ｃ２
の直列回路に突入電流が流入することは防止できる。
インダクタＬ０の３次巻線Ｌｔにより充電されるコンデ
ンサＣ４の電位が、補助電圧源としてのキャパシタＣ３
の電位よりも高く設定されていることにより、補助スイ
ッチング素子Ｑ２がオフである場合には、抵抗Ｒ１，Ｒ
２の分圧より、補助スイッチング素子Ｑ１はオンであ
り、補助電圧源には主回路からの電流が流れ得る状態と
なっている。一方、入力電源Ｖｉｎが商用交流電源を全
波整流した電圧である場合、全波整流電圧の山部では、
入力電源Ｖｉｎの電圧が補助電圧源の基準電圧よりも高
くなる期間があるが、本実施例では、抵抗Ｒ３，Ｒ４の
分圧により補助スイッチング素子Ｑ２をオンさせて、補
助スイッチング素子Ｑ１をオフさせるので、ダイオード
Ｄｉ、ダイオードＤ２、補助スイッチング素子Ｑ１を介
して、キャパシタＣ３、あるいはキャパシタＣ１，Ｃ２
の直列回路に突入電流が流入することは防止できる。
【００３６】
【発明の効果】本発明によれば、直流電源と、この直流
電源に直列接続されたスイッチング素子と、前記直流電
源とスイッチング素子の直列回路に並列に接続されるイ
ンダクタと、前記直流電源とスイッチング素子の直列回
路に逆並列に接続される整流素子と負荷の直列回路とか
らなり、前記スイッチング素子のオン・オフ動作によ
り、前記直流電源の電圧を昇圧又は降圧した電圧を負荷
に供給するようにしたバックブーストコンバータにおい
て、前記スイッチング素子の両端電圧を検出する手段
と、前記スイッチング素子がオフの期間中、両端電圧が
極小となるタイミングで前記スイッチング素子をターン
オンするように制御する手段とを有するものであるか
ら、スイッチング素子のターンオン時の短絡損失を抑制
することができるという効果がある。
電源に直列接続されたスイッチング素子と、前記直流電
源とスイッチング素子の直列回路に並列に接続されるイ
ンダクタと、前記直流電源とスイッチング素子の直列回
路に逆並列に接続される整流素子と負荷の直列回路とか
らなり、前記スイッチング素子のオン・オフ動作によ
り、前記直流電源の電圧を昇圧又は降圧した電圧を負荷
に供給するようにしたバックブーストコンバータにおい
て、前記スイッチング素子の両端電圧を検出する手段
と、前記スイッチング素子がオフの期間中、両端電圧が
極小となるタイミングで前記スイッチング素子をターン
オンするように制御する手段とを有するものであるか
ら、スイッチング素子のターンオン時の短絡損失を抑制
することができるという効果がある。
【００３７】また、補助電圧源を設けて、スイッチング
素子のオン時に流れるインダクタ電流と逆極性のインダ
クタ電流が、スイッチング素子のオフ時に、少なくとも
補助電圧源と、スイッチング素子と、インダクタとを含
む閉ループに流れるように構成し、補助電圧源の電圧を
バックブーストコンバータの入力電圧と出力電圧の相加
平均の近傍に維持すれば、スイッチング素子がオフした
ときの共振電流を最小、最短に抑えることができ、効率
を高めることができるという効果がある。
素子のオン時に流れるインダクタ電流と逆極性のインダ
クタ電流が、スイッチング素子のオフ時に、少なくとも
補助電圧源と、スイッチング素子と、インダクタとを含
む閉ループに流れるように構成し、補助電圧源の電圧を
バックブーストコンバータの入力電圧と出力電圧の相加
平均の近傍に維持すれば、スイッチング素子がオフした
ときの共振電流を最小、最短に抑えることができ、効率
を高めることができるという効果がある。
【図１】本発明の実施例１の回路図である。
【図２】本発明の実施例１の電流経路を説明するための
回路図である。
回路図である。
【図３】本発明の実施例２の回路図である。
【図４】本発明の実施例２の等価回路図である。
【図５】本発明の実施例２の一変形例の回路図である。
【図６】本発明の実施例２の電流経路を説明するための
回路図である。
回路図である。
【図７】本発明の実施例１の電源山部の動作説明のため
の波形図である。
の波形図である。
【図８】本発明の実施例１の電源谷部の動作説明のため
の波形図である。
の波形図である。
【図９】本発明の実施例１の入力電流歪みが無い場合の
交流半周期分の動作を示す波形図である。
交流半周期分の動作を示す波形図である。
【図１０】本発明の実施例１の入力電流歪みが有る場合
の交流半周期分の動作を示す波形図である。
の交流半周期分の動作を示す波形図である。
【図１１】本発明の実施例３の回路図である。
【図１２】本発明の実施例４の回路図である。
【図１３】従来例の回路図である。
Ｖｉｎ 入力電源 ＣＮＴ 制御回路 Ｑ０ スイッチング素子 Ｌ０ インダクタ Ｄ０ ダイオード Ｃ０ キャパシタ
Claims (12)
- 【請求項１】 直流電源と、この直流電源に直列接続
されたスイッチング素子と、前記直流電源とスイッチン
グ素子の直列回路に並列に接続されるインダクタと、前
記直流電源とスイッチング素子の直列回路に逆並列に接
続される整流素子と負荷の直列回路とからなり、前記ス
イッチング素子のオン・オフ動作により、前記直流電源
の電圧を昇圧又は降圧した電圧を負荷に供給するように
したバックブーストコンバータにおいて、前記スイッチ
ング素子の両端電圧を検出する手段と、前記スイッチン
グ素子がオフの期間中、両端電圧が極小となるタイミン
グで前記スイッチング素子をターンオンするように制御
する手段とを有することを特徴とする電源装置。 - 【請求項２】 請求項１において、少なくとも補助電
圧源を有し、前記スイッチング素子がオンしたときに流
れるインダクタ電流と逆極性のインダクタ電流が、前記
スイッチング素子がオフしたときに、少なくとも前記補
助電圧源と、前記スイッチング素子と、前記インダクタ
とを含む閉ループに流れるように構成したことを特徴と
する電源装置。 - 【請求項３】 前記直流電源と補助電圧源の各一端を
接続し、各他端間に直列に接続された２つの整流素子を
直流電源から補助電圧源に電流が流れる方向に接続し、
前記コンバータの入力を、前記直流電源と補助電圧源の
各一端と２つの整流素子の接続点の間に接続したことを
特徴とする請求項２記載の電源装置。 - 【請求項４】 前記補助電圧源の電圧は、前記直流電
源からの入力電圧と、バックブーストコンバータの出力
電圧の相加平均値の近傍に設定されていることを特徴と
する請求項２又は３に記載の電源装置。 - 【請求項５】 請求項２乃至４のいずれかにおいて、
補助電圧源が少なくともキャパシタを有して構成される
ことを特徴とする電源装置。 - 【請求項６】 前記補助電圧源を構成するキャパシタ
には、前記コンバータを構成するインダクタの二次巻線
から整流素子を介して電荷が供給されることを特徴とす
る請求項５記載の電源装置。 - 【請求項７】 前記補助電圧源から過剰の電荷を放出
する手段を有することを特徴とする請求項５又は６に記
載の電源装置。 - 【請求項８】 前記補助電圧源から負荷回路へ電荷を
放出する手段を有することを特徴とする請求項７記載の
電源装置。 - 【請求項９】 前記補助電圧源から入力直流電源へ電
荷を放出する手段を有することを特徴とする請求項７記
載の電源装置。 - 【請求項１０】 前記補助電圧源から別回路へ電荷を
放出する手段を有することを特徴とする請求項７記載の
電源装置。 - 【請求項１１】 請求項２乃至１０のいずれかにおい
て、入力直流電源と所定電圧を比較する手段を有し、入
力直流電源の瞬時値が所定電圧に比して高いときに、入
力直流電源から補助電圧源への電流流入を阻止する手段
を有することを特徴とする電源装置。 - 【請求項１２】 請求項２乃至１０のいずれかにおい
て、入力直流電源と所定電圧を比較する手段を有し、入
力直流電源の瞬時値が所定電圧に比して高いときに、補
助電圧源の電位を入力直流電源の電圧に略一致させる手
段を有することを特徴とする電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117067A JP2000305642A (ja) | 1999-04-23 | 1999-04-23 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117067A JP2000305642A (ja) | 1999-04-23 | 1999-04-23 | 電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000305642A true JP2000305642A (ja) | 2000-11-02 |
Family
ID=14702614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11117067A Pending JP2000305642A (ja) | 1999-04-23 | 1999-04-23 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000305642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009003063A2 (en) * | 2007-06-26 | 2008-12-31 | Vishay-Siliconix | A current mode boost converter using slope compensation |
-
1999
- 1999-04-23 JP JP11117067A patent/JP2000305642A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009003063A2 (en) * | 2007-06-26 | 2008-12-31 | Vishay-Siliconix | A current mode boost converter using slope compensation |
| WO2009003063A3 (en) * | 2007-06-26 | 2009-03-12 | Vishay Siliconix | A current mode boost converter using slope compensation |
| US8222874B2 (en) | 2007-06-26 | 2012-07-17 | Vishay-Siliconix | Current mode boost converter using slope compensation |
| US9423812B2 (en) | 2007-06-26 | 2016-08-23 | Vishay-Siliconix | Current mode boost converter using slope compensation |
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