SE513715C2 - Utgångskrets för dynamiska direktaccessminnesceller - Google Patents

Utgångskrets för dynamiska direktaccessminnesceller

Info

Publication number
SE513715C2
SE513715C2 SE9001770A SE9001770A SE513715C2 SE 513715 C2 SE513715 C2 SE 513715C2 SE 9001770 A SE9001770 A SE 9001770A SE 9001770 A SE9001770 A SE 9001770A SE 513715 C2 SE513715 C2 SE 513715C2
Authority
SE
Sweden
Prior art keywords
data
precharge
control
output
section
Prior art date
Application number
SE9001770A
Other languages
English (en)
Other versions
SE9001770D0 (sv
SE9001770L (sv
Inventor
Jaiwhan You
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of SE9001770D0 publication Critical patent/SE9001770D0/sv
Publication of SE9001770L publication Critical patent/SE9001770L/sv
Publication of SE513715C2 publication Critical patent/SE513715C2/sv

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Description

515 715 en CMOS-nivå före databussledningen, blir en TTL-nivå vid sin utgång. Därför används en utgångsbuffert för att skifta signalnivå.
En krets enligt fig. 1 och 2 har vanligen använts för skiftning av nivån hos utgångsbufferten, men förladdnings- sektionen 9 i fig. 1 har hållits i ett tillslaget eller frånslaget tillstånd tillsammans med MOS-transistorerna M1, M2 beroende på funktionen hos en kontrollförladdningspuls DCPP med resultat att en DC-strömbana alstras.
Under tiden kan i kretsen enl. fig. 2 DC-strömnedgången förhindras genom en grindning med hjälp av kontrollförladd- ningspulsen DCPP, men i det fall då ogiltig data har en nivå "O" kan datautgångskontakten icke ändras i förväg till hög impedansnivå pà samma gång som den kräver användning av en stor MOS-transistor i förladdningssektionen 9.
Sammandrag av uppfinningen Föreliggande uppfinning avser att komma över ovan angivna nackdelar med tidigare känd teknik.
Det är därför ett ändamål med föreliggande uppfinning att åstadkomma en utgångskrets för användning vid förladdning av en utgángsbuffert, där bruset, som uppträder vid för- laddningssektionens utgångssida, kan elimineras och data- behandlingshastigheten kan förbättras i en krets, som styrs av detektering av adressövergången.
Det är ett annat ändamål med föreliggande uppfinning att åstadkomma en utgångskrets med en förladdningskontroll- krets, där förladdningssektionen kan bestå av NMOS- transistorer med tanke på tillförlitligheten i låsning och liknande vid utgångssidan.
Det speciellt karakteristiska för en utgångskrets enligt föreliggande uppfinning framgår av det efterföljande pa- 513 715 tentkravet.
Vid en utföringsform drivs MOS-transistorerna, som bildar förladdningssektionen, pà ett sådant sätt att: de olika MOS-transistorerna drivs“i_§nlighet med datatillstàndet ("l" eller "0") för en ogiltig data; vid tillförsel av en L-nivå (“O") för ogiltig data fàr förladdningssektionen bilda en laddningsväg så att den sammanlagda nivån ökas och så att en TTL-nivàsignal utmatas med hög hastighet; samt vid tillförsel av en H-niyä_("l") för en ogiltig data förladdningssektionen får bilda en urladdningsväg sá att den totala nivån blir lägre och så att en TTL-nivå alstras med hög hastighet. ___f__ Kretsen för förladdning kännetecknas i enlighet med till- ståndet hos den ogiltiga datan vid utgångssidan genom att utgángssidan fràn bufferten laddas eller urladdas i enlig- he: med den ogiltiga datan_fràn en datasignalalstrande sektion, och att nivàn_vidqutgàngskontakten får falla eller stiga i förväg innan den närmast tillförda giltiga datan sänds ut via utgángskontakggn från utgàngsbufferten.
Kort beskrivning av ritninqarna Ovan angivna ändamål och andra fördelar med föreliggande uppfinning kommer att beskrivas mera i detalj i samband med en föredragen utföringsform av uppfinningen och med hän- visning till bifogade ritningar där: Pig. 1 visar en konventiQn§ll_kontrollkrets för förladdning av en utgángsbuffert för šngändning i en minnesenhet, Fig. 2 visar en annan_konventionell kontrollkrets för förladdning av en utgàngsbp§fi§¶C, Fig. 3 visar kontrollkretsen_för förladdning av en utgàngs- buffert enligt föreliggande uppfinning och 513 715 Fig. 4 visar tidsdiagram, som illustrerar operationerna för förladdning av utgångsbufferten i enlighet med före- liggande uppfinning.
Detaljbeskrivning av uppfinningen Fig. 1 visar en konventionell kontrollkrets för förladd- ning av en utgàngsbuffert för användning i en konventio- nell minnesenhet.
På denna ritning omfattar utgångsbufferten 5: en låskrets 1 för mottagning av datasignaler DB, ÜÉ från en databuss- ledning; kontrollkretsar 2, 3 för behandling av data med hjälp av kontrollsignaler OTRST samt tillståndssignaler från låskretsen 1; samt MOS-transistorer M11, M12 för ut- sändning av signalerna från kontrollkretsarna 2, 3.
Vid baksidan av utgångsbufferten 5 finns en förladdnings- sektion 9, vilken består av MOS-transistorer M1, M2. En kontrollsektion för alstring av förladdningspulser 10 be- står av en kontrollpulsalstrande sektion 6 för alstring av kontrollpulser efter mottagandet av adressövergångs- signaler Ãïš; samt en pulsalstrande sektion 7 för alstring av kontrollförladdningspulser DCPP efter mottagande av signaler från den kontrollpulsalstrande sektionen 6.
Om i denna krets en kontrollpuls QTRST med tre tillstånd alstras av kontrollpulsalstrande sektion 6 såsom gensvar på adressövergångssignalen ÃTÉ vid en adressövergång alstrar pulsalstringssektionen 7 en kontrollförladdnings- puls DCPP på 4-5 ns vid mottagandet av bakflanken på kontrollpulsen OTRST.
Efter alstring av kontrollförladdningspulsen DCPP inmatas denna kontrollförladdningspuls DCPP till styrelektroderna i MOS-transistorerna M1, M2 i förladdningssektionen 9 på ett nedan beskrivet sätt. 513 715 Om en kontrollförladdningspuls DCPP med hög nivå inmatas till styrelektroderna i MOS-transistorerna M1, M2 kommer dessa MOS-transistorer M1, M2 att slås till så att den ogiltiga datanivån vid utgångskontakten DOUT skulle skiftas till en mellanliggande nivå och därigenom förbättra hastig- heten och reducera bruset beroende på toppnivån för ström- men ICC och ISS under utsändningen av giltig data.
Trots en sådan fördel haråemellertid den ovan beskrivna konventionella kretsen nackdelarna att, om en ogiltig data är "1", MOS-transistornrñï slås till tillsammans med MOS- transistorn M1, och om en ogiltig data är "O" kommer MOS- transistorn M1 att slås till tillsammans med MOS-transis- torn M2, med resultatetwatt en DC-strömminskningsväg bildas, varigenom svårighet uppstår att bibehålla den förladdade nivån vid en hög impedansà Fig. 2 visar en annan vänlig kontrollkrets för förladdning vid utgångsbuffertar. ”__ I denna krets har utgångsbufferten 5 och sektionen 10 för alstring av kontrollförladdningspulsen samma beståndsdelar som vad som visas i fig. 1. Men förladdningssektionen 9, som är förbunden med utgångskontakten DOUT vid utgångs- bufferten 5 omfattar: en MOS-transistor M4 med en styr- elektrod som är anslutëñmtill ovan angivna utgångskontakt DOUT, samt en MOS-transíštör EB ansluten mellan utgångs- kontakten DOUT och MOS-transistorn M4, medan MOS-transis- torn M3 drivs med hjälp av kontrollförladdningspulsen DCPP. _~~efl Denna krets har fördelen av att strömmen ISS på grund av kontrollförladdningspulsen DCPP, som uppträder vid tid- punkten för grindningen,wkan reduceras men den har den nackdelen att vid uppträdande av en ogiltig data "O" någon hastighetsförstärkning ÖCHMTCC-toppreduktion icke kan upp- nås samt dessutom att en stor MOS-transistor krävs. 513 715 Föreliggande uppfinning är avsedd att eliminera ovannämnda olägenheter vilka förefinns i de ovan beskrivna kretsarna enligt fig. 1 och 2.
Fig. 3 visar en utföringsform av kretsen enligt före- liggande uppfinning.
Kretsen enligt föreliggande uppfinning omfattar en för- laddningskrets för utgångsbuffert för ett DRAM-minne omfattande: en låskrets 1 dit en datasignal från en databussledning (DB), (ÜÉ) inmatas, kontrollkretsar 2, 3 för utsändning av data "1" eller "O" efter mottagandet av utsignalen från nämnda låskrets 1 samt en kontrollsignal øTRST, en utgångsbuffert 5 bestående av MOS-transistorer M11, M12 och driven med hjälp av utsignalerna från nämnda kontroll- kretsar 2, 3, en sektion 10 för alstring av förladdnings- pulser, vilken innefattar en kontrollpulsalstrande sektion 6 för alstring av kontrollsignaler øTRST i tre tillstånd såsom svar på adressövergångssignaler Ãïš, samt en puls- alstrande krets 7 för utmatning av kontrollförladdnings- pulser och en förladdningssektion 9 för mottagning av ut- gângspulserna DOUT från utgångsbufferten 5, kännetecknad av att nämnda förladdningskrets för utgångs- bufferten vidare omfattar en sektion 15 för alstring av en dataövergångssignal för inmatning av datasignalen DøP, D1P till nämnda förladdningssektion 9, vilken omfattar: MOS-transistorer M7, M8 för inmatning av datasignaler DB, ÜÉ, lâskretsar 11, 12 för att spärra utgångarna från nämnda MOS-transistorer M7, M8, och inverterare I7, I8 och NOCH-kretsar ND1, ND2 för OCH-behandling av tillstånds- signalen från nämnda låskretsar 11, 12 samt nämnda kontroll- förladdningspuls DCPP från den förladdningspulser alstrande sektionen 10, 513 715 samt att utgångsbuffertens förladdningskrets vidare om- fattar en förladdningssektion 9, bestående av MOS-transis- torer M5, M6, vilka är anslutna till utgångskontakten DOUT från nämnda utgångsbuffert 5, varvid förladdningssektionen 9 är ansluten till nämnda utgångsbufferts baksida.
I den ovan beskrivna anordningen är den datasignal, som inmatades till databusšledningarna Öš, DB, överförd via en I/O-avkänning, medan tretillståndssignalen øTRST aktiverats efter att ha fördröjts vid bakflanken av en kolumnadress- aktiveringssignal ÉÃÉ, pch den har funktionen att bestämma om datan (DB, ÛÉ) skall sändas ut till utgångsnoden.
Såsom framgår av fig. ÃÃ4är"kontrollsignalen øTRST överförd från hög till låg nivå_då adressövergångssignalen Ãïš är avtagande, och kontrollförladdningspulsen DCPP, en puls med en automatisk pulsbredd AUTO, alstras med hjälp av bakflanken på Ãfš. llåèg Databussledningens laddningspuls øDOP har till ändamål att föruppladda noderna på dätabussledningen DB och dataaktive- ringssignalens matningslinje DI under den tid, då adress- övergångssignalen Ãïš är på en L-nivå.
Först kommer drivningen av kretsen enligt föreliggande uppfinning att beskrivas”i allmänna termer. Då data med värdet "O" matas in påwdätäbussledningen BE för utgångs- bufferten 5 och då data med värdet "1" matas in på data- bussledningen DB blir ufšignalen från NELLER-kretsen N01 "1" genom låskretsen 1 öchwutsignalen från NELLER-kretsen NO2 blir "O". _r;;l;;_ Följaktligen matas en H-nivåsignal ut till kontrollkret- sarna 2, 3.
Om kontrollkretsen 2 med data av värdet "1" aktiveras så kommer en H-nivåsignal att matas till styrelektroden i 513 715 MOS-transistorn M11,varigenom utgångskontakten DOUT får ett "1"-nivåtillstånd (H-nivåtillstånd), medan om kontroll- kretsen 3 med data av värdet "O" aktiveras så kommer en H-nivåsignal att slå till MOS-transistorn M12, varigenom utgångskontakten DOUT får ett H-nivåtillstånd.
Operationen för kretsen enligt föreliggande uppfinning skall nu beskrivas för det fall att ogiltig data i "1"- tillståndet förefinns med hänvisning till fig. 4A.
Utgångsbuffertens kontrollsignal øTRST är aktiverad (H) såsom en kedjeaktiveringssignal ÉÃÉ, vilken är mekaniskt maskincykelaktiverad ("C"). I detta fall är kolumnadressen CAi en ogiltig kolumnadress och CAj en giltig kolumn- adress. Om celldata motsvarande den ogiltiga kolumnadressen CAi är "1" och celldata motsvarande den giltiga kolumn- adressen CAj är "O" ökar utgångsnivån på kontakten DOUT från hög impedansnivå till hög spänning då øTRST är akti- verad ("H"). Vid samma tidpunkt slås M7 och M8 till och låskretsen 11 blir "H" och låskretsen 12 blir "L". Kolumn- adressen ändras då från CAi till CAj och därmed överförs kolumnadressöverföringssignalen Ãïš såsom "L" under pulsens bredd. Om som just tidigare i detalj angivits Ãïš överföres från "H" till "L" alstras förladdningsautopulsen DCPP från nämnda förladdande pulsalstringssektion 10.
Den dataöverförande signalalstrande sektionen 15 arbetar på sådant sätt att vid tillförsel av kontrollsignalen med tre tillstånd QTRST skulle data på databussledningarna Dä, DB matas genom MOS-transistorerna M7, M8 och data D1P, DøP skulle matas ut genom låskretsarna 11, 12 beroende på funktionen hos den OCH-krets, som består av NOCH-kretsarna ND1, ND2 samt inverterarna I7, I8.
Då kontrollförladdningspulsen DCPP är aktiverad alstras data DøP, D1P i enlighet med tillståndet för ogiltig data, som inmatas via databussledningarna Dä, DB. Om den ogiltiga 513 715 datan är "1" kommer data D1P att ha en H-nivå och data DøP att ha en L-nivå, medan om den ogiltiga datan är "O" datan DøP kommer att alstra en signal med H-nivå och data D1P att alstra en signal med L-nivå för inmatning till styrelektroderna i MOS-transistorerna M1, M2 i för- laddningssektionen 9.
Under tiden kommer datasignaler, som inmatas via data- bussledningarna DB, Üí, attgtillföras via låskretsen 1, vilken består av NELLER-kretsarna NO1, N02 samt inverte- rarna I1, I2,till kontrollkretsarna 2, 3, medan i kontroll- kretsarna 2, 3 tretillståndskontrollsignalerna øTRST in- matas till styrelektroderna i MOS-transistorerna M11, M12.
Om sålunda den ogiltiga datan är "1" kommer datasignalen D1P att ha H-nivå för att slå till MOS-transistorn M6 i förladdningssektionen 9 och därför urladdas utgångskontak- ten DOUT via MOS-transistorn M6, varigenom den ogiltiga DOUT-spänningsnivån sjunker innan den når giltig data "L".
Om å andra sidan den ogiltiga datan är "O" kommer data- signalen DOP att ha H-nivå för att slå till MOS-transis- torn M6. Därmed laddas utgångskontakten DOUT via MOS- transistorn M5 och ökar därigenom den ogiltiga DOUT- spänningsnivån innan den när giltig data "H".
Som resultat av detta kañwmän minska bruset avsevärt och även öka hastigheten avsevärt.
Om med hänvisning till_utgångskontakten DOUT i fig. 4A den ogiltiga datan har H-nivå alstras en utsignal, be- stående av en kombination av kontrollsignalen øTRST och tillståndssignalen på datåbfisšledningen DB, och om den ogiltiga datan är "1" slås MOÉ-transistorn M6 till under en konstant tid för att sänka nivån i huvudsak tillsam- mans med datasignalen D1?¿W 513 715 10 Den giltiga data som inmatas till nästa adressegment CAj laddas sålunda in med en sänkt nivå och minskar därmed bruset och förbättrar hastigheten.
Härnäst följer en beskrivning över nivån vid utgångs- kontakten DOUT för det fall att den ogiltiga datan har en L-nivå såsom visas i fig. 4B.
I detta fall liksom i fallet vid fig. 4A kommer en ogiltig data "0" att laddas in i segmentet för adressen CAi i kolumnadressen Ai, medan en giltig data "1" kommer att laddas in i segmentet för adressen CAj.
Utgångskontakten DOUT kommer därför att leverera en ut- signal bestående av en kombination av tretillstånds- kontrollsignalen OTRST och en tillståndssignal på data- bussledningen (ÜÉ), varvid den ogiltiga datan har en L- nivå, och MOS-transistorn M5 slås till vid ett tillstånd av "O" för den ogiltiga datan för att höja nivån huvudsak- ligen tillsammans med datasignalen DOP.
Den giltiga datan som laddas in i nästa segment i adressen CAj är sålunda inmatad vid en förhöjd nivå, var- igenom bruset minskar och hastigheten ökar.
Enligt föreliggande uppfinning laddas eller urladdas ut- gångssidan såsom ovan beskrivits beroende på om tillstån- det för ogiltig data är "1“ eller “O", med resultatet att bruset kan minskas under övergången från ogiltig data till giltig data samt att giltig data i förväg föres in i ett laddat eller urladdat tillstånd för att på så sätt öka behandlingshastigheten.
Speciellt använder förladdningssektionen i enlighet med föreliggande uppfinning n-kanal-MOS-transistorer med resul- tatet att tillförlitligheten kan säkerställas under opera- tionerna av typ låsning och liknande,Varigenom det blir möj- ligt att använda små MOS-transistorer i utgàngsbufferten.

Claims (1)

513 715 PATENTKRAV
1. Utgàngskrets för dynamiska direktaccessminnesceller (DRAM), innefattande en utgángsbuffert (5) med en låskrets (1), kontrollkretsar (2, 3) för utmatning av data i beroen- de av mottagande av utsignaler från nämnda láskrets (1) och en kontrollsignal (QTRST), och MOS-transsistorer (M11, M12) drivna av utsignaler fràn nämnda kontrollkretsar (2, 3), en förladdningspulsgenererande sektion (10) för utmatning av kontrollförladdningspulser (DCPP) som svar på adressöver- gàngssignaler (Ãïš), och en förladdningssektion (9) för mottagande av utsignaler (DOUT) från nämnda utgàngsbuffert (5), k ä n n e t e c k n a d a v att nämnda utgàngskrets vidare innefattar en dataövergångssignalgenererande sektion (15) innefattande MOS-transistorer (M7, M8) för mottagande av nämnda kontrollsignal (QTRST) vid respektive styrelek- troder och för selektiv överföring av datasignaler (DB, šš) såsom datasignaler (DøP, D1P) som skall tillföras nämnda förladdningssektion (9), làskretsar (11, 12) anslutna till nämnda MOS-transistorer (M7, M8), NAND-grindar (ND1, ND2) för mottagande av nämnda kontrollförladdningspuls (DCPP) från nämnda kontrollförladdningspulsgenererande sektion (10) och utsignalerna fránfnämnda láskretsar (11, 12) samt inverterare (17, 18) till vilkas ingångar utgàngarna fràn nämnda NAND-grindar (ND1, ND2) är anslutna, och att nämnda förladdningssektion (9) innefattar MOS-transistorer (M5, M6), vilkas styrelektroder mottar nämnda datasignaler (DøP, 513 715 D1P) från nämnda dataövergàngssignalgenererande sektion (15).
SE9001770A 1989-06-15 1990-05-16 Utgångskrets för dynamiska direktaccessminnesceller SE513715C2 (sv)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890008263A KR910005602B1 (ko) 1989-06-15 1989-06-15 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법

Publications (3)

Publication Number Publication Date
SE9001770D0 SE9001770D0 (sv) 1990-05-16
SE9001770L SE9001770L (sv) 1990-12-16
SE513715C2 true SE513715C2 (sv) 2000-10-30

Family

ID=19287133

Family Applications (1)

Application Number Title Priority Date Filing Date
SE9001770A SE513715C2 (sv) 1989-06-15 1990-05-16 Utgångskrets för dynamiska direktaccessminnesceller

Country Status (11)

Country Link
US (1) US5058066A (sv)
JP (1) JPH0632216B2 (sv)
KR (1) KR910005602B1 (sv)
CN (1) CN1019706B (sv)
DE (1) DE4006703A1 (sv)
FR (1) FR2648610B1 (sv)
GB (1) GB2233131B (sv)
IT (1) IT1248661B (sv)
NL (1) NL9000467A (sv)
RU (1) RU2051429C1 (sv)
SE (1) SE513715C2 (sv)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4857768A (en) * 1988-04-27 1989-08-15 Sun Microsystems, Inc. Triple rail logic gate
KR930003929B1 (ko) * 1990-08-09 1993-05-15 삼성전자 주식회사 데이타 출력버퍼
KR940005688B1 (ko) * 1991-09-05 1994-06-22 삼성전자 주식회사 메모리 소자에 있어서 데이터 라인의 프리챠아지 자동 검사 장치
FR2694121B1 (fr) * 1992-07-24 1995-09-22 Sgs Thomson Microelectronics Memoire en circuit integre avec prechaarge prealable en sortie.
US5469385A (en) * 1993-05-11 1995-11-21 Texas Instruments Incorporated Output buffer with boost from voltage supplies
US5349566A (en) * 1993-05-19 1994-09-20 Micron Semiconductor, Inc. Memory device with pulse circuit for timing data output, and method for outputting data
JPH07182864A (ja) * 1993-12-21 1995-07-21 Mitsubishi Electric Corp 半導体記憶装置
JP2634141B2 (ja) * 1994-01-19 1997-07-23 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセッサ・システム
KR960004567B1 (ko) * 1994-02-04 1996-04-09 삼성전자주식회사 반도체 메모리 장치의 데이타 출력 버퍼
US5652724A (en) * 1994-12-23 1997-07-29 Micron Technology, Inc. Burst EDO memory device having pipelined output buffer
US5682354A (en) * 1995-11-06 1997-10-28 Micron Technology, Inc. CAS recognition in burst extended data out DRAM
US5526320A (en) * 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US6525971B2 (en) 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5610864A (en) * 1994-12-23 1997-03-11 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5668773A (en) * 1994-12-23 1997-09-16 Micron Technology, Inc. Synchronous burst extended data out DRAM
US5640364A (en) * 1994-12-23 1997-06-17 Micron Technology, Inc. Self-enabling pulse trapping circuit
US5675549A (en) * 1994-12-23 1997-10-07 Micron Technology, Inc. Burst EDO memory device address counter
US5729503A (en) * 1994-12-23 1998-03-17 Micron Technology, Inc. Address transition detection on a synchronous design
US5721859A (en) * 1994-12-23 1998-02-24 Micron Technology, Inc. Counter control circuit in a burst memory
US6804760B2 (en) 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
US5717654A (en) * 1995-02-10 1998-02-10 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5850368A (en) * 1995-06-01 1998-12-15 Micron Technology, Inc. Burst EDO memory address counter
US5729504A (en) * 1995-12-14 1998-03-17 Micron Technology, Inc. Continuous burst edo memory device
US7681005B1 (en) 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
US5966724A (en) * 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
US6401186B1 (en) 1996-07-03 2002-06-04 Micron Technology, Inc. Continuous burst memory which anticipates a next requested start address
US6981126B1 (en) 1996-07-03 2005-12-27 Micron Technology, Inc. Continuous interleave burst access
US7103742B1 (en) 1997-12-03 2006-09-05 Micron Technology, Inc. Burst/pipelined edo memory device
US6281719B1 (en) 1999-10-29 2001-08-28 Macronix International Co., Ltd. Output pad precharge circuit for semiconductor devices
US6292405B1 (en) * 2000-08-11 2001-09-18 Stmicroelectronics S.R.L. Data output buffer with precharge
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
CN111293738A (zh) * 2018-12-10 2020-06-16 法雷奥动力总成(上海)有限公司 预充电控制电路及预充电控制方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4291393A (en) * 1980-02-11 1981-09-22 Mostek Corporation Active refresh circuit for dynamic MOS circuits
JPS58108091A (ja) * 1981-12-21 1983-06-28 Nec Corp メモリ回路
JPS5942690A (ja) * 1982-09-03 1984-03-09 Toshiba Corp 半導体記憶装置
JPS59181829A (ja) * 1983-03-31 1984-10-16 Toshiba Corp 半導体素子の出力バツフア回路
JPS6214520A (ja) * 1985-07-12 1987-01-23 Sony Corp メモリの出力バツフア回路
US4658381A (en) * 1985-08-05 1987-04-14 Motorola, Inc. Bit line precharge on a column address change
US4716550A (en) * 1986-07-07 1987-12-29 Motorola, Inc. High performance output driver
JPS6381551A (ja) * 1986-09-25 1988-04-12 Sony Corp メモリ装置
JPH0817037B2 (ja) * 1987-12-03 1996-02-21 松下電子工業株式会社 スタティックｒａｍの出力回路

Also Published As

Publication number Publication date
GB2233131A (en) 1991-01-02
NL9000467A (nl) 1991-01-02
KR910005602B1 (ko) 1991-07-31
GB9004473D0 (en) 1990-04-25
US5058066A (en) 1991-10-15
IT1248661B (it) 1995-01-26
FR2648610A1 (fr) 1990-12-21
JPH0632216B2 (ja) 1994-04-27
GB2233131B (en) 1994-03-16
DE4006703A1 (de) 1991-01-03
CN1019706B (zh) 1992-12-30
FR2648610B1 (fr) 1993-12-03
JPH0330185A (ja) 1991-02-08
KR910001747A (ko) 1991-01-31
CN1048622A (zh) 1991-01-16
IT9020460A1 (it) 1991-11-29
RU2051429C1 (ru) 1995-12-27
SE9001770D0 (sv) 1990-05-16
SE9001770L (sv) 1990-12-16
IT9020460A0 (it) 1990-05-29

Similar Documents

Publication Publication Date Title
SE513715C2 (sv) Utgångskrets för dynamiska direktaccessminnesceller
JP3636477B2 (ja) プレチャージ用出力ドライバ回路
US4061999A (en) Dynamic random access memory system
US4044341A (en) Memory array
US7116596B2 (en) Method of apparatus for enhanced sensing of low voltage memory
EP0905709A2 (en) Single ended match sense amplifier
US5369315A (en) High speed signal driving scheme
US5272674A (en) High speed memory sense amplifier with noise reduction
US5306958A (en) High-speed address transition detection circuit
KR930007278B1 (ko) 반도체 메모리용 센스회로
US5748556A (en) Tristatable driver for internal data bus lines
KR100203717B1 (ko) 반도체 기억장치의 데이터버스 클램프회로
KR980011453A (ko) 출력버퍼회로
US6674308B2 (en) Low power wired OR
US5590089A (en) Address transition detection (ATD) circuit
US5402379A (en) Precharge device for an integrated circuit internal bus
EP0405411A2 (en) Semiconductor memory having improved data readout scheme
EP0451000B1 (en) Semiconductor memory device having improved controlling function for data buses
KR940004516B1 (ko) 반도체 메모리의 고속 센싱장치
JPH09167493A (ja) ビットラインプリチャージ回路
US6411553B1 (en) Single ended data bus equilibration scheme
JP3416063B2 (ja) センスアンプ回路
KR0177754B1 (ko) 반도체 메모리장치의 데이타 출력회로 및 방법
US6542423B1 (en) Read port design and method for register array
US5689454A (en) Circuitry and methodology for pulse capture