JP2908755B2 - クランプ機能を有するデータ出力バッファ - Google Patents
クランプ機能を有するデータ出力バッファInfo
- Publication number
- JP2908755B2 JP2908755B2 JP8132020A JP13202096A JP2908755B2 JP 2908755 B2 JP2908755 B2 JP 2908755B2 JP 8132020 A JP8132020 A JP 8132020A JP 13202096 A JP13202096 A JP 13202096A JP 2908755 B2 JP2908755 B2 JP 2908755B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- boosted
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のデータ出力バッファに関し、特に、メモリチップ外部
の高インピーダンス環境に対応するためにデータの電位
を上昇させてクランプするデータ出力バッファに関す
る。
のデータ出力バッファに関し、特に、メモリチップ外部
の高インピーダンス環境に対応するためにデータの電位
を上昇させてクランプするデータ出力バッファに関す
る。
【０００２】
【従来の技術】半導体メモリ装置に使用されるデータ出
力バッファは、メモリチップ内で発生したＣＭＯＳレベ
ルのデータをチップ外環境に合うレベルに変える役割を
もつ。このようなデータ出力バッファは、データ出力端
子に大きな負荷がかかるために消費電流が多くなること
が広く知られている。
力バッファは、メモリチップ内で発生したＣＭＯＳレベ
ルのデータをチップ外環境に合うレベルに変える役割を
もつ。このようなデータ出力バッファは、データ出力端
子に大きな負荷がかかるために消費電流が多くなること
が広く知られている。
【０００３】半導体メモリ装置の高集積化につれて内部
動作に利用される電源電圧レベルは低くなる傾向にあ
り、これによる論理“ハイ”レベルのデータの出力速度
の低下が懸念される。そこで、論理“ハイ”データ出力
速度を速くする目的で、データ出力バッファの出力側の
駆動ステージにおいて論理“ハイ”レベルのデータ信号
を昇圧(Boosting)する技術が提案されている。しかしな
がら、この技術は論理“ハイ”データ出力の高速化の反
面、出力側の駆動ステージにおける消費電流の増加を招
き、半導体メモリ装置の特性を悪化させるデータ出力ノ
イズを発生させることにもなっている。これを解決する
ために、昇圧した論理“ハイ”レベルのデータを使用し
てこれをクランプする技術が提案されている。
動作に利用される電源電圧レベルは低くなる傾向にあ
り、これによる論理“ハイ”レベルのデータの出力速度
の低下が懸念される。そこで、論理“ハイ”データ出力
速度を速くする目的で、データ出力バッファの出力側の
駆動ステージにおいて論理“ハイ”レベルのデータ信号
を昇圧(Boosting)する技術が提案されている。しかしな
がら、この技術は論理“ハイ”データ出力の高速化の反
面、出力側の駆動ステージにおける消費電流の増加を招
き、半導体メモリ装置の特性を悪化させるデータ出力ノ
イズを発生させることにもなっている。これを解決する
ために、昇圧した論理“ハイ”レベルのデータを使用し
てこれをクランプする技術が提案されている。
【０００４】図１に、このようなクランプ機能を備えた
データ出力バッファの概略構成を示す。データ出力回路
１０は、データ出力活性化信号φＤＯＥにより制御さ
れ、相補データＤＯ，バーＤＯを受信して出力データＤ
ＯＵＴを発生する。このデータ出力回路１０からクラン
プ回路７０に提供される信号φＸは、クランプ回路７０
内のプルダウントランジスタを駆動するプルダウン制御
信号である。また、データ出力回路１０とクランプ回路
７０との間で相互伝送される昇圧データ信号ＤＯＫは、
データ出力回路１０で昇圧され、クランプ回路７０でそ
の電圧レベルがクランプされた後、出力データＤＯＵＴ
のレベルに影響を与える。
データ出力バッファの概略構成を示す。データ出力回路
１０は、データ出力活性化信号φＤＯＥにより制御さ
れ、相補データＤＯ，バーＤＯを受信して出力データＤ
ＯＵＴを発生する。このデータ出力回路１０からクラン
プ回路７０に提供される信号φＸは、クランプ回路７０
内のプルダウントランジスタを駆動するプルダウン制御
信号である。また、データ出力回路１０とクランプ回路
７０との間で相互伝送される昇圧データ信号ＤＯＫは、
データ出力回路１０で昇圧され、クランプ回路７０でそ
の電圧レベルがクランプされた後、出力データＤＯＵＴ
のレベルに影響を与える。
【０００５】図２Ａ及び図２Ｂに、データ出力回路１０
とクランプ回路７０の詳細を示す。図２Ａのデータ出力
回路１０においては、データ出力活性化信号φＤＯＥに
より動作制御される。即ち、データ出力活性化信号φＤ
ＯＥが論理“ハイ”レベルになることにより、データＤ
Ｏ，バーＤＯが各ＮＡＮＤゲート４，６へ入力可能にな
る。読出データが“１”であれば、データＤＯは論理
“ハイ”レベル、反転データバーＤＯは論理“ロウ”レ
ベルで入力されるので、ノード３９が論理“ハイ”レベ
ルになる。これに従って昇圧ノード２５は、ＮＭＯＳキ
ャパシタ２４を通じてＶｃｃ＋２Ｖｔｈ（ＶｔｈはＮＭ
ＯＳトランジスタのしきい値電圧）になる。この昇圧ノ
ード２５は、データ出力活性化信号φＤＯＥの論理“ロ
ウ”で電源電圧Ｖｃｃレベルにプリチャージされてい
る。また、データＤＯに従ってＮＡＮＤゲート２の出力
ノード３８は論理“ロウ”レベルになるので、伝達用の
ＰＭＯＳトランジスタ２６が導通し、昇圧ノード２５に
設定されたＶｃｃ＋２Ｖｔｈの電圧に従って昇圧データ
信号ＤＯＫが発生される。
とクランプ回路７０の詳細を示す。図２Ａのデータ出力
回路１０においては、データ出力活性化信号φＤＯＥに
より動作制御される。即ち、データ出力活性化信号φＤ
ＯＥが論理“ハイ”レベルになることにより、データＤ
Ｏ，バーＤＯが各ＮＡＮＤゲート４，６へ入力可能にな
る。読出データが“１”であれば、データＤＯは論理
“ハイ”レベル、反転データバーＤＯは論理“ロウ”レ
ベルで入力されるので、ノード３９が論理“ハイ”レベ
ルになる。これに従って昇圧ノード２５は、ＮＭＯＳキ
ャパシタ２４を通じてＶｃｃ＋２Ｖｔｈ（ＶｔｈはＮＭ
ＯＳトランジスタのしきい値電圧）になる。この昇圧ノ
ード２５は、データ出力活性化信号φＤＯＥの論理“ロ
ウ”で電源電圧Ｖｃｃレベルにプリチャージされてい
る。また、データＤＯに従ってＮＡＮＤゲート２の出力
ノード３８は論理“ロウ”レベルになるので、伝達用の
ＰＭＯＳトランジスタ２６が導通し、昇圧ノード２５に
設定されたＶｃｃ＋２Ｖｔｈの電圧に従って昇圧データ
信号ＤＯＫが発生される。
【０００６】このデータ出力回路１０から出力される昇
圧データ信号ＤＯＫは、図２Ｂに示すクランプ回路７０
のＰＭＯＳトランジスタ１７を通じ、ＮＭＯＳキャパシ
タ２１との電荷分配(charge sharing)によりクランプさ
れる。そして、このような過程を通じてクランプされた
昇圧データ信号ＤＯＫに従って出力駆動トランジスタ３
４が駆動される結果、データ出力回路１０から出力デー
タＤＯＵＴが発生する。尚、ＮＭＯＳトランジスタ１９
はプルダウントランジスタである。
圧データ信号ＤＯＫは、図２Ｂに示すクランプ回路７０
のＰＭＯＳトランジスタ１７を通じ、ＮＭＯＳキャパシ
タ２１との電荷分配(charge sharing)によりクランプさ
れる。そして、このような過程を通じてクランプされた
昇圧データ信号ＤＯＫに従って出力駆動トランジスタ３
４が駆動される結果、データ出力回路１０から出力デー
タＤＯＵＴが発生する。尚、ＮＭＯＳトランジスタ１９
はプルダウントランジスタである。
【０００７】
【発明が解決しようとする課題】例えば３．３Ｖ程度の
低電源電圧を使用する半導体メモリ装置においては、ク
ランプ回路７０のＰＭＯＳトランジスタ１７は、昇圧デ
ータ信号ＤＯＫが十分に昇圧される前に先行導通する。
即ち、ゲートに電源電圧３．３Ｖの“ハイ”レベルが印
加されていても、より高くなる昇圧データ信号ＤＯＫが
ソース側に印加されると導通状態になる。これが、論理
“ハイ”レベルの出力データＤＯＵＴの遷移速度を低下
させる要因になる。出力データＤＯＵＴは昇圧データ信
号ＤＯＫの昇圧レベルに従って発生するので、昇圧デー
タ信号ＤＯＫが十分な昇圧レベルへ到達する前にクラン
プされると、安定した論理“ハイ”出力データＤＯＵＴ
を得ることが難しくなる。
低電源電圧を使用する半導体メモリ装置においては、ク
ランプ回路７０のＰＭＯＳトランジスタ１７は、昇圧デ
ータ信号ＤＯＫが十分に昇圧される前に先行導通する。
即ち、ゲートに電源電圧３．３Ｖの“ハイ”レベルが印
加されていても、より高くなる昇圧データ信号ＤＯＫが
ソース側に印加されると導通状態になる。これが、論理
“ハイ”レベルの出力データＤＯＵＴの遷移速度を低下
させる要因になる。出力データＤＯＵＴは昇圧データ信
号ＤＯＫの昇圧レベルに従って発生するので、昇圧デー
タ信号ＤＯＫが十分な昇圧レベルへ到達する前にクラン
プされると、安定した論理“ハイ”出力データＤＯＵＴ
を得ることが難しくなる。
【０００８】そこで本発明の目的は、低電源電圧を使用
する半導体メモリ装置においてもデータ出力動作の安定
するデータ出力バッファを提供することにある。また、
低電源電圧を使用する半導体メモリ装置においても論理
“ハイ”データの出力速度が速く、且つ安定したデータ
出力動作が保証されるようなデータ出力バッファの提供
を目的とする。
する半導体メモリ装置においてもデータ出力動作の安定
するデータ出力バッファを提供することにある。また、
低電源電圧を使用する半導体メモリ装置においても論理
“ハイ”データの出力速度が速く、且つ安定したデータ
出力動作が保証されるようなデータ出力バッファの提供
を目的とする。
【０００９】
【課題を解決するための手段】この目的のために本発明
は、高電圧クランプを利用して論理ハイデータを出力す
るようにしたクランプ機能を有するデータ出力バッファ
において、相補データを受信してこれに従い昇圧データ
信号を発生し、該昇圧データ信号を利用して出力データ
を発生するデータ出力回路と、ローアドレスストローブ
信号により発生する信号に応じてパルス信号を発生する
パルス発生回路と、該パルス信号に従って電源電圧感知
信号を発生する電源電圧感知回路と、該電源電圧感知信
号に従って動作し、前記昇圧データ信号の発生から所定
時間後に前記昇圧データ信号をクランプするクランプ回
路と、を備えることを特徴としたデータ出力バッファを
提供する。またこの場合に、ローアドレスストローブ信
号により発生する信号に応じて所定の期間に電源電圧感
知信号のプリチャージを行うプリチャージ回路を更に備
えることを特徴とする。
は、高電圧クランプを利用して論理ハイデータを出力す
るようにしたクランプ機能を有するデータ出力バッファ
において、相補データを受信してこれに従い昇圧データ
信号を発生し、該昇圧データ信号を利用して出力データ
を発生するデータ出力回路と、ローアドレスストローブ
信号により発生する信号に応じてパルス信号を発生する
パルス発生回路と、該パルス信号に従って電源電圧感知
信号を発生する電源電圧感知回路と、該電源電圧感知信
号に従って動作し、前記昇圧データ信号の発生から所定
時間後に前記昇圧データ信号をクランプするクランプ回
路と、を備えることを特徴としたデータ出力バッファを
提供する。またこの場合に、ローアドレスストローブ信
号により発生する信号に応じて所定の期間に電源電圧感
知信号のプリチャージを行うプリチャージ回路を更に備
えることを特徴とする。
【００１０】このようなクランプ回路の具体的一態様と
しては、クランプ制御ノードと、昇圧データ信号により
制御され、前記昇圧データ信号と同位相で発生される初
期昇圧データ信号を前記クランプ制御ノードへ伝達する
第１スイッチトランジスタと、前記昇圧データ信号を遅
延させた信号により制御され、前記クランプ制御ノード
を接地させる第１プルダウントランジスタと、前記クラ
ンプ制御ノードの電圧により制御されて前記昇圧データ
信号を供給する第２スイッチトランジスタと、前記昇圧
データ信号に応じるプルダウン制御信号により制御さ
れ、前記第２スイッチトランジスタと接地との間に設け
られた第２プルダウントランジスタと、前記第２スイッ
チトランジスタと接地との間に設けられたキャパシタ
と、を備えてなるものとする。この場合に、第１スイッ
チトランジスタ及び第１プルダウントランジスタが、昇
圧データ信号と電源電圧感知信号との論理組合せに従っ
て制御されるものとしておくとよい。
しては、クランプ制御ノードと、昇圧データ信号により
制御され、前記昇圧データ信号と同位相で発生される初
期昇圧データ信号を前記クランプ制御ノードへ伝達する
第１スイッチトランジスタと、前記昇圧データ信号を遅
延させた信号により制御され、前記クランプ制御ノード
を接地させる第１プルダウントランジスタと、前記クラ
ンプ制御ノードの電圧により制御されて前記昇圧データ
信号を供給する第２スイッチトランジスタと、前記昇圧
データ信号に応じるプルダウン制御信号により制御さ
れ、前記第２スイッチトランジスタと接地との間に設け
られた第２プルダウントランジスタと、前記第２スイッ
チトランジスタと接地との間に設けられたキャパシタ
と、を備えてなるものとする。この場合に、第１スイッ
チトランジスタ及び第１プルダウントランジスタが、昇
圧データ信号と電源電圧感知信号との論理組合せに従っ
て制御されるものとしておくとよい。
【００１１】また、本発明によれば、論理ハイデータ入
力及びデータ出力活性化信号の活性遷移に応じて昇圧ノ
ードを昇圧し、該昇圧ノードの昇圧電圧を伝達用トラン
ジスタを介し昇圧データ信号として出力駆動トランジス
タの制御電極へ伝えるデータ出力回路と、前記昇圧デー
タ信号をＰＭＯＳトランジスタを介しキャパシタへ伝え
てクランプするクランプ回路と、を備えたデータ出力バ
ッファにおいて、前記昇圧データ信号に従ってオンオフ
し、オンのときに前記昇圧ノードの電圧を前記ＰＭＯＳ
トランジスタのゲート電極へ伝える伝達手段と、前記昇
圧データ信号を遅延させた信号で制御され、前記伝達手
段のオフ後に前記昇圧データ信号の遅延時間分遅れてオ
ンし、前記ＰＭＯＳトランジスタのゲート電極を接地さ
せるスイッチ手段と、をクランプ回路に設けることを特
徴とする。このようなデータ出力バッファでは、電源電
圧の電圧レベルを感知して電源電圧感知信号を発生する
電源電圧感知回路を更に備え、該電源電圧感知信号によ
りクランプ回路の伝達手段及びスイッチ手段を制御する
ようにして、電源電圧が所定のレベルより低くなる場合
にはクランプ動作を抑止するようにしておくとよい。
力及びデータ出力活性化信号の活性遷移に応じて昇圧ノ
ードを昇圧し、該昇圧ノードの昇圧電圧を伝達用トラン
ジスタを介し昇圧データ信号として出力駆動トランジス
タの制御電極へ伝えるデータ出力回路と、前記昇圧デー
タ信号をＰＭＯＳトランジスタを介しキャパシタへ伝え
てクランプするクランプ回路と、を備えたデータ出力バ
ッファにおいて、前記昇圧データ信号に従ってオンオフ
し、オンのときに前記昇圧ノードの電圧を前記ＰＭＯＳ
トランジスタのゲート電極へ伝える伝達手段と、前記昇
圧データ信号を遅延させた信号で制御され、前記伝達手
段のオフ後に前記昇圧データ信号の遅延時間分遅れてオ
ンし、前記ＰＭＯＳトランジスタのゲート電極を接地さ
せるスイッチ手段と、をクランプ回路に設けることを特
徴とする。このようなデータ出力バッファでは、電源電
圧の電圧レベルを感知して電源電圧感知信号を発生する
電源電圧感知回路を更に備え、該電源電圧感知信号によ
りクランプ回路の伝達手段及びスイッチ手段を制御する
ようにして、電源電圧が所定のレベルより低くなる場合
にはクランプ動作を抑止するようにしておくとよい。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１３】本実施形態におけるデータ出力回路１０
は、図３に示すように、昇圧ノード２５から初期昇圧デ
ータ信号ＤＯＫＩを発生してクランプ回路１００へ入力
する点を除いては、図２Ａに示したものと同様の構成を
もつ。そして、本実施形態のデータ出力バッファには、
パルス発生回路４０、電源電圧感知回路５０、及びプリ
チャージ回路６０が備えられている。
は、図３に示すように、昇圧ノード２５から初期昇圧デ
ータ信号ＤＯＫＩを発生してクランプ回路１００へ入力
する点を除いては、図２Ａに示したものと同様の構成を
もつ。そして、本実施形態のデータ出力バッファには、
パルス発生回路４０、電源電圧感知回路５０、及びプリ
チャージ回路６０が備えられている。
【００１４】パルス発生回路４０は、ローアドレススト
ローブ信号バーＲＡＳに応じるマスタ制御信号φＳから
ショートパルス信号φＳＰを発生する。このショートパ
ルス信号φＳＰは電源電圧感知回路５０に印加され、電
源電圧感知回路５０は、ショートパルス信号φＳＰに応
じて電源電圧感知信号φＤＥＴを発生し、クランプ回路
１００へ印加する。電源電圧感知信号φＤＥＴを受けた
クランプ回路１００は、データ出力回路１０からプルダ
ウン制御信号φＸ、初期昇圧データ信号ＤＯＫＩ、及び
昇圧データ信号ＤＯＫを受信し、そしてデータ出力回路
１０の昇圧データ信号ＤＯＫをクランプする。プリチャ
ージ回路６０は、電源電圧感知信号φＤＥＴに対するプ
リチャージを行う。
ローブ信号バーＲＡＳに応じるマスタ制御信号φＳから
ショートパルス信号φＳＰを発生する。このショートパ
ルス信号φＳＰは電源電圧感知回路５０に印加され、電
源電圧感知回路５０は、ショートパルス信号φＳＰに応
じて電源電圧感知信号φＤＥＴを発生し、クランプ回路
１００へ印加する。電源電圧感知信号φＤＥＴを受けた
クランプ回路１００は、データ出力回路１０からプルダ
ウン制御信号φＸ、初期昇圧データ信号ＤＯＫＩ、及び
昇圧データ信号ＤＯＫを受信し、そしてデータ出力回路
１０の昇圧データ信号ＤＯＫをクランプする。プリチャ
ージ回路６０は、電源電圧感知信号φＤＥＴに対するプ
リチャージを行う。
【００１５】図４に、パルス発生回路４０の詳細を示
す。このパルス発生回路４０は、直列インバータのイン
バータチェーン４１、ＮＡＮＤゲート４５、及びインバ
ータ４６からなる。ＮＡＮＤゲート４５には、マスタ制
御信号φＳと、このマスタ制御信号φＳを反転遅延させ
るインバータチェーン４１の出力とが入力される。従っ
て、マスタ制御信号φＳが論理“ロウ”から論理“ハ
イ”へ遷移するときに、インバータチェーン４１による
遅延時間に相応するパルス幅の論理“ロウ”パルスがＮ
ＡＮＤゲート４５から出力される。これがインバータ４
６で反転駆動される結果、論理“ハイ”のショートパル
ス信号φＳＰが電源電圧感知回路５０へ出力される。
す。このパルス発生回路４０は、直列インバータのイン
バータチェーン４１、ＮＡＮＤゲート４５、及びインバ
ータ４６からなる。ＮＡＮＤゲート４５には、マスタ制
御信号φＳと、このマスタ制御信号φＳを反転遅延させ
るインバータチェーン４１の出力とが入力される。従っ
て、マスタ制御信号φＳが論理“ロウ”から論理“ハ
イ”へ遷移するときに、インバータチェーン４１による
遅延時間に相応するパルス幅の論理“ロウ”パルスがＮ
ＡＮＤゲート４５から出力される。これがインバータ４
６で反転駆動される結果、論理“ハイ”のショートパル
ス信号φＳＰが電源電圧感知回路５０へ出力される。
【００１６】図５に、電源電圧感知回路５０の詳細を示
す。ＰＭＯＳトランジスタ５８及びＮＭＯＳトランジス
タ６１，６２により電源電圧Ｖｃｃに従う比較電圧Ｖｘ
が設定される。この比較電圧Ｖｘと基準電圧Ｖｒｅｆと
が、ＰＭＯＳトランジスタ５１，５２及びＮＭＯＳトラ
ンジスタ５４，５５，５６で構成される差動増幅回路の
差動入力となる。基準電圧Ｖｒｅｆをゲートに受けるＰ
ＭＯＳトランジスタ５１は、ソースに電源電圧Ｖｃｃを
供給され、ドレインがＮＭＯＳトランジスタ５５のゲー
ト及びＮＭＯＳトランジスタ５４のドレインに接続され
る。比較電圧Ｖｘをゲートに受けるＰＭＯＳトランジス
タ５２は、ソースに電源電圧Ｖｃｃを供給され、ドレイ
ンがＮＭＯＳトランジスタ５４のゲート及びＮＭＯＳト
ランジスタ５５のドレインに接続され、そしてその接続
ノード５３が差動増幅回路の出力端子になる。ＮＭＯＳ
トランジスタ５４，５５の共通ソースノード６７は、シ
ョートパルス信号φＳＰをゲートに受けるＮＭＯＳトラ
ンジスタ５６を通じて接地電圧Ｖｓｓへ接地される。
す。ＰＭＯＳトランジスタ５８及びＮＭＯＳトランジス
タ６１，６２により電源電圧Ｖｃｃに従う比較電圧Ｖｘ
が設定される。この比較電圧Ｖｘと基準電圧Ｖｒｅｆと
が、ＰＭＯＳトランジスタ５１，５２及びＮＭＯＳトラ
ンジスタ５４，５５，５６で構成される差動増幅回路の
差動入力となる。基準電圧Ｖｒｅｆをゲートに受けるＰ
ＭＯＳトランジスタ５１は、ソースに電源電圧Ｖｃｃを
供給され、ドレインがＮＭＯＳトランジスタ５５のゲー
ト及びＮＭＯＳトランジスタ５４のドレインに接続され
る。比較電圧Ｖｘをゲートに受けるＰＭＯＳトランジス
タ５２は、ソースに電源電圧Ｖｃｃを供給され、ドレイ
ンがＮＭＯＳトランジスタ５４のゲート及びＮＭＯＳト
ランジスタ５５のドレインに接続され、そしてその接続
ノード５３が差動増幅回路の出力端子になる。ＮＭＯＳ
トランジスタ５４，５５の共通ソースノード６７は、シ
ョートパルス信号φＳＰをゲートに受けるＮＭＯＳトラ
ンジスタ５６を通じて接地電圧Ｖｓｓへ接地される。
【００１７】比較電圧Ｖｘの設定されるノード５９は、
基準電圧Ｖｒｅｆをゲートに受けるＰＭＯＳトランジス
タ５８を通じて電源電圧Ｖｃｃを供給され、そして直列
接続されたＮＭＯＳトランジスタ６１，６２を通じて接
地電圧Ｖｓｓへ接地される。ＮＭＯＳトランジスタ６１
のゲートは基準電圧Ｖｒｅｆで制御され、ＮＭＯＳトラ
ンジスタ６２のゲートはショートパルス信号φＳＰで制
御される。差動増幅回路の出力ノード５３は、インバー
タ６３を通じてクロック制御形バッファ６４へ接続さ
れ、このクロック制御形バッファ６４の出力が、ラッチ
回路６５及びインバータ６６を通じて電源電圧感知信号
φＤＥＴとして出力される。クロック制御形バッファ６
４は、そのＮ形制御電極がショートパルス信号φＳＰに
より制御され、Ｐ形制御電極が、インバータ５７を通し
て得る反転ショートパルス信号バーφＳＰにより制御さ
れる。
基準電圧Ｖｒｅｆをゲートに受けるＰＭＯＳトランジス
タ５８を通じて電源電圧Ｖｃｃを供給され、そして直列
接続されたＮＭＯＳトランジスタ６１，６２を通じて接
地電圧Ｖｓｓへ接地される。ＮＭＯＳトランジスタ６１
のゲートは基準電圧Ｖｒｅｆで制御され、ＮＭＯＳトラ
ンジスタ６２のゲートはショートパルス信号φＳＰで制
御される。差動増幅回路の出力ノード５３は、インバー
タ６３を通じてクロック制御形バッファ６４へ接続さ
れ、このクロック制御形バッファ６４の出力が、ラッチ
回路６５及びインバータ６６を通じて電源電圧感知信号
φＤＥＴとして出力される。クロック制御形バッファ６
４は、そのＮ形制御電極がショートパルス信号φＳＰに
より制御され、Ｐ形制御電極が、インバータ５７を通し
て得る反転ショートパルス信号バーφＳＰにより制御さ
れる。
【００１８】図６に、プリチャージ回路６０の詳細を示
す。このプリチャージ回路６０は、直列インバータから
なるインバータチェーン６９、ＮＡＮＤゲート７１、及
びＰＭＯＳトランジスタ７２から構成される。ＮＡＮＤ
ゲート７１が、マスタ制御信号φＳ及びこのマスタ制御
信号φＳを反転遅延させるインバータチェーン６９の出
力を演算する結果、マスタ制御信号φＳの論理“ハイ”
遷移時に遅延時間に応じたパルスが生成される。これに
従ってＰＭＯＳトランジスタ７２が動作し、電源電圧Ｖ
ｃｃと電源電圧感知信号φＤＥＴとをつないでプリチャ
ージを行う。
す。このプリチャージ回路６０は、直列インバータから
なるインバータチェーン６９、ＮＡＮＤゲート７１、及
びＰＭＯＳトランジスタ７２から構成される。ＮＡＮＤ
ゲート７１が、マスタ制御信号φＳ及びこのマスタ制御
信号φＳを反転遅延させるインバータチェーン６９の出
力を演算する結果、マスタ制御信号φＳの論理“ハイ”
遷移時に遅延時間に応じたパルスが生成される。これに
従ってＰＭＯＳトランジスタ７２が動作し、電源電圧Ｖ
ｃｃと電源電圧感知信号φＤＥＴとをつないでプリチャ
ージを行う。
【００１９】図７に、クランプ回路１００の詳細を示
す。ＮＡＮＤゲート７５は、昇圧データ信号ＤＯＫと電
源電圧感知信号φＤＥＴとを受信する。このＮＡＮＤゲ
ート７５の出力は、直列接続されたインバータのインバ
ータチェーン７６を介し遅延され、スイッチ手段として
設けたＮＭＯＳトランジスタ７７（第１プルダウントラ
ンジスタ）のゲートへ印加される。このＮＭＯＳトラン
ジスタ７７が導通すると、クランプ制御ノード８３が接
地接続される。ＮＡＮＤゲート７８は、インバータ７４
により反転した昇圧データ信号ＤＯＫと電源電圧感知信
号φＤＥＴとを演算し、その出力がインバータ７９を通
じて伝達手段として設けたＮＭＯＳトランジスタ８１
（第１スイッチトランジスタ）のゲートへ印加される。
このＮＭＯＳトランジスタ８１が導通すると、初期昇圧
データ信号ＤＯＫＩがクランプ制御ノード８３へ伝送さ
れる。そしてクランプ制御ノード８３により、昇圧デー
タ信号ＤＯＫをソースに供給されるスイッチ用ＰＭＯＳ
トランジスタ８４（第２スイッチトランジスタ）が制御
される。
す。ＮＡＮＤゲート７５は、昇圧データ信号ＤＯＫと電
源電圧感知信号φＤＥＴとを受信する。このＮＡＮＤゲ
ート７５の出力は、直列接続されたインバータのインバ
ータチェーン７６を介し遅延され、スイッチ手段として
設けたＮＭＯＳトランジスタ７７（第１プルダウントラ
ンジスタ）のゲートへ印加される。このＮＭＯＳトラン
ジスタ７７が導通すると、クランプ制御ノード８３が接
地接続される。ＮＡＮＤゲート７８は、インバータ７４
により反転した昇圧データ信号ＤＯＫと電源電圧感知信
号φＤＥＴとを演算し、その出力がインバータ７９を通
じて伝達手段として設けたＮＭＯＳトランジスタ８１
（第１スイッチトランジスタ）のゲートへ印加される。
このＮＭＯＳトランジスタ８１が導通すると、初期昇圧
データ信号ＤＯＫＩがクランプ制御ノード８３へ伝送さ
れる。そしてクランプ制御ノード８３により、昇圧デー
タ信号ＤＯＫをソースに供給されるスイッチ用ＰＭＯＳ
トランジスタ８４（第２スイッチトランジスタ）が制御
される。
【００２０】ＰＭＯＳトランジスタ８４のドレイン側に
はノード８５が設けられ、このノード８５に、データ出
力回路１０から発生するプルダウン制御信号φＸをゲー
トに受けるプルダウン用のＮＭＯＳトランジスタ８６
（第２プルダウントランジスタ）、そして、ＮＭＯＳキ
ャパシタ８８が接続されている。
はノード８５が設けられ、このノード８５に、データ出
力回路１０から発生するプルダウン制御信号φＸをゲー
トに受けるプルダウン用のＮＭＯＳトランジスタ８６
（第２プルダウントランジスタ）、そして、ＮＭＯＳキ
ャパシタ８８が接続されている。
【００２１】図８には、この例のデータ出力バッファの
動作タイミングを示してある。
動作タイミングを示してある。
【００２２】データＤＯが論理“ロウ”、データバーＤ
Ｏが論理“ハイ”にある状態でデータ出力活性化信号φ
ＤＯＥが論理“ハイ”活性化されれば、図２Ａに示した
ＮＡＮＤゲート６の出力が論理“ロウ”レベルになり、
時点ｔ１で、出力プルダウン用ＮＭＯＳトランジスタ３
６のゲートに印加される反転昇圧データ信号バーＤＯＫ
が論理“ハイ”レベルになる。このとき、ＮＡＮＤゲー
ト２の出力を受けるノード３８（Ｖ３８）が論理“ハ
イ”レベルになるので、昇圧データ信号ＤＯＫは論理
“ロウ”レベルを維持する。従って、ＮＭＯＳトランジ
スタ３６の導通により、出力データＤＯＵＴは論理“ロ
ウ”で出力される。
Ｏが論理“ハイ”にある状態でデータ出力活性化信号φ
ＤＯＥが論理“ハイ”活性化されれば、図２Ａに示した
ＮＡＮＤゲート６の出力が論理“ロウ”レベルになり、
時点ｔ１で、出力プルダウン用ＮＭＯＳトランジスタ３
６のゲートに印加される反転昇圧データ信号バーＤＯＫ
が論理“ハイ”レベルになる。このとき、ＮＡＮＤゲー
ト２の出力を受けるノード３８（Ｖ３８）が論理“ハ
イ”レベルになるので、昇圧データ信号ＤＯＫは論理
“ロウ”レベルを維持する。従って、ＮＭＯＳトランジ
スタ３６の導通により、出力データＤＯＵＴは論理“ロ
ウ”で出力される。
【００２３】その後、時点ｔ２でデータＤＯが論理“ハ
イ”になると、ノード３８が論理“ハイ”から論理“ロ
ウ”レベルへ遷移し、更に、プルダウン制御信号φＸが
論理“ハイ”から論理“ロウ”レベルへ遷移する。ノー
ド３８の論理“ロウ”に従って、電源電圧Ｖｃｃレベル
にプリチャージされている初期昇圧データ信号ＤＯＫＩ
は、時点ｔ３でＮＭＯＳキャパシタ２４によりＶｃｃ＋
２Ｖｔｈの電圧へ昇圧される。そして、伝達用のＰＭＯ
Ｓトランジスタ２６がノード３８の論理“ロウ”で導通
するので、昇圧データ信号ＤＯＫは、初期昇圧データ信
号ＤＯＫＩに従うＶｃｃ＋２Ｖｔｈへ上昇する。
イ”になると、ノード３８が論理“ハイ”から論理“ロ
ウ”レベルへ遷移し、更に、プルダウン制御信号φＸが
論理“ハイ”から論理“ロウ”レベルへ遷移する。ノー
ド３８の論理“ロウ”に従って、電源電圧Ｖｃｃレベル
にプリチャージされている初期昇圧データ信号ＤＯＫＩ
は、時点ｔ３でＮＭＯＳキャパシタ２４によりＶｃｃ＋
２Ｖｔｈの電圧へ昇圧される。そして、伝達用のＰＭＯ
Ｓトランジスタ２６がノード３８の論理“ロウ”で導通
するので、昇圧データ信号ＤＯＫは、初期昇圧データ信
号ＤＯＫＩに従うＶｃｃ＋２Ｖｔｈへ上昇する。
【００２４】一方、プリチャージ回路６０では、マスタ
制御信号φＳの論理“ハイ”遷移に応答してＮＡＮＤゲ
ート７１から出力される論理“ロウ”パルスに従い、マ
スタ制御信号φＳの活性期間初期の短時間でＰＭＯＳト
ランジスタ７２が導通する。これにより電源電圧感知信
号φＤＥＴは、マスタ制御信号φＳの活性遷移時点から
データ信号ＤＯが論理“ハイ”レベルになる前までの間
に電源電圧Ｖｃｃレベルにプリチャージされる。これに
従って、有効なデータＤＯの発生前には、クランプ回路
１００内のクランプ制御ノード８３にＶｃｃ−Ｖｔｈが
設定され、不要な電流消費を抑えられる。
制御信号φＳの論理“ハイ”遷移に応答してＮＡＮＤゲ
ート７１から出力される論理“ロウ”パルスに従い、マ
スタ制御信号φＳの活性期間初期の短時間でＰＭＯＳト
ランジスタ７２が導通する。これにより電源電圧感知信
号φＤＥＴは、マスタ制御信号φＳの活性遷移時点から
データ信号ＤＯが論理“ハイ”レベルになる前までの間
に電源電圧Ｖｃｃレベルにプリチャージされる。これに
従って、有効なデータＤＯの発生前には、クランプ回路
１００内のクランプ制御ノード８３にＶｃｃ−Ｖｔｈが
設定され、不要な電流消費を抑えられる。
【００２５】また、電源電圧感知回路５０は、マスタ制
御信号φＳに従って発生したショートパルス信号φＳＰ
により活性化し、基準電圧Ｖｒｅｆよりも比較電圧Ｖｘ
が高い場合に、差動増幅回路の出力ノード５３に応じて
論理“ハイ”の電源電圧感知信号φＤＥＴをクランプ回
路１００へ提供する。もしも比較電圧Ｖｘが基準電圧Ｖ
ｒｅｆよりも低ければ、電源電圧感知信号φＤＥＴは論
理“ロウ”レベルで発生され、クランプ回路１００内の
ＮＡＮＤゲート７８の出力が固定される。
御信号φＳに従って発生したショートパルス信号φＳＰ
により活性化し、基準電圧Ｖｒｅｆよりも比較電圧Ｖｘ
が高い場合に、差動増幅回路の出力ノード５３に応じて
論理“ハイ”の電源電圧感知信号φＤＥＴをクランプ回
路１００へ提供する。もしも比較電圧Ｖｘが基準電圧Ｖ
ｒｅｆよりも低ければ、電源電圧感知信号φＤＥＴは論
理“ロウ”レベルで発生され、クランプ回路１００内の
ＮＡＮＤゲート７８の出力が固定される。
【００２６】クランプ回路１００においては、プルダウ
ン制御信号φＸが論理“ロウ”になるとプルダウン用の
ＮＭＯＳトランジスタ８６が非導通となり、昇圧された
論理“ハイ”レベルの昇圧データ信号ＤＯＫが入ってく
るとＮＭＯＳトランジスタ８１のゲートに論理“ロウ”
が提供されるので、初期昇圧データ信号ＤＯＫＩのクラ
ンプ制御ノード８３への伝達が阻止される。そして、昇
圧データ信号ＤＯＫの論理“ハイ”遷移開始からインバ
ータチェーン７６による遅延時間の後にＮＭＯＳトラン
ジスタ７７が導通すると、クランプ制御ノード８３に接
地レベルの論理“ロウ”が設定される。
ン制御信号φＸが論理“ロウ”になるとプルダウン用の
ＮＭＯＳトランジスタ８６が非導通となり、昇圧された
論理“ハイ”レベルの昇圧データ信号ＤＯＫが入ってく
るとＮＭＯＳトランジスタ８１のゲートに論理“ロウ”
が提供されるので、初期昇圧データ信号ＤＯＫＩのクラ
ンプ制御ノード８３への伝達が阻止される。そして、昇
圧データ信号ＤＯＫの論理“ハイ”遷移開始からインバ
ータチェーン７６による遅延時間の後にＮＭＯＳトラン
ジスタ７７が導通すると、クランプ制御ノード８３に接
地レベルの論理“ロウ”が設定される。
【００２７】このときに、ＮＭＯＳトランジスタ７７が
導通する前の段階において、昇圧データ信号ＤＯＫをキ
ャパシタ８８へ供給するＰＭＯＳトランジスタ８４のゲ
ートに対し、初期昇圧データ信号ＤＯＫＩを印加して制
御するようにしている。図２Ｂに示すように従来のクラ
ンプ回路７０では、インバータ１５の出力、即ち電源電
圧ＶｃｃのレベルでＰＭＯＳトランジスタ１７を制御し
ていたためにＰＭＯＳトランジスタ１７の先行導通とい
う不具合があったが、本実施形態によれば、昇圧データ
信号ＤＯＫと同レベル以上の初期昇圧データ信号ＤＯＫ
Ｉをもって制御するので、従来の不具合が解消される。
導通する前の段階において、昇圧データ信号ＤＯＫをキ
ャパシタ８８へ供給するＰＭＯＳトランジスタ８４のゲ
ートに対し、初期昇圧データ信号ＤＯＫＩを印加して制
御するようにしている。図２Ｂに示すように従来のクラ
ンプ回路７０では、インバータ１５の出力、即ち電源電
圧ＶｃｃのレベルでＰＭＯＳトランジスタ１７を制御し
ていたためにＰＭＯＳトランジスタ１７の先行導通とい
う不具合があったが、本実施形態によれば、昇圧データ
信号ＤＯＫと同レベル以上の初期昇圧データ信号ＤＯＫ
Ｉをもって制御するので、従来の不具合が解消される。
【００２８】論理“ロウ”レベルがクランプ制御ノード
８３に設定されると、クランプスイッチ用のＰＭＯＳト
ランジスタ８４が導通するので、そのチャネルを通じて
昇圧データ信号ＤＯＫの昇圧レベルを形成する電荷がＮ
ＭＯＳキャパシタ８８に充電される。ＮＭＯＳキャパシ
タ８８は、その前に、論理“ハイ”のプルダウン制御信
号φＸに応じるＮＭＯＳトランジスタ８６により十分に
放電された状態にあるので、ＰＭＯＳトランジスタ８４
の導通で昇圧データ信号ＤＯＫからの電荷により充電さ
れる。その結果、時点ｔ５で昇圧データ信号ＤＯＫに対
するクランプが実行される。
８３に設定されると、クランプスイッチ用のＰＭＯＳト
ランジスタ８４が導通するので、そのチャネルを通じて
昇圧データ信号ＤＯＫの昇圧レベルを形成する電荷がＮ
ＭＯＳキャパシタ８８に充電される。ＮＭＯＳキャパシ
タ８８は、その前に、論理“ハイ”のプルダウン制御信
号φＸに応じるＮＭＯＳトランジスタ８６により十分に
放電された状態にあるので、ＰＭＯＳトランジスタ８４
の導通で昇圧データ信号ＤＯＫからの電荷により充電さ
れる。その結果、時点ｔ５で昇圧データ信号ＤＯＫに対
するクランプが実行される。
【００２９】このように、昇圧データ信号ＤＯＫが所定
時間遅延後にクランプされるようにしてあるのは、昇圧
データ信号ＤＯＫのレベルに従う論理“ハイ”の出力デ
ータＤＯＵＴが十分に発生するまでの時間を確保するた
めである。従来のクランプ回路では、そのような遅延を
もたず直ちに昇圧データ信号ＤＯＫがクランプされてお
り、有効な出力データＤＯＵＴの十分なレベル確保が万
全でなったので、この不具合を解消するものである。
時間遅延後にクランプされるようにしてあるのは、昇圧
データ信号ＤＯＫのレベルに従う論理“ハイ”の出力デ
ータＤＯＵＴが十分に発生するまでの時間を確保するた
めである。従来のクランプ回路では、そのような遅延を
もたず直ちに昇圧データ信号ＤＯＫがクランプされてお
り、有効な出力データＤＯＵＴの十分なレベル確保が万
全でなったので、この不具合を解消するものである。
【００３０】昇圧データ信号ＤＯＫのクランプ後、時点
ｔ６でデータＤＯが論理“ハイ”から論理“ロウ”レベ
ルへ、データバーＤＯが論理“ロウ”から論理“ハイ”
レベルへ遷移すれば、ノード３８は論理“ロウ”から論
理“ハイ”レベルへ遷移し、またプルダウン制御信号φ
Ｘも論理“ロウ”から論理“ハイ”レベルへ遷移する。
そして、初期昇圧データ信号ＤＯＫＩは、論理“ハイ”
レベルになったノード３８により時点ｔ７で再びプリチ
ャージ電圧へ戻ることになる。更に、ＰＭＯＳトランジ
スタ２６がノード３８の論理“ハイ”に従って非導通状
態になり、ＮＭＯＳトランジスタ２６が導通するので、
昇圧データ信号ＤＯＫは論理“ロウ”レベルへ遷移す
る。一方、論理“ハイ”のデータバーＤＯに応じて反転
昇圧データ信号バーＤＯＫが時点ｔ８で論理“ハイ”レ
ベルになり、出力駆動用ＮＭＯＳトランジスタ３６が導
通して時点ｔ９で、論理“ロウ”の出力データＤＯＵＴ
が発生する。
ｔ６でデータＤＯが論理“ハイ”から論理“ロウ”レベ
ルへ、データバーＤＯが論理“ロウ”から論理“ハイ”
レベルへ遷移すれば、ノード３８は論理“ロウ”から論
理“ハイ”レベルへ遷移し、またプルダウン制御信号φ
Ｘも論理“ロウ”から論理“ハイ”レベルへ遷移する。
そして、初期昇圧データ信号ＤＯＫＩは、論理“ハイ”
レベルになったノード３８により時点ｔ７で再びプリチ
ャージ電圧へ戻ることになる。更に、ＰＭＯＳトランジ
スタ２６がノード３８の論理“ハイ”に従って非導通状
態になり、ＮＭＯＳトランジスタ２６が導通するので、
昇圧データ信号ＤＯＫは論理“ロウ”レベルへ遷移す
る。一方、論理“ハイ”のデータバーＤＯに応じて反転
昇圧データ信号バーＤＯＫが時点ｔ８で論理“ハイ”レ
ベルになり、出力駆動用ＮＭＯＳトランジスタ３６が導
通して時点ｔ９で、論理“ロウ”の出力データＤＯＵＴ
が発生する。
【００３１】このときにクランプ回路１００では、プル
ダウン制御信号φＸが論理“ハイ”レベルになるのでプ
ルダウン（キャパシタ放電）ＮＭＯＳトランジスタ８６
が導通し、ＮＭＯＳキャパシタ８８の放電が行われる。
またＮＭＯＳトランジスタ８１が、論理“ロウ”の昇圧
データ信号ＤＯＫに応じて導通状態になるので、プリチ
ャージレベルの初期昇圧データ信号ＤＯＫＩがクランプ
制御ノード８３へ伝達され、Ｖｃｃ−Ｖｔｈにプリチャ
ージされる。そして、昇圧データ信号ＤＯＫの論理“ロ
ウ”遷移によりＮＭＯＳトランジスタ７７は非導通とな
る。このクランプ制御ノード８３のプリチャージレベル
は、クランプスイッチとして機能するＰＭＯＳトランジ
スタ８４を、クランプ実行以外の期間で導通しないよう
に保つ役割をもつ。
ダウン制御信号φＸが論理“ハイ”レベルになるのでプ
ルダウン（キャパシタ放電）ＮＭＯＳトランジスタ８６
が導通し、ＮＭＯＳキャパシタ８８の放電が行われる。
またＮＭＯＳトランジスタ８１が、論理“ロウ”の昇圧
データ信号ＤＯＫに応じて導通状態になるので、プリチ
ャージレベルの初期昇圧データ信号ＤＯＫＩがクランプ
制御ノード８３へ伝達され、Ｖｃｃ−Ｖｔｈにプリチャ
ージされる。そして、昇圧データ信号ＤＯＫの論理“ロ
ウ”遷移によりＮＭＯＳトランジスタ７７は非導通とな
る。このクランプ制御ノード８３のプリチャージレベル
は、クランプスイッチとして機能するＰＭＯＳトランジ
スタ８４を、クランプ実行以外の期間で導通しないよう
に保つ役割をもつ。
【００３２】この後、データ出力動作の終了でデータ出
力活性化信号φＤＯＥが論理“ロウ”レベルに非活性化
されれば、時点ｔ１０で、出力データＤＯＵＴに対する
電源電圧Ｖｃｃレベルのプリチャージが実行される。
力活性化信号φＤＯＥが論理“ロウ”レベルに非活性化
されれば、時点ｔ１０で、出力データＤＯＵＴに対する
電源電圧Ｖｃｃレベルのプリチャージが実行される。
【００３３】このデータ出力バッファにおけるクランプ
動作は、電源電圧感知信号φＤＥＴが論理“ハイ”の場
合、即ち、電源電圧Ｖｃｃに従う比較電圧Ｖｘが基準電
圧Ｖｒｅｆより高い場合のみ遂行される。これは、電源
電圧Ｖｃｃが安定しており、対比用に設定された基準値
より高いレベルにあるときには、出力駆動側において電
源ノイズを抑制するために高電圧である昇圧データ信号
ＤＯＫのクランプ動作を実行することを意味している。
もし、比較電圧Ｖｘが基準電圧Ｖｒｅｆよりも低くなり
電源電圧感知信号φＤＥＴが論理“ロウ”で発生される
ことになると、これは即ち、電源電圧Ｖｃｃが不足する
不安定状態か或いは低レベルの電源電圧Ｖｃｃが使用さ
れていることになる。従ってこの場合には、クランプ回
路１００内のＮＭＯＳトランジスタ７７の非導通状態を
保ち、プリチャージ回路６０により電源電圧感知信号φ
ＤＥＴを一旦プリチャージした後のクランプ制御ノード
８３のレベルを保持することで、ＰＭＯＳトランジスタ
８４を非導通状態に維持し、クランプ動作を抑止する。
これにより不要な電流消費を抑えている。
動作は、電源電圧感知信号φＤＥＴが論理“ハイ”の場
合、即ち、電源電圧Ｖｃｃに従う比較電圧Ｖｘが基準電
圧Ｖｒｅｆより高い場合のみ遂行される。これは、電源
電圧Ｖｃｃが安定しており、対比用に設定された基準値
より高いレベルにあるときには、出力駆動側において電
源ノイズを抑制するために高電圧である昇圧データ信号
ＤＯＫのクランプ動作を実行することを意味している。
もし、比較電圧Ｖｘが基準電圧Ｖｒｅｆよりも低くなり
電源電圧感知信号φＤＥＴが論理“ロウ”で発生される
ことになると、これは即ち、電源電圧Ｖｃｃが不足する
不安定状態か或いは低レベルの電源電圧Ｖｃｃが使用さ
れていることになる。従ってこの場合には、クランプ回
路１００内のＮＭＯＳトランジスタ７７の非導通状態を
保ち、プリチャージ回路６０により電源電圧感知信号φ
ＤＥＴを一旦プリチャージした後のクランプ制御ノード
８３のレベルを保持することで、ＰＭＯＳトランジスタ
８４を非導通状態に維持し、クランプ動作を抑止する。
これにより不要な電流消費を抑えている。
【００３４】図９に示すグラフ（横軸：時間，縦軸：電
圧）において、電源電圧Ｖｃｃが十分に高い場合は、昇
圧データ信号ＤＯＫが電圧ＶＤＯＫＨにクランプされ、
このときの論理“ハイ”出力データＤＯＵＴは、そのク
ランプされた電圧ＶＤＯＵＴＨに従う電圧ＶＤＯＵＴＨ
で出力されている。一方、電源電圧Ｖｃｃが低い場合
は、昇圧データ信号ＤＯＫのクランプが行われずに電圧
ＶＤＯＫＬで出力され、論理“ハイ”出力データＤＯＵ
Ｔは、そのクランプされない電圧ＶＤＯＫＬに従う電圧
ＶＤＯＵＴＬで出力されている。
圧）において、電源電圧Ｖｃｃが十分に高い場合は、昇
圧データ信号ＤＯＫが電圧ＶＤＯＫＨにクランプされ、
このときの論理“ハイ”出力データＤＯＵＴは、そのク
ランプされた電圧ＶＤＯＵＴＨに従う電圧ＶＤＯＵＴＨ
で出力されている。一方、電源電圧Ｖｃｃが低い場合
は、昇圧データ信号ＤＯＫのクランプが行われずに電圧
ＶＤＯＫＬで出力され、論理“ハイ”出力データＤＯＵ
Ｔは、そのクランプされない電圧ＶＤＯＫＬに従う電圧
ＶＤＯＵＴＬで出力されている。
【００３５】本発明が上記実施形態に限定されないのは
勿論で、本発明の技術的思想を用いてその他にも各種形
態が実施可能である。例えば、電源電圧低下時に対処す
る構成は必要に応じて設ければよく、即ち、昇圧データ
信号ＤＯＫを、インバータを介してトランジスタ８１の
ゲートへ印加すると共に遅延回路を介してトランジスタ
７７のゲートへ印加するだけでも、ＰＭＯＳトランジス
タ８４の先行導通という不具合は十分防げる。
勿論で、本発明の技術的思想を用いてその他にも各種形
態が実施可能である。例えば、電源電圧低下時に対処す
る構成は必要に応じて設ければよく、即ち、昇圧データ
信号ＤＯＫを、インバータを介してトランジスタ８１の
ゲートへ印加すると共に遅延回路を介してトランジスタ
７７のゲートへ印加するだけでも、ＰＭＯＳトランジス
タ８４の先行導通という不具合は十分防げる。
【００３６】
【発明の効果】本発明のデータ出力バッファによれば、
低電源電圧を使用する場合でも安定した論理“ハイ”デ
ータが出力される。また、電源電圧の状態によって適切
にクランプ動作を制御するので、データ出力バッファに
おける不要な消費電流を減らすことができる。従って、
出力データの十分な電圧利得と必要に応じた適切な消費
電流の実現により、安定したデータ出力特性を得られる
という長所がある。
低電源電圧を使用する場合でも安定した論理“ハイ”デ
ータが出力される。また、電源電圧の状態によって適切
にクランプ動作を制御するので、データ出力バッファに
おける不要な消費電流を減らすことができる。従って、
出力データの十分な電圧利得と必要に応じた適切な消費
電流の実現により、安定したデータ出力特性を得られる
という長所がある。
【図１】従来のクランプ機能付データ出力バッファの構
成を示すブロック図。
成を示すブロック図。
【図２】図１に示したデータ出力回路１０及びクランプ
回路７０の回路図。
回路７０の回路図。
【図３】本発明によるクランプ機能付データ出力バッフ
ァの構成を示すブロック図。
ァの構成を示すブロック図。
【図４】図３に示したパルス発生回路４０の回路図。
【図５】図３に示した電源電圧感知回路５０の回路図。
【図６】図３に示したプリチャージ回路６０の回路図。
【図７】図３に示したクランプ回路１００の回路図。
【図８】本発明によるデータ出力バッファの動作タイミ
ングを示す信号波形図。
ングを示す信号波形図。
【図９】本発明によるデータ出力バッファの出力特性を
示すグラフ。
示すグラフ。
１０ データ出力回路 ４０ パルス発生回路 ５０ 電源電圧感知回路 ６０ プリチャージ回路 ７０，１００ クランプ回路 φＳ マスタ制御信号 φＳＰ ショートパルス信号 バーφＳＰ 反転ショートパルス信号 φＤＥＴ 電源電圧感知信号 φＸ プルダウン制御信号 ＤＯＫＩ 初期昇圧データ信号 ＤＯＫ 昇圧データ信号 バーＤＯＫ 反転昇圧データ信号 ＤＯ データ バーＤＯ 反転データ φＤＯＥ データ出力活性化信号 ＤＯＵＴ 出力データ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/417 G11C 11/409 H03K 19/0175
Claims (6)
- 【請求項１】 論理ハイデータ入力及びデータ出力活性
化信号の活性遷移に応じて昇圧ノードを昇圧し、該昇圧
ノードの昇圧電圧を伝達用トランジスタを介し昇圧デー
タ信号として出力駆動トランジスタの制御電極へ伝える
データ出力回路と、前記昇圧データ信号をＰＭＯＳトラ
ンジスタを介しキャパシタへ伝えてクランプするクラン
プ回路と、を備えたデータ出力バッファにおいて、 前記昇圧データ信号に従ってオンオフし、オンのときに
前記昇圧ノードの電圧を前記ＰＭＯＳトランジスタのゲ
ート電極へ伝える伝達手段と、前記昇圧データ信号を遅
延させた信号で制御され、前記伝達手段のオフ後に前記
昇圧データ信号の遅延時間分遅れてオンし、前記ＰＭＯ
Ｓトランジスタのゲート電極を接地させるスイッチ手段
と、をクランプ回路に設けたことを特徴とするデータ出
力バッファ。 - 【請求項２】 クランプ回路は、昇圧データ信号をキャ
パシタへ伝送するＰＭＯＳトランジスタと、前記昇圧デ
ータ信号に従ってオンオフし、データ出力回路の昇圧ノ
ードを前記ＰＭＯＳトランジスタのゲート電極へ接続す
る伝達手段の第１スイッチトランジスタと、遅延回路を
通した前記昇圧データ信号に従ってオンオフし、前記Ｐ
ＭＯＳトランジスタのゲート電極を接地させるスイッチ
手段の第１プルダウントランジスタと、論理ハイデータ
入力及びデータ出力活性化信号の活性遷移に応じて発生
されるプルダウン制御信号に従いオンオフし、前記ＰＭ
ＯＳトランジスタとキャパシタとの接続点を接地させる
第２プルダウントランジスタと、を備えてなる請求項１
記載のデータ出力バッファ。 - 【請求項３】 電源電圧の電圧レベルを感知して電源電
圧感知信号を発生する電源電圧感知回路を更に備え、該
電源電圧感知信号によりクランプ回路の伝達手段及びス
イッチ手段を制御するようにして、電源電圧が所定のレ
ベルより低くなる場合にはクランプ動作を抑止するよう
にした請求項１又は請求項２記載のデータ出力バッフ
ァ。 - 【請求項４】 ローアドレスストローブ信号により発生
する信号に応じてパルス信号を発生するパルス発生回路
を更に備え、該パルス信号に従い電源電圧感知回路が動
作して電源電圧感知信号を発生するようにした請求項３
記載のデータ出力バッファ。 - 【請求項５】 ローアドレスストローブ信号により発生
する信号に応じて所定の期間に電源電圧感知信号のプリ
チャージを行うプリチャージ回路を更に備える請求項３
又は請求項４記載のデータ出力バッファ。 - 【請求項６】 論理ハイデータ入力がある前にデータ出
力回路の昇圧ノードが電源電圧レベルにプリチャージさ
れる請求項１〜５のいずれか１項に記載のデータ出力バ
ッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013269A KR0135323B1 (ko) | 1995-05-25 | 1995-05-25 | 클램프기능을 가지는 데이타 출력버퍼 |
| KR1995P13269 | 1995-05-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335395A JPH08335395A (ja) | 1996-12-17 |
| JP2908755B2 true JP2908755B2 (ja) | 1999-06-21 |
Family
ID=19415404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8132020A Expired - Fee Related JP2908755B2 (ja) | 1995-05-25 | 1996-05-27 | クランプ機能を有するデータ出力バッファ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5638328A (ja) |
| JP (1) | JP2908755B2 (ja) |
| KR (1) | KR0135323B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275088B1 (en) * | 1997-09-30 | 2001-08-14 | Intel Corporation | Method and apparatus for dynamic impedance clamping of a digital signal delivered over a transmission line |
| US5994919A (en) * | 1997-09-30 | 1999-11-30 | Intel Corporation | Method and apparatus for reducing ringing of a digital signal delivered over a transmission line |
| JP3248482B2 (ja) * | 1998-03-13 | 2002-01-21 | 日本電気株式会社 | 半導体記憶装置 |
| US6275421B1 (en) * | 2000-04-25 | 2001-08-14 | Advanced Micro Devices, Inc | Chip enable input buffer |
| US6292405B1 (en) * | 2000-08-11 | 2001-09-18 | Stmicroelectronics S.R.L. | Data output buffer with precharge |
| KR100930384B1 (ko) * | 2007-06-25 | 2009-12-08 | 주식회사 하이닉스반도체 | 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치 |
| JP7422083B2 (ja) * | 2018-10-24 | 2024-01-25 | ソニーセミコンダクタソリューションズ株式会社 | 半導体回路および半導体システム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930003929B1 (ko) * | 1990-08-09 | 1993-05-15 | 삼성전자 주식회사 | 데이타 출력버퍼 |
| KR940005509B1 (ko) * | 1992-02-14 | 1994-06-20 | 삼성전자 주식회사 | 승압단속회로및이를구비하는출력버퍼회로 |
| US5469385A (en) * | 1993-05-11 | 1995-11-21 | Texas Instruments Incorporated | Output buffer with boost from voltage supplies |
-
1995
- 1995-05-25 KR KR1019950013269A patent/KR0135323B1/ko not_active IP Right Cessation
-
1996
- 1996-05-17 US US08/649,106 patent/US5638328A/en not_active Expired - Fee Related
- 1996-05-27 JP JP8132020A patent/JP2908755B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0135323B1 (ko) | 1998-05-15 |
| JPH08335395A (ja) | 1996-12-17 |
| KR960043523A (ko) | 1996-12-23 |
| US5638328A (en) | 1997-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930003929B1 (ko) | 데이타 출력버퍼 | |
| JP2543170B2 (ja) | 半導体装置におけるデ―タ出力バッファ―回路 | |
| US4449066A (en) | Buffer circuit for generating output signals having short recovery time | |
| US4000413A (en) | Mos-ram | |
| GB2307317A (en) | Internal voltage booster for a semiconductor memory device | |
| US5268600A (en) | Boosting clamping circuit and output buffer circuit using the same | |
| US5729172A (en) | Booster circuit capable of suppressing fluctuations in the boosted voltage | |
| JP3032962B2 (ja) | 出力バッファ回路 | |
| JP2908755B2 (ja) | クランプ機能を有するデータ出力バッファ | |
| JPH06318395A (ja) | 集積回路用出力バッファー回路 | |
| US5708607A (en) | Data read circuit of a memory | |
| JPH04287418A (ja) | 半導体集積回路 | |
| JPH08235861A (ja) | 半導体メモリ装置のビット線感知回路 | |
| KR960000894B1 (ko) | 반도체 메모리 장치의 전원전압 감지회로 | |
| JP3783889B2 (ja) | ビットラインプリチャージ回路 | |
| KR0134025B1 (ko) | 자동증폭회로 | |
| JP3768666B2 (ja) | 半導体メモリ装置のデータ出力バッファ | |
| KR940004516B1 (ko) | 반도체 메모리의 고속 센싱장치 | |
| JP3762830B2 (ja) | クロック・スキュー効果を最小にしたセンス・アンプ及びこれの駆動方法 | |
| JP2928739B2 (ja) | パルス発生器 | |
| JPH07101556B2 (ja) | メモリバスのプリチャージ回路 | |
| JP3899472B2 (ja) | プリセット機能を持つ出力バッファ回路 | |
| JP3224712B2 (ja) | 論理＆レベル変換回路及び半導体装置 | |
| JP3279717B2 (ja) | バス入力インタフェース回路 | |
| KR0140126B1 (ko) | 고주파 동작용 데이타 출력버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |