JPH02139958A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、２電源を必要とする半導体集積回路装置に関
し、特に、Ｐ型基板を使用した電源切換回路を含む半導
体集積回路装置に関する。

［従来の技術］ 従来の２電源を必要とするＰ型基板を使用した電源切換
回路を含む半導体集積回路装置の一つとして、ＥＦＲＯ
Ｍ　（消去およびプログラム可能リードオンリーメモリ
）装置がある。

第３図は前記ＥＦＲＯＭ装置の電源切換回路の回路図で
ある。図を参照して、この回路は、メモリに対する書込
を行なうための高電位を供給するための高電位用電圧源
１と、メモリからの続出を行なうための低電位を供給す
るための低電位用電圧源２と、電圧源１または２からメ
モリを書込または続出状態とするための電位を出力する
出力端子３と、読出状態と書込状態を切換えるための切
換信号を入力する切換信号端子４と、前記電圧源１と２
の間に設けられるＰチャネルＭＯＳ）ランジスタ５と６
の直列接続とを含み、さらに、前記切換信号を反転する
ためのインバータ８とを含む。

切換信号端子４は、インバータ８の入力端とトランジス
タ６のゲートに接続され、インバータ８の出力端はトラ
ンジスタ５のゲートに接続される。

さらに、出力端子３はトランジスタ５と６との接続点に
接続される。

以下、動作について説明する。

続出状態の場合、電圧源１および２は共に低電位レベル
（たとえば５Ｖ）に設定され、切換信号端子４に読出信
号の電位レベル“Ｌｏが与えられる。これをそのゲート
に受けたトランジスタ６がＯＮとなり、インバータ８に
よって反転された読出信号“Ｌ“の反転信号“Ｈ″をそ
のゲートに受けたトランジスタ５はＯＦＦとなる。した
がって、出力端子３からは、電圧源２の電位レベルが出
力され、メモリを読出状態とする。次に、書込状態の場
合、電圧源１は高電位レベル（たとえば１２゜５ｖ）、
電圧源２は低電位レベル（たとえば６Ｖ）に設定され、
切換信号端子４に書込信号の電位レベル″Ｈ２が与えら
れる。そのため、インバータ８によって前記書込信号“
Ｈ”の反転信号“Ｌ”をそのゲートに受けたトランジス
タ５がＯＮとなり、切換信号端子４に与えられた書込信
号“Ｈ＃をそのゲートに受けたトランジスタ６はＯＦＦ
となる。したがって、出力端子３からは電圧源１の電位
レベルが出力され、メモリを書込状態とする。

第４図は、第３図で示した回路が形成された半導体基板
の断面図である。図を参照して、Ｐ型基板１５上にはト
ランジスタ５および６のバックゲートであるＮウェル１
４が形成され、さらにＮウェル１４上にはトランジスタ
５および６のそれぞれのソースであるＰ＋領域１６ｃお
よび１６ａと、前記２個のトランジスタの共通のドレイ
ンであるＰ＋領域１６ｂが形成される。さらに、Ｐ＋領
域１６ｂと１６ｃとの間のＮウェル１４上には、トラン
ジスタ５のゲート１３ｂが形成され、Ｐ＋領域１６ａと
１６ｂとの間のＮウェル１４上にはトランジスタ６のゲ
ート１３ａが形成される。なお、電圧源１および２はそ
れぞれＰ＋領域１６ａと１６ａとに接続され、出力端子
３はＰ＋領域１６ｂに接続され、切換信号端子４はゲー
ト１３ａとインバータ８の入力端に接続される。さらに
、インバータ８からの出力端はゲート１３ｂに接続され
る。

したがって、続出状態の場合にはＰ＋領域１６ａと１６
ｂとの間のＮウェル１４に生じたチャネルにより電圧源
２の低電位レベルがＰ＋領域１６ｂに伝達され、出力端
子３に出力される。また、書込状態の場合には、Ｐ＋領
域１６ｂと１６ｃとの間のＮウェルに生じたチャネルに
より電圧源１の高電位レベルがＰ＋領域１６ａからＰ＋
領域１６ｂに伝達され、出力端子３に出力される。この
ように、出力端子３への電位供給はＮウェル１４への電
位供給によって得られる。ところが、実際には、電圧源
１および２からのＮウェル１４への電位供給はＰ＋領域
を介して間接的に行なわれる。

これは、低電位用電圧源２の電位が高電位用電圧源１よ
りも高くなった場合を考慮したためである。

先に述べたように、回路動作時は読出および書込状態で
は高電位用電圧源１の電位は低電位用電圧源２の電位以
上である。ところが、これら２個の電圧源にそれぞれの
電位を供給したとき、それぞれの電位の立上がりの速さ
の差などにより、両方の電圧源の電位が立上がり切るま
でに低電位用電圧源２の電位が高電位用電圧源１の電位
を上回る時間が生じる場合がある。このような場合、高
電位用電圧源１を直接Ｎウェル１４に接続していると次
のような問題が生じる。

すなわち、低電位用電圧源２から電位を供給されている
Ｐ＋領域１６ａと、高電位用電圧源１から電位を供給さ
れているＮウェル１４とのＰＮ接合に順方向電圧を印加
したことになり、Ｐ十領域１６ａからＮウェル１４を通
って高電位用電圧源１に流れる電流が生じてしまう。こ
のような問題を回避するために、Ｎウェル１４への電位
供給はＰ＋領域を介して間接的に行なっている。

［発明が解決しようとする課題］ 従来の２電源を必要とする半導体集積回路装置の電源切
換回路は以上のように構成されていたため、Ｎウェル１
４は直接にはどこにも接続されていなかった。そのため
、以下のような課題があった。

第３図と第４図とで示される電源切換回路において書込
状態から続出状態となった場合について説明する。書込
状態においては、電圧源１が高電位（たとえば１２．５
Ｖ）、電圧源２が低電位（たとえば６Ｖ）となっており
、出力端子３には、電圧源１の電位レベルがＰ＋領域１
６ｂと１６ｃの間のＮウェル１４に生じたチャネルによ
って伝達されている。したがってＮウェル１４の電位は
電圧源１の電位と同程度の高電位となる。続いて、読出
状態となると、電圧源１および２の電位が下降し、同電
位（たとえば５Ｖ）となり、出力端子３には電圧源２の
電位がＰ＋領域１６ａと１６ｂとの間のＮウェル１４に
生じたチャネルによって伝達される。このとき、電圧源
１が接続されているＰ＋領域１６ｃの電位は電圧源１の
電位降下に伴なって下降するが、Ｎウェル１４はどこに
も接続されていないため、その電位は即座に降下せず、
長時間高電位の状態が保持されている。したがって、回
路の状態が書込状態から読出状態となった場合にはＰ＋
領域１６ａおよび１６ｂの電位に対してＮウェル１４の
電位が著しく高電位となっており、回路内に不安定な電
位バランスが生じてしまう。本来、Ｎウェル１４の電位
はトランジスタ５または６のソースであるＰ＋領域１６
ｃまたは１６ａと同電位となっていることが望ましく、
このような回路内の電位バランスの不安定さは、この電
源切換回路を含む半導体集積回路装置に対して種々のト
ラブルを誘発する原因となる。

なお、読出状態から書込状態となった場合については以
下のとおりである。

読出状態においては電圧源ｌおよび２が共に低電位（た
とえば５Ｖ）であり、電圧源２の電位レベルがＰ＋領域
１６ａと１６ｂの間のＮウェル１４に生じたチャネルに
よって出力端子３に伝達されている。したがってＮウェ
ル１４の電位も電圧源２とほぼ同程度の低電位となって
いる。続いて、書込状態となると、電圧源１と２の電位
が上昇し、電圧源１は高電位（たとえば１２．５Ｖ）と
なり、電圧源２は低電位（たとえば６Ｖ）となる。そし
て電圧源１の高電位レベルがＰ＋領域１６ｂと１６ｃの
間のＮウェル１４に生じたチャネルによって出力端子３
に伝達される。この場合、Ｎウェル１４の電位は読出時
の低電位状態から読出時に供給された電圧源ｌの電位に
よって高電位となっている。したがって、トランジスタ
５および６の共通のドレインであるＰ＋領域１６ｂの電
位とＮウェル１４の電位は、読出時および書込時共にほ
ぼ同電位となっており、回路の電位バランスに問題はな
い。

本発明の目的は上記のような、Ｎウェル参４の不可逆的
な高電位化によって回路内の電位に不安定さが生じるこ
とを抑制し、好ましい電位バランスを維持できる、２電
源を必要とする電源切換回路を含む半導体集積回路装置
を提供することである。

［課題を解決するための手段］ 上記のような問題を解決するために、本発明にかかる２
電源を必要とする半導体集積回路装置には、Ｎチャネル
ＭＯＳトランジスタを用い、前記半導体集積回路装置の
Ｐ型基板を使用した前記２電源の電源切換回路部内に形
成された２個のＰチャネルトランジスタのバックゲート
である前記Ｐ型基板中に形成されたＮウェルと接地との
間に、前記ＮチャネルＭＯＳ）ランジスタを接続した。

さらに、前記２電源のうちの高電位側の電源の電位が低
電位側の電源の電位と同電位に下降したとき、その変位
を検知し、前記ＮチャネルＭＯＳ）ランジスタを一時的
に導通させるワンショットパルスを発生する手段を前記
ＮチャネルＭＯＳ）ランジスタのゲートに接続した。

［作用］ 本発明にかかる、２電源を必要とする半導体集積回路装
置のＰ型基板を使用した電源切換回路は上記のように構
成されているため、以下のような作用がある。

前記２電源のうちの高電位用電圧源の電位が他方の低電
位用電圧源の電位と同電位に下降した場合、これを検知
し前記Ｎチ°ヤネルＭＯＳトランジスタを導通させるた
めのワンショットパルスを与える回路が動作し、前記Ｎ
チャネルＭＯＳ）ランジスタが導通し、上記Ｎウェルか
ら上記接地へと電流が流れる。このため、前記Ｎウェル
の電位も前記高電位用電圧源の電位とともに下降するこ
とになり、回路内の電位バランスが保持される。

したがって、従来のような回路内の電位バランスの不安
定さによって生じる種々のトラブルを防止でき、前記電
源切換回路を含む半導体集積回路装置の安定した動作が
得られる。

［実施例］ 第１図は本発明にかかる、２電源を必要とする半導体集
積回路装置の一実施例である、ＥＦＲＯＭ装置のＰ型基
板を使用した電源切換回路の回路図である。図を参照し
て、この回路は、高電位用電圧源１および低電位用電圧
源２と、出力端子３と、切換信号端子４と、電圧源１と
２との間に設けられるＰチャネルＭＯＳトランジスタ５
と６の直列接続とを含む。さらに、この回路は、インバ
ータ８と、２人力型位変化検知回路９と、接地１１と、
トランジスタ５と６のバックゲートライン７と接地１１
との間に設けられるＮチャネルＭＯＳトランジスタ１０
と、抵抗１２の直列接続とを含む。なお、切換信号端子
４はインバータ８の入力端とトランジスタ６のゲートに
接続され、インバータ８の出力端はトランジスタ５のゲ
ートに接続される。電位検知回路９の２入力端のうちの
一方の入力端は電圧源１に接続され、他方の入力端は電
圧源２に接続される。さらに、電位変化検知回路９の出
力端は、トランジスタ１０のゲートに接続され、電圧源
１の電位が電圧源２の電位と同電位に下降したとき、こ
れを検知しトランジスタ１０を導通させるためのワンシ
ョットパルスをトランジスタ１０のゲートに与える。さ
らに、出力端子３はトランジスタ５と６の接続点に接続
される。

トランジスタ５および６の動作については従来と同様で
ある。

第２図（ａ）は、第１図に示される回路が形成された半
導体基板の断面図である。図を参照して、Ｐ型基板１５
上に従来と同様にＮウェル１４を形成し、Ｎウェル１４
上にはトランジスタ５および６のそれぞれのソースであ
るＰ＋領域１６ｃおよび１６ｍと、前記２個のトランジ
スタの共通のドレインであるＰ＋領域１６’ｂが形成さ
れる。さらに、Ｎウェル１４上には従来と異なりＮ＋領
域１７Ｃが形成され、Ｎウェル１４が形成されないＰ型
基板１５上には、ＮチャネルＭＯＳトランジスタ１０の
ドレインおよびソースであるＮ＋領域１７ａおよび１７
ｂと、接地としてのＰ＋領域１８が形成される。さらに
、Ｐ＋領域１６ｃと１６ｂの間のＮウェル１４上には、
トランジスタ６のゲート１３ａが形成され、Ｐ＋領域１
６ｂと１６ｃの間のＮウェル１４上には、トランジスタ
５のゲート１３ｂが形成され、Ｎ十領域１７ａと１７ｂ
の間のＰ型基板上には、トランジスタ１０のゲート１３
Ｃが形成される。なお、低電位用電圧源２はＰ＋領域１
６ｃに接続され、高電位用電圧源１はＰ＋領域１６ｃに
接続され、出力端子３はＰ＋領域１６ｂに接続される。

さらに、切換信号端子４はトランジスタ６のゲート１３
ａとインバータ８の入力端に接続され、インバータ８の
出力端はトランジスタ５のゲート１３ｂに接続される。

さらに、従来と異なり、Ｎ＋領域１７ｃと１７ａは抵抗
１２を介して接続され、Ｎ＋領域１７ｂとＰ＋領域１８
も互いに接続され、電位検知回路９からの出力端はトラ
ンジスタ１０のゲート１３Ｃに接続される。なお、電位
検知回路９の一方の入力端は高電位用電圧源１に接続さ
れ、他方の入力端は低電位用電圧源２に接続される。

以下、回路の状態が書込状態から読出状態となった場合
について説明する。従来と同様に、書込状態では、電圧
源１が高電位（たとえば１２．５ｖ）、電圧源２が低電
位（たとえば６Ｖ）となり、切換信号端子４には電位レ
ベル“Ｈ＃が与えられている。したがって、Ｎウェル１
４の電位も電圧源１の電位と同程度の高電位（たとえば
１２．５Ｖ）となる。続いて、続出状態となると、電圧
源１と２の電位が同電位に下降し続出に必要な低電位（
たとえば５Ｖ）となる。このとき、電圧源１および２が
接続されている電位検知回路９が電圧源１の電位降下を
感知して動作し、トランジスタ１０のゲート１３ｃにワ
ンショットパルスを与える。これによって、トランジス
タ１０が導通し、Ｐ÷領域１７ａと１７ｂの間にチャネ
ルができる。

よって、高電位状態となっていたＮウェル１４上のＰ＋
領域（トランジスタ５および６のバックゲートと等価）
から抵抗１２を通って、接地であるＰ十領域１８に電流
が流れ、Ｎウェル１４の電位は下降する。したがって、
書込状態から読出状態に移った場合でも、Ｎウェル１４
の電位は従来のようにトランジスタ５および６の共通の
ドレインであるＰ＋領域１６ｂに対して著しい高電位と
なることはない。したがって、以後の回路動作において
Ｎウェル１４には電圧源１および２の電位レベルがその
まま供給される。

第２図（ｂ）は、上記のような回路動作を可能にする電
位検知回路９の回路構成の一例を示す回路図である。図
を参照して、この回路は、電圧源１と、接地１１との間
に設けられるインバータ２１と、インバータ２２と、キ
ャパシタンス２３と、２人力ＮＯＲゲート２４とを含む
。インバータ２１の出力はインバータ２２の入力端にノ
ードｎ２で接続され、ノードｎ２はＮＯＲゲート２４の
一方の入力端に接続される。さらに、インバータ２２の
出力端とＮＯＲゲート２４の他方の入力端とはノードｎ
３で接続される。さらに、ノードｎ３と接地１１との間
にはキャパシタンス２３が設けられる。また、インバー
タ２１の入力端は電圧源２に接続され、ＮＯＲゲート２
４の出力端はノードｎ１に接続される。

以下、この回路の動作について第２図（Ｃ）を参照しな
がら説明する。第２図（ｃ）は電圧源１、ノードｎ１、
ノードｎ２、およびノードｎ３の各々における電位波形
を示す図である。図において、横軸は時間ｔ１縦軸は電
位である。

まず、書込状態においては、電圧源２の低電位（たとえ
ば６Ｖ）に対して、電圧源１が高電位（たとえば１２．
５Ｖ）となる。このため、トランジスタ１９のゲートに
電位レベル“Ｌ“が与えられたことになりトランジスタ
１９はＯＮ状態となる。したがって、インバータ２１か
らの出力、すなわち、ノードｎ２の電位は電圧源１の電
位によって立上がる。続いて、書込状態から読出状態と
なると、電圧源１の電位が電圧源２の電位程度に降下す
る。このため、トランジスタ１９のゲートに電位レベル
’Ｌ”が与えられたことになり、トランジスタ１９がＯ
ＦＦ状態となる。したがって、インバータ２１からの出
力、すなわち、ノードｎ２の電位は接地１１の電位によ
って立下がる。

したがって、書込状態と続出状態の電圧源１の電位変化
による、電圧源１の電位波形とノードｎ２の電位波形は
図で示すように同時に立上がり立下がる。

次に、ノードｎ３の電位はノードｎ２の電位がインバー
タ２２によって反転されたものである。

したがって、ノードｎ３の電位はノードｎ２の電位波形
を反転させたものになる。しかし、ここでノードｎ３に
はキャパシタンス２３が接続されているため、ノードｎ
３の電位はゆっくりと立下がり、図で示すような波形を
示す。

次に、ノードｎ１の電位はノードｎ２およびノードｎ３
の電位が入力されるＮＯＲゲート２４からの出力である
。したがって、ノードｎ２およびｎ３の電位レベルがと
もに“Ｌ″である場合に限り、ノードｎ１の電位レベル
は′Ｈ”となる。よって、ノードｎ１の電位波形は図に
示すようなワンショットパルスとなる。

以上のように、電圧源１の電位変動は、それに応じたワ
ンショットパルスに変換されノードｎ１、すなわち、第
２図（ａ）のトランジスタ１０のゲートに与えられる。

これによってトランジスタ１０が導通する。

また、トランジスタ１０が導通することによってＮウェ
ル１４から流れる電流は電位検知回路９がトランジスタ
１０のゲートに与えるパルス長さや抵抗１２によって可
変であり、回路システム上問題とならないよう最適化で
きる。

なお、読出状態から書込状態となった場合については電
圧源１の電位は下降しないため電位検知回路９が動作し
ない。したがって、トランジスタ１０も動作せず、従来
と同様の回路動作によって、Ｎウェル１４の電位による
回路の電位バランスの不安定さは生じない。

［発明の効果］ 本発明にかかる、２電源を必要とする半導体集積回路装
置の電源切換回路は以上のように構成されているため、
前記２電源のうちの高電位側の電源電位が低電位側の電
源電位と同電位に下降した場合、それに伴なって高電位
側の電源電位と同程度となっていたＮウェルの電位も共
に下降する。

したがって、従来懸念されたＮウェルの電位の不可逆的
高電位化による回路内の電位バランスの不安定さに起因
する前記電源切換回路を含む半導体集積回路装置の種々
のトラブル発生を解消することができる。結果として、
安定した動作の半導体集積回路装置を得ることができる
。

【図面の簡単な説明】

第１図は、本発明にかかる半導体集積回路装置の一実施
例の１１源切換回路を示す回路図、第２図（ａ）は、第
１図で示した回路が形成された半導体基板の断面図、第
２図（ｂ）は第１図および第２図（ａ）の電位検知回路
９の一例を示す回路図、第２図（Ｃ）は第２図（ｂ）の
回路の回路動作を説明するための波形図、第３図は、従
来の半導体集積回路装置の一例の電源切換回路の回路図
、第４図は、第３図で示した回路が形成された半導体基
板の断面図である。 図において、１は高電位用電圧源、２は低電位用電圧源
、３は出力端子、４は切換信号端子、５および６は共に
ＰチャネルＭＯＳ）ランジスタ、７はバックゲートライ
ン、９は電位検知回路、１０はＮチャネルＭＯ９）ラン
ジスタ、１１は接地、１２は抵抗である。さらに、１３
　ａ　＊　　１３　ｂ　＃　および１３ｃはそれぞれト
ランジスタ６．５．および１０のゲート、１４はＮウェ
ル、１５はＰ型基板、１６ｂはトランジスタ５と６の共
通のドレインであるＰ＋領域、１６ａと１６ｃはそれぞ
れトランジスタ６と５のソースであるＰ＋領域、１７ａ
と１７ｂはそれぞれトランジスタ１０のドレインとソー
スであるＮ÷領領域１７ｃはトランジスタ１０のゲート
、１８は接地のためのＰ＋領域、１９はＰチャネルＭＯ
５）ランジスタ、２０はＮチャネルＭＯＳトランジスタ
、２１および２２はインバータ、２３はキャパシタンス
、２４はＮＯＲゲートである。 なお、図中、同一符号は同一または相当部分を示す。 、￥、ｌり

Claims (1)

1. 【特許請求の範囲】 第１および第２の電源を有し、かつＰ型基板を使用した
   半導体集積回路装置であつて、 前記第１および第２の電源の間に直列に接続され、かつ
   前記Ｐ型基板中のＮウェル上に形成される、第１および
   第２の、Ｐチャネルを有するＭＯＳ型半導体素子と、 前記第１および第２の半導体素子の直列接続点に接続さ
   れる出力端と、 前記第１および第２の半導体素子に相反する信号をそれ
   ぞれ付与し、いずれか一方を導通させて、前記出力端に
   導出される電源電位を切換える手段と、 前記Ｐ型基板上に形成される第３の、Ｎチャネルを有す
   るＭＯＳ型半導体素子とを備え、 前記第３の半導体素子は、前記Ｎウェルに接続される第
   １のＮ型領域と、接地される第２のＮ型領域と、導通制
   御用の制御端子とを有し、 前記第３の半導体素子の前記制御端子に接続され、かつ
   、前記第１および第２の電源のうち高電位の電源が他方
   の電源の電位まで変位したとき、その変位を検知し、前
   記第３の半導体素子を一時的に導通させるワンシヨット
   パルスを発生する手段をさらに備えた、半導体集積回路
   装置。