CN107317570B - 共模电平产生电路 - Google Patents

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Abstract

本发明公开了一种共模电平产生电路，包括第一时钟信号输入端、与所述第一时钟信号输入端输入的时钟信号反相的第二时钟信号输入端、与所述第二时钟信号输入端相连的场效应管、与所述第一时钟信号输入端及所述场效应管相连的第一电容、与所述场效应管及所述第一电容相连的第二电容及共模电平输出端，在所述第一时钟信号输入端输入的时钟信号为低电平信号时，所述共模电平输出端输出共模电平。本发明静态功耗为零，动态功耗与系统时钟频率成正比。

Description

共模电平产生电路
技术领域
本发明涉及集成电路领域，特别是涉及一种零静态功耗的共模电平产生电路。
背景技术
在开关电容电路中，常需要提供输入信号或输出信号的共模电平。这个共模电平可以不是连续的直流电平，且仅需在系统时钟的一个相位期间提供。另外，在差模应用中，差分信号的共模电平会相互减掉，不会影响差模结果，因此共模电平不需要非常精确。
请参阅图1，图1为现有的共模电平产生电路的电路图，其包括第一电阻R1、与第一电阻R1相连的第二电阻R2及电容C，第一电阻R1的一端连接电源端VDD，另一端与第二电阻R2的一端及电容C的一端相连，共同产生共模电平VCOM，第二电阻R2的另一端及电容C的另一端共同接地GND。
请同时参阅图2，图2为现有的共模电平产生电路的波形图，现有的共模电平产生电路输出连续的直流电平VCOM＝VDD*R2/(R1+R2)，静态电源电流Ipower＝VDD/(R1+R2)。由此可以看出，现有的共模电平产生电路始终存在电流，具有明显的功耗。
发明内容
本发明的目的在于克服现有技术的不足，提供一种静态功耗为零，动态功耗与系统时钟频率成正比的共模电平产生电路。
本发明的目的是通过以下技术方案来实现的：一种共模电平产生电路，包括第一时钟信号输入端、与所述第一时钟信号输入端输入的时钟信号反相的第二时钟信号输入端、与所述第二时钟信号输入端相连的场效应管、与所述第一时钟信号输入端及所述场效应管相连的第一电容、与所述场效应管及所述第一电容相连的第二电容及共模电平输出端，在所述第一时钟信号输入端输入的时钟信号为低电平信号时，所述共模电平输出端输出共模电平。
所述第二时钟信号输入端与所述场效应管的栅极相连，所述场效应管的源级连接电源端，所述场效应管的漏极与所述第一电容的正极板、所述第二电容的正极板及所述共模电平输出端相连。
所述第一电容的负极板与所述第一时钟信号输入端相连，所述第二电容的负极板接地端。
所述第一时钟信号输入端与所述第二时钟信号输入端输入一对反相的系统时钟信号，来控制所述第一电容与所述第二电容的充放电。
所述场效应管为P型场效应管。
本发明的有益效果是：利用系统时钟控制电容充放电，在一个相位期间产生共模电平，静态功耗为零，动态功耗与系统时钟频率成正比。
附图说明
图1为现有的共模电平产生电路的电路图；
图2为现有的共模电平产生电路的波形图；
图3为本发明共模电平产生电路的电路图；
图4为本发明共模电平产生电路的波形图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
如图3所示，图3为本发明共模电平产生电路的电路图，其包括第一时钟信号输入端CLK、与第一时钟信号输入端输入的时钟信号反相的第二时钟信号输入端与第二时钟信号输入端/>相连的场效应管PM1、与第一时钟信号输入端CLK及场效应管PM1相连的第一电容C1、与场效应管PM1及第一电容C1相连的第二电容C2及共模电平输出端VCOM。
其中，第二时钟信号输入端与场效应管PM1的栅极相连，场效应管PM1的源级连接电源端VDD，场效应管PM1的漏极与第一电容C1的正极板、第二电容C2的正极板及共模电平输出端VCOM相连；第一电容C1的负极板与第一时钟信号输入端CLK相连，第二电容C2的负极板接地端GND。第一时钟信号输入端CLK与第二时钟信号输入端/>输入一对反相的系统时钟信号，来控制第一电容C1与第二电容C2的充放电，在CLK＝0相位期间，即第一时钟信号输入端CLK为低电平时输出共模电平VCOM。
在本发明中，场效应管PM1为P型场效应管，在其他实施方式中，场效应管PM1可为其他能够实现相同功能的开关器件。
本发明共模电平产生电路的工作原理如下：
在CLK＝1相位期间，即第一时钟信号输入端CLK为高电平时，场效应管PM1导通，第一电容C1的正负极板接电源端VDD，第二电容C2的正极板接电源端VDD，负极板接地端GND，此时，第二电容C2的正负极板间压差被充电至电源电压VDD，第二电容C2储存电荷为：QCLK＝1＝C2*VDD。
在CLK＝0相位期间，即第一时钟信号输入端CLK为低电平时，场效应管PM1截止，第一电容C1与第二电容C2并联，第一电容C1与第二电容C2的正极板输出共模电平VCOM，第一电容C1与第二电容C2的负极板接地端GND，总电荷为：QCLK＝0＝(C1+C2)*VCOM。
由于总电荷不变，即：Q CLK＝1＝QCLK＝0，则：C2*VDD＝(C1+C2)*VCOM。
在CLK＝0相位期间，即第一时钟信号输入端CLK为低电平时，输出共模电平VCOM为：VCOM＝VDD*C2/(C1+C2)，当取C1＝C2时，VCOM＝VDD/2。
请同时参阅图4，图4为本发明共模电平产生电路的波形图。在本发明共模电平产生电路中，电源与地之间无直流通路，静态电源电流Ipower为零，利用系统时钟CLK，动态电源电流Ipower与系统时钟CLK的频率成正比。
综上所述，本发明共模电平产生电路与现有的共模电平产生电路相比，有明显的功耗优势。

Claims (2)

1.一种共模电平产生电路，其特征在于：所述共模电平产生电路包括第一时钟信号输入端、与所述第一时钟信号输入端输入的时钟信号反相的第二时钟信号输入端、与所述第二时钟信号输入端相连的场效应管、与所述第一时钟信号输入端及所述场效应管相连的第一电容、与所述场效应管及所述第一电容相连的第二电容及共模电平输出端，在所述共模电平产生电路启动后，所述第一时钟信号输入端输入的时钟信号为低电平信号时，所述共模电平输出端输出共模电平；
所述第二时钟信号输入端与所述场效应管的栅极相连，所述场效应管的源级连接电源端，所述场效应管的漏极与所述第一电容的正极板、所述第二电容的正极板及所述共模电平输出端相连；
所述第一电容的负极板与所述第一时钟信号输入端相连，所述第二电容的负极板接地端；
所述第一时钟信号输入端与所述第二时钟信号输入端输入一对反相的系统时钟信号，来控制所述第一电容与所述第二电容的充放电。
2.根据权利要求1所述的共模电平产生电路，其特征在于：所述场效应管为P型场效应管。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877578A (zh) * 2010-06-30 2010-11-03 四川和芯微电子股份有限公司 占空比调节系统

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824793B1 (ko) * 2006-07-19 2008-04-24 삼성전자주식회사 기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그디지털 컨버터
CN101465649B (zh) * 2007-12-19 2010-08-18 中国科学院微电子研究所 一种参考电压可调的比较器
US9007046B2 (en) * 2013-06-27 2015-04-14 Sandisk Technologies Inc. Efficient high voltage bias regulation circuit
CN205584156U (zh) * 2016-04-26 2016-09-14 成都锐成芯微科技有限责任公司 共模电平产生电路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877578A (zh) * 2010-06-30 2010-11-03 四川和芯微电子股份有限公司 占空比调节系统

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