JPH0761017B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0761017B2 JPH0761017B2 JP60210013A JP21001385A JPH0761017B2 JP H0761017 B2 JPH0761017 B2 JP H0761017B2 JP 60210013 A JP60210013 A JP 60210013A JP 21001385 A JP21001385 A JP 21001385A JP H0761017 B2 JPH0761017 B2 JP H0761017B2
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- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Theoretical Computer Science (AREA)
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はA/D変換器に係り、特に高速，低消費電力で集
積回路化に好適なビデオ信号用の直並列形A/D変換器に
関する。
積回路化に好適なビデオ信号用の直並列形A/D変換器に
関する。
高速な並列形A/D変換器の消費電力及び回路面積を低減
するものとして、直並列形A/D変換器がある。しかし従
来の直並列形変換器は特開昭57−131123号公報あるいは
1985年アイ・イー・イー・イー，インターナショナル・
スリッドステート・サーキット・コンファレンス（IEEE
International Solid−State Circuits Conference）
における発表論文WPM7.1にみられるように、比較動作が
１回で完結せず、２回に分けて行なわれるため、変換時
間は並列形変換器の２倍を必要とし、変換速度の低下を
強いられてきた。
するものとして、直並列形A/D変換器がある。しかし従
来の直並列形変換器は特開昭57−131123号公報あるいは
1985年アイ・イー・イー・イー，インターナショナル・
スリッドステート・サーキット・コンファレンス（IEEE
International Solid−State Circuits Conference）
における発表論文WPM7.1にみられるように、比較動作が
１回で完結せず、２回に分けて行なわれるため、変換時
間は並列形変換器の２倍を必要とし、変換速度の低下を
強いられてきた。
第１図にサブレンジ形とも呼ばれる従来の直並列形A/D
変換器の回路構成を示す。簡単のためここでは４ビット
を例示する。
変換器の回路構成を示す。簡単のためここでは４ビット
を例示する。
このA/D変換器は入力電圧Vinを、３つのコンパレータ10
で抵抗分割された基準電圧VRH,VRL間の各分圧電圧VR1,V
R2,VR3と同時に比較し、エンコーダ（ENCODER）16によ
って上位２ビットDuを決定する。またエンコーダ16は比
較結果に基づいて４つのスイッチ群12,13,14,15の１つ
を選択する信号SELを出力する。次に入力電圧Vinを、３
つのコンパレータ11で信号SELで予め選択されたスイッ
チ群からの各分圧電圧と同時に比較し、エンコーダ17を
介して下位２ビットDLを得る。４ビットを例にしたこの
変換器は上位２ビットを決定するための３個のコンパレ
ータと下位２ビットを決定するための３個のコンパレー
タがあればよい。これに対し４ビットの並列形変換器は
15個のコンパレータが必要である。一般に2nビットの並
列形A/D変換器の所要コンパレータ数が22n−１個である
のに対し、直並列形は2n+1−２個となる。例えば10（ｎ
＝５）ビットの場合、並列形で1024個必要としたコンパ
レータが直並列形では62個ですむことになる。このよう
に直並列形変換器は回路規模を縮小できるので、並列形
変換器に比較して大幅な回路面積及び消費電力の低減が
達成される。
で抵抗分割された基準電圧VRH,VRL間の各分圧電圧VR1,V
R2,VR3と同時に比較し、エンコーダ（ENCODER）16によ
って上位２ビットDuを決定する。またエンコーダ16は比
較結果に基づいて４つのスイッチ群12,13,14,15の１つ
を選択する信号SELを出力する。次に入力電圧Vinを、３
つのコンパレータ11で信号SELで予め選択されたスイッ
チ群からの各分圧電圧と同時に比較し、エンコーダ17を
介して下位２ビットDLを得る。４ビットを例にしたこの
変換器は上位２ビットを決定するための３個のコンパレ
ータと下位２ビットを決定するための３個のコンパレー
タがあればよい。これに対し４ビットの並列形変換器は
15個のコンパレータが必要である。一般に2nビットの並
列形A/D変換器の所要コンパレータ数が22n−１個である
のに対し、直並列形は2n+1−２個となる。例えば10（ｎ
＝５）ビットの場合、並列形で1024個必要としたコンパ
レータが直並列形では62個ですむことになる。このよう
に直並列形変換器は回路規模を縮小できるので、並列形
変換器に比較して大幅な回路面積及び消費電力の低減が
達成される。
しかしながら直並列形変換器の動作は第２図に示すよう
に並列形の２倍の時間を要するため、高速なビデオ信号
用のA/D変換器を実現するにはしばしば変換速度の向上
が必要になる。
に並列形の２倍の時間を要するため、高速なビデオ信号
用のA/D変換器を実現するにはしばしば変換速度の向上
が必要になる。
第２図に第１図の直並列形A/D変換器の動作のタイミン
グを、また第３図に同直並列形A/D変換器に用いるコン
パレータの例を示す。第３図のコンパレータはチョッパ
形コンパレータとも呼ばれ、オートゼロ（AUOTZERO）期
間と比較期間の２つからなる。オートゼロ期間では各イ
ンバータ30,31の入出力をスイッチ32,33でそれぞれ短絡
して、各インバータ30,31を自動的に零点、すなわちHig
h,Lowレベルの中間点に設定するとともに、スイッチ34
をオンして入力電圧VinをキャパシタC36に取込む。次に
比較期間ではスイッチ32,33をオフして各インバータ30,
31を高増幅状態とし、スイッチ35をオンしてVinの代り
に参照電圧VRをキャパシタC36に印加する。この結果Vin
とVRの差電圧が交流結合された２段インバータ30,31で
増幅され、終段インバータの出力Ｑはラッチ37に取込ま
れる。この場合、 Vin＞VRなら 出力Ｑ＝Lowレベル Vin＜VRなら 出力Ｑ＝Highレベル となる。
グを、また第３図に同直並列形A/D変換器に用いるコン
パレータの例を示す。第３図のコンパレータはチョッパ
形コンパレータとも呼ばれ、オートゼロ（AUOTZERO）期
間と比較期間の２つからなる。オートゼロ期間では各イ
ンバータ30,31の入出力をスイッチ32,33でそれぞれ短絡
して、各インバータ30,31を自動的に零点、すなわちHig
h,Lowレベルの中間点に設定するとともに、スイッチ34
をオンして入力電圧VinをキャパシタC36に取込む。次に
比較期間ではスイッチ32,33をオフして各インバータ30,
31を高増幅状態とし、スイッチ35をオンしてVinの代り
に参照電圧VRをキャパシタC36に印加する。この結果Vin
とVRの差電圧が交流結合された２段インバータ30,31で
増幅され、終段インバータの出力Ｑはラッチ37に取込ま
れる。この場合、 Vin＞VRなら 出力Ｑ＝Lowレベル Vin＜VRなら 出力Ｑ＝Highレベル となる。
第３図のチョッパ形インバータを用いた場合、第１の直
並列A/D変換器は第２図のタイミングに従って動作す
る。
並列A/D変換器は第２図のタイミングに従って動作す
る。
オートゼロ期間（AUTOZEROのパルスがHighレベルで表わ
される期間）ではコンパレータ10,11とも入力電圧Vinを
取り込み、コンパレータ10は上位ビットDuの比較期間
（COARSEのパルスがHighレベルで表わされる期間）、コ
ンパレータ11は以下ビットDLの比較期間（FINEのパルス
がHighレベルで表わされる期間）にそれぞれ所定の参照
電圧を取込んでVinとの電圧比較を行なう。この結果Vin
のディジタルデータは以下ビットDLの比較結果が得られ
た後、すなわちDATAのパルスがHighレベルで表わされる
期間に全ビットが出力されることになる。
される期間）ではコンパレータ10,11とも入力電圧Vinを
取り込み、コンパレータ10は上位ビットDuの比較期間
（COARSEのパルスがHighレベルで表わされる期間）、コ
ンパレータ11は以下ビットDLの比較期間（FINEのパルス
がHighレベルで表わされる期間）にそれぞれ所定の参照
電圧を取込んでVinとの電圧比較を行なう。この結果Vin
のディジタルデータは以下ビットDLの比較結果が得られ
た後、すなわちDATAのパルスがHighレベルで表わされる
期間に全ビットが出力されることになる。
上記に対し、並列形A/D変換器では上位と下位ビットを
同時に比較するため、オートゼロ期間と比較期間が交互
になされ、その都度ディジタルデータが得られる。すな
わち第２図のタイミングの２倍の速さで変換が行なうこ
とができる。
同時に比較するため、オートゼロ期間と比較期間が交互
になされ、その都度ディジタルデータが得られる。すな
わち第２図のタイミングの２倍の速さで変換が行なうこ
とができる。
以上のように直並列形変換器は回路規模と消費電力の低
減を図れる反面で、変換速度の低下を招くため、高速な
ビデオ信号用のA/D変換器に適用するには変換速度の向
上が今後の重要課題である。
減を図れる反面で、変換速度の低下を招くため、高速な
ビデオ信号用のA/D変換器に適用するには変換速度の向
上が今後の重要課題である。
本発明の目的は上記の課題を解決し、高速な直並列形A/
D変換器を提供することにある。
D変換器を提供することにある。
上記の目的を達成するため、本発明では直並列形A/D変
換器において下位ビット比較のためのコンパレータ群を
２系列並列に設け、これらを交互に動作させる回路構成
とした。これにより並列形と同じ高速変換を達成できる
ことがあきらかになった。
換器において下位ビット比較のためのコンパレータ群を
２系列並列に設け、これらを交互に動作させる回路構成
とした。これにより並列形と同じ高速変換を達成できる
ことがあきらかになった。
以下、本発明を実施例を用いて詳細に説明する。
第４図は本発明の直並列形A/D変換器の回路構成を示す
図である。簡単のため４ビットを例示する。入力電圧V
inは３つの上位コンパレータ10によって、抵抗分割され
た基準電圧VRH,VRL間の各分圧電圧VR1,VR2,VR3と同時に
比較され、エンコーダ（ENCODER）16によって上位２ビ
ットDuが得られる。またエンコーダ16はコンパレータ群
10の比較結果に基づいて４つのスイッチ群12,13,14,15
の１つを選択する信号SELを出力する。次に入力電圧Vin
は、３つの下位コンパレータ11aまたは11bによって信号
SELで予め選択されたスイッチ群からの各分圧電圧と同
時に比較され、エンコーダ17を介して下位２ビットDLが
得られる。２系列の下位コンパレータ群11a,11bは交互
に上位コンパレータ10と同期して作動し、比較出力はス
イッチ群18によって交互にエンコーダ17に取込まれる。
ここでスイッチ群18はコンパレータ11aまたは11bのディ
ジタル出力をエンコーダに通過させる役割を果たせばよ
いから、論理ゲートで構成したマルチプレクサを用いる
ことができる。
図である。簡単のため４ビットを例示する。入力電圧V
inは３つの上位コンパレータ10によって、抵抗分割され
た基準電圧VRH,VRL間の各分圧電圧VR1,VR2,VR3と同時に
比較され、エンコーダ（ENCODER）16によって上位２ビ
ットDuが得られる。またエンコーダ16はコンパレータ群
10の比較結果に基づいて４つのスイッチ群12,13,14,15
の１つを選択する信号SELを出力する。次に入力電圧Vin
は、３つの下位コンパレータ11aまたは11bによって信号
SELで予め選択されたスイッチ群からの各分圧電圧と同
時に比較され、エンコーダ17を介して下位２ビットDLが
得られる。２系列の下位コンパレータ群11a,11bは交互
に上位コンパレータ10と同期して作動し、比較出力はス
イッチ群18によって交互にエンコーダ17に取込まれる。
ここでスイッチ群18はコンパレータ11aまたは11bのディ
ジタル出力をエンコーダに通過させる役割を果たせばよ
いから、論理ゲートで構成したマルチプレクサを用いる
ことができる。
第５図は本発明の直並列形A/D変換器（第４図）の動作
タイミングを示した図である。
タイミングを示した図である。
上位コンパレータ10はAZ（Ｕ）によってオートゼロ動作
と入力電圧Vinの取込み即ちサンプリングを行ない、UPP
ERによって参照電圧VRi（ｉ＝1,2,3）を取込んでVinとV
Riの比較動作を行なう。また下位コンパレータ11（ａ）
はAZ（La）によってサンプリング、LOWER（ａ）によっ
て比較を行なう。下位コンパレータ11（ｂ）はAZ（Lb）
によってサンプリング、LOWER（ｂ）によって比較を行
なう。２系列の下位コンパレータ群11（ａ）及び11
（ｂ）は図示のように交互に動作し、ディジタルデータ
は第２図に示した従来の直並列形変換器（第１図）に比
較して２倍の速度で出力され、変換速度は２倍に高速さ
れることが明らかである。
と入力電圧Vinの取込み即ちサンプリングを行ない、UPP
ERによって参照電圧VRi（ｉ＝1,2,3）を取込んでVinとV
Riの比較動作を行なう。また下位コンパレータ11（ａ）
はAZ（La）によってサンプリング、LOWER（ａ）によっ
て比較を行なう。下位コンパレータ11（ｂ）はAZ（Lb）
によってサンプリング、LOWER（ｂ）によって比較を行
なう。２系列の下位コンパレータ群11（ａ）及び11
（ｂ）は図示のように交互に動作し、ディジタルデータ
は第２図に示した従来の直並列形変換器（第１図）に比
較して２倍の速度で出力され、変換速度は２倍に高速さ
れることが明らかである。
第６図は本発明の直並列形A/D変換器（第４図）に用い
るコンパレータの回路例である。
るコンパレータの回路例である。
第３図のチョッパ形コンパレータと回路構成、動作とも
同じであるが、ラッチ回路38はクロックドインバータ39
とインバータ40を組み合わせて実現し、コンパレータと
同期して、その比較出力を格納するようになっている。
ラッチ回路38は構成が簡単で集積回路化に適している。
同じであるが、ラッチ回路38はクロックドインバータ39
とインバータ40を組み合わせて実現し、コンパレータと
同期して、その比較出力を格納するようになっている。
ラッチ回路38は構成が簡単で集積回路化に適している。
第７図は本発明の直並列形A/D変換器（第４図）に用い
るコンパレータの他の回路例である。第６図のチョッパ
コンパレータと同様の回路構成、動作であるが、ラッチ
回路41をクロックドインバータ39と蓄積用キャパシタCs
とインバータ42で構成した。蓄積用キャパシタCsはイン
バータ42のゲート容量等を含む浮遊容量だけ形成しても
よい。ラッチ回路41は回路が簡単で高集積回路化に適し
ている。
るコンパレータの他の回路例である。第６図のチョッパ
コンパレータと同様の回路構成、動作であるが、ラッチ
回路41をクロックドインバータ39と蓄積用キャパシタCs
とインバータ42で構成した。蓄積用キャパシタCsはイン
バータ42のゲート容量等を含む浮遊容量だけ形成しても
よい。ラッチ回路41は回路が簡単で高集積回路化に適し
ている。
第８図は本発明の直並列形A/D変換器（第４図）に用い
るコンパレータを差動形増幅器を用いて構成した回路例
である。スイッチ34,35によって取込まれた入力電圧
VIN,参照電圧VRは差動形増幅器43の入力端の容量Csにサ
ンプルホールドされ、その差電圧VIN−VRは増幅出力さ
れる。この出力データは複合論理ゲートからなるラッチ
回路44に格納される。差動形増幅器43の２つの相補出力
はラッチ回路44の正帰還ループで更に増幅され、十分安
定な論理出力が得られる。
るコンパレータを差動形増幅器を用いて構成した回路例
である。スイッチ34,35によって取込まれた入力電圧
VIN,参照電圧VRは差動形増幅器43の入力端の容量Csにサ
ンプルホールドされ、その差電圧VIN−VRは増幅出力さ
れる。この出力データは複合論理ゲートからなるラッチ
回路44に格納される。差動形増幅器43の２つの相補出力
はラッチ回路44の正帰還ループで更に増幅され、十分安
定な論理出力が得られる。
第９図は本発明の直並列形A/D変換器の他の回路構成例
である。チッパ形コンパレータあるいはサンプルホール
ド機能のあるコンパレータを用いる代りに、独立のサン
プルホールド回路を上位コンパレータ群10と２つの以下
コンパレータ群11a,11bにそれぞれ共通に設けた構成を
とっている。サンプルホールド回路S/H（Ｕ）20を３つ
の上位コンパレータ10の入力部に共通に設定し、サンプ
ルホールド回路S/H（La）21,S/H（Lb）22を３つの下位
コンパレータ11（ａ）,11（ｂ）の入力部にそれぞれ共
通に設定し、入力電圧Vinをサンプリングホールドして
各コンパレータに供給する。
である。チッパ形コンパレータあるいはサンプルホール
ド機能のあるコンパレータを用いる代りに、独立のサン
プルホールド回路を上位コンパレータ群10と２つの以下
コンパレータ群11a,11bにそれぞれ共通に設けた構成を
とっている。サンプルホールド回路S/H（Ｕ）20を３つ
の上位コンパレータ10の入力部に共通に設定し、サンプ
ルホールド回路S/H（La）21,S/H（Lb）22を３つの下位
コンパレータ11（ａ）,11（ｂ）の入力部にそれぞれ共
通に設定し、入力電圧Vinをサンプリングホールドして
各コンパレータに供給する。
この直並列形A/D変換器の他の回路部分の構成は第４図
と同じである。動作は第10図のタイミングに従って行な
われる。
と同じである。動作は第10図のタイミングに従って行な
われる。
下位ビットのサンプルホールド回路S/H（La）21とS/H
（Lb）22は、上位ビットのサンプルホールド回路S/H
（Ｕ）20と同期して交互に動作する。すなわちサンプル
ホールド回路21は信号S/H（La）のHighレベル期間に入
力電圧Vinをサンプリングし、Lowレベル期間にホールド
する。同様にサンプルホールド回路22は信号S/H（Lb）
に従って入力電圧Vinをサンプルホールドする。下位ビ
ットのサンプルホールド回路21でサンプリングされた入
力電圧Vinは信号LOWER（ａ）のHighレベル（ａ）で選択
された参照電圧と比較され、信号DATAのHighレベル期間
（斜線部ａ）で下位ビットのデータDLaを出力する。一
方サンプルホールド回路22でサンプリングされた入力電
圧Vinは信号LOWER（ｂ）のHighレベル（ｂ）で選択され
た参照電圧と比較され、信号DATAのHighレベル期間（斜
線部ｂ）で下位ビットのデータDLbを出力する。２系列
の下位ビットデータDLa,DLbは交互に出力されるので、
従来の直並列形A/D変換器（第１図）の２倍の速度でデ
ィジタル変換値が得られる。
（Lb）22は、上位ビットのサンプルホールド回路S/H
（Ｕ）20と同期して交互に動作する。すなわちサンプル
ホールド回路21は信号S/H（La）のHighレベル期間に入
力電圧Vinをサンプリングし、Lowレベル期間にホールド
する。同様にサンプルホールド回路22は信号S/H（Lb）
に従って入力電圧Vinをサンプルホールドする。下位ビ
ットのサンプルホールド回路21でサンプリングされた入
力電圧Vinは信号LOWER（ａ）のHighレベル（ａ）で選択
された参照電圧と比較され、信号DATAのHighレベル期間
（斜線部ａ）で下位ビットのデータDLaを出力する。一
方サンプルホールド回路22でサンプリングされた入力電
圧Vinは信号LOWER（ｂ）のHighレベル（ｂ）で選択され
た参照電圧と比較され、信号DATAのHighレベル期間（斜
線部ｂ）で下位ビットのデータDLbを出力する。２系列
の下位ビットデータDLa,DLbは交互に出力されるので、
従来の直並列形A/D変換器（第１図）の２倍の速度でデ
ィジタル変換値が得られる。
第11図は第９図に示した本発明の直並列形A/D変換器に
用いるコンパレータの回路例である。サンプルホールド
回路20,21,22を設けたためコンパレータは通常の差動増
幅器45で構成し、サンプルホールド機能はなくてよい。
差動増幅器45の出力は論理ゲートで構成したラッチ44に
格納する。簡単な回路でコンパレータが構成でき、制御
クロックも１本でよく集積回路化に適している。
用いるコンパレータの回路例である。サンプルホールド
回路20,21,22を設けたためコンパレータは通常の差動増
幅器45で構成し、サンプルホールド機能はなくてよい。
差動増幅器45の出力は論理ゲートで構成したラッチ44に
格納する。簡単な回路でコンパレータが構成でき、制御
クロックも１本でよく集積回路化に適している。
〔発明の効果〕 以上述べたように本発明によれば、直並列形A/D変換器
の変換速度を最高速の並列形A/D変換器の速度に高める
ことができ、低消費電力で回路面積が小さく集積回路化
に適しているなど、性能の向上、経済性等で特に効果が
大きい。
の変換速度を最高速の並列形A/D変換器の速度に高める
ことができ、低消費電力で回路面積が小さく集積回路化
に適しているなど、性能の向上、経済性等で特に効果が
大きい。
第１図は従来の直並列形A/D変換器の回路構成を示す
図、第２図はその動作タイミングを示す図、第３図はチ
ョッパ形コンパレータの回路図、第４図は本発明の直並
列形A/D変換器の回路構成を示す図、第５図はその動作
タイミングを示す図、第６図，第７図，第８図は第４図
の直並列形A/D変換器に用いるコンパレータの回路を示
す図、第９図は本発明の他の直並列形A/D変換器の回路
構成を示す図、第10図はその動作タイミングを示す図、
第11図は第９図の直並列形A/D変換器に用いるコンパレ
ータの回路を示す図である。 10,11……コンパレータ 12〜15……スイッチ群 16,17……エンコーダ 18……マルチプレクサ 20,21,22……サンプルホールド回路 30,31……インバータ 32…35……CMOSスイッチ 36……キャパシタ 37,38……ラッチ回路 39……クロックドインバータ 40……インバータ 41……ラッチ回路 42……インバータ 43……差動増幅器 44……ラッチ回路 45……差動増幅器
図、第２図はその動作タイミングを示す図、第３図はチ
ョッパ形コンパレータの回路図、第４図は本発明の直並
列形A/D変換器の回路構成を示す図、第５図はその動作
タイミングを示す図、第６図，第７図，第８図は第４図
の直並列形A/D変換器に用いるコンパレータの回路を示
す図、第９図は本発明の他の直並列形A/D変換器の回路
構成を示す図、第10図はその動作タイミングを示す図、
第11図は第９図の直並列形A/D変換器に用いるコンパレ
ータの回路を示す図である。 10,11……コンパレータ 12〜15……スイッチ群 16,17……エンコーダ 18……マルチプレクサ 20,21,22……サンプルホールド回路 30,31……インバータ 32…35……CMOSスイッチ 36……キャパシタ 37,38……ラッチ回路 39……クロックドインバータ 40……インバータ 41……ラッチ回路 42……インバータ 43……差動増幅器 44……ラッチ回路 45……差動増幅器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松浦 達治 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中谷 裕一 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (72)発明者 今泉 栄亀 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (56)参考文献 特開 昭60−197018（ＪＰ，Ａ) 特開 昭57−131123（ＪＰ，Ａ)
Claims (10)
- 【請求項１】基準電圧を分割した複数の第１の分圧電圧
を発生し、該複数の第１の分圧電圧のそれぞれをさらに
分割する複数の第２の分圧電圧発生手段と、第１の分圧
電圧と入力電圧を比較する第１の比較手段と、その結果
を保持する第１の記憶手段と、第１の記憶手段の内容を
エンコードする第１のエンコード手段と、第２の分圧電
圧と入力電圧を比較する第２の比較手段と、該第２の比
較結果を保持する第２の記憶手段と、該第２の分圧電圧
と入力電圧を比較する第３の比較手段と、該第３の比較
結果を記憶する第３の記憶手段と、該第２の記憶手段と
該第３の記憶手段のうちどちらか一方を選択する選択手
段と、選択された該記憶手段の内容をエンコードする第
２のエンコード手段から成り、 第１のタイミングで第１の比較手段が入力電圧に切り換
り初期化され、第１の記憶手段には第４のタイミングで
得られた該入力電圧と第１の分圧電圧の比較結果が該第
１の記憶手段に記憶され、第２の比較手段が初期化され
るとともに第４のタイミングで得られた入力電圧と第２
の分圧電圧の比較結果を該第２の記憶手段に記憶し、記
憶した内容を選択手段を介して第２のエンコード手段へ
出力され、 第２のタイミングで第１の比較手段は第１の分圧電圧に
切換り、第３の比較手段は第２の分圧電圧に切換り、 第３のタイミングで第２のタイミングで得られた入力電
圧と第１の分圧電圧の比較結果を第１の記憶手段に保持
し、第１の比較手段を初期化せしめるとともに、第３の
比較手段を入力電圧に切換え初期化し、第２のタイミン
グで得られた比較結果を第３の記憶手段に記憶し、選択
手段を介して第２のエンコード手段に出力し、 第４のタイミングで第１の比較手段は第１の分圧電圧に
切換り、第２の比較手段も第２の分圧電圧に切換ること
を特徴とするA/D変換器。 - 【請求項２】上記第１の比較手段は初期化回路と比較回
路を含むことを特徴とする特許請求の範囲第１項記載の
A/D変換器。 - 【請求項３】上記第１の比較手段は第１の信号増幅器
と、共通入力電圧又は上記第１の分圧電圧を選択する第
１の入力選択スイッチと、上記第１の入力選択スイッチ
と上記第１の信号増幅器との間に縦続接続された容量と
から成り、上記第１の信号増幅器の入力端を中間レベル
にするため、第１のタイミング及び第３のタイミングで
上記第１のスイッチを導通状態にし初期化することを特
徴とする特許請求の範囲第１項又は第２項のいずれか記
載のA/D変換器。 - 【請求項４】上記第１の比較手段は上記初期化の後、第
１の分圧電圧を第１の容量側に上記第１の入力選択スイ
ッチを接続し、上記第１の容量を充電し、第２のタイミ
ングで上記第１のスイッチを非導通状態にすることによ
り第１の比較を行なうことを特徴とする特許請求の範囲
第３項記載のA/D変換器。 - 【請求項５】電圧を分圧する手段として抵抗器を用いる
ことを特徴とする特許請求の範囲第１項乃至第４項のい
ずれか記載のA/D変換器。 - 【請求項６】上記第１の信号増幅器は２段のインバータ
から成ることを特徴とする特許請求の範囲第３項乃至第
５項のいずれか記載のA/D変換器。 - 【請求項７】上記選択手段はマルチプレクサで構成した
ことを特徴とする特許請求の範囲第１項乃至第６項のい
ずれか記載のA/D変換器。 - 【請求項８】上記第１、第２、第３の記憶手段として、
クロックドインバータとインバータから成ることを特徴
とする特許請求の範囲第１項乃至第７項のいずれか記載
のA/D変換器。 - 【請求項９】上記第１、第２、第３の記憶手段として、
クロックと複合論理ゲートから成ることを特徴とする特
許請求の範囲第１項乃至第８項のいずれか記載のA/D変
換器。 - 【請求項１０】上記第１、第２、第３の記憶手段とし
て、クロックドインバータと蓄積用キャパシタとインバ
ータから成ることを特徴とする特許請求の範囲第１項乃
至第８項のいずれか記載のA/D変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210013A JPH0761017B2 (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄ変換器 |
| US06/911,154 US4745393A (en) | 1985-09-25 | 1986-09-24 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210013A JPH0761017B2 (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271336A JPS6271336A (ja) | 1987-04-02 |
| JPH0761017B2 true JPH0761017B2 (ja) | 1995-06-28 |
Family
ID=16582379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210013A Expired - Fee Related JPH0761017B2 (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0761017B2 (ja) |
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Family Cites Families (2)
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|---|---|---|---|---|
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| JPH0681048B2 (ja) * | 1984-03-21 | 1994-10-12 | 株式会社日立製作所 | Ａ／ｄ変換器 |
-
1985
- 1985-09-25 JP JP60210013A patent/JPH0761017B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6271336A (ja) | 1987-04-02 |
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