JPH01162419A - Ａ／ｄ変換器用前置増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 〔産業上の利用分野〕 この発明は例えば、建築物の間口のシャッター、自動ド
ア、引き戸、ブラインド、門扉等の間口開閉機の位置制
御装置に使用されるＡ／Ｄ変換器用前置増幅器に関する
ものである。

〔従来の技術〕

従来、例えばシャッター、自動ドア等の間口開閉機にお
いては間口開閉部材の位置をポテンショメータにより検
出し、そのポテンショメータのアナログ出力電圧を制御
装置（ＣＰ　Ｕ）に内蔵したＡ／Ｄ変換器にてデジタル
信号に変換し、間口開閉部材の位置を検出するようにし
ている。

〔発明が解決しようとする問題点〕

ところが、間口開閉部材の位置を高精度に制御するには
、Ａ／Ｄ変換器の分解度を制御装置が必要とする分解度
以上の高精度にする必要があり、Ａ／Ｄ変換器の分解度
を高くしようとすると、出力ピン数の多い高価で大型の
ＩＣを使用しなければならないという問題点がある。

この発明は上記問題点を解決するためになされたもので
あって、その目的は安価なコストの低分解度のＡ／Ｄ変
換器を高分解度にすることができる前置増幅器を提供す
るにある。

発明の構成 〔問題点を解決するための手段〕 この発明は上記目的を達成するため、間口開閉部材の絶
対位置を検出し、その検出結果に比例して基準電圧に対
応するアナログ出力電圧を出力するポテンショメータと
、前記ポテンショメータの出力電圧をインピーダンス変
換する第１のバッファアンプと、前記基準電圧を所定電
位間隔でｎ段に分割する抵抗器群と、前記ｎ段に分割さ
れた電圧のうちからいずれかの段の電圧を選択する選択
手段と、前記ｎ段に分割された電圧のうち、前記ポテン
ショメータの出力電圧に近似した電圧を選択させるべく
前記選択手段を制御する駆動制御手段と、前記選択手段
の出力電圧をインピーダンス変換する第２のバッファア
ンプと、前記第１のバッファアンプの出力電圧と第２の
バッファアンプの出力電圧との減算を行うとともに、そ
の減算結果をｎ倍に増幅してＡ／Ｄ変換器に出力する減
算増幅器とを備えたＡ／Ｄ変換器用前置増幅器をその要
旨としている。

〔作用〕

間口開閉部材の位置を検出したポテンショメータよりそ
の検出結果に比例して基準電圧に対応するアナログ出力
電圧が出力され、このアナログ出力電圧は第１のバッフ
ァアンプによりインピーダンス変換される。抵抗器群は
前記基準電圧を所定電位間隔でｎ段に分割し、駆動制御
手段は抵抗器群によりｎ段に分割された電圧のうち、ポ
テンショメータの出力電圧に近イ以した電圧を選択させ
るべ（選択手段を制御する。これにより選択手段よりポ
テンショメータの出力電圧に近イ以した電圧が出力され
、この出力電圧は第２のバッファアンプによりインピー
ダンス変換される。

そして、第１のバッファアンプの出力電圧と第２のバッ
ファアンプの出力電圧とが減算増幅器により減算される
とともにｎ倍に増幅され、Ａ／Ｄ変換器に出力される。

〔実施例〕

以下、この発明を建物の間口に取付けられる電動式シャ
ッターの位置制御装置に具体化した一実施例を図面に従
って説明する。

第２図に示すように、間口開閉部材としてのスラットカ
ーテンｌは、モータ２により回転伝達機構３を介して下
限位置ＤＰと上限位置ＵＰとの間で巻取り、巻戻される
ようになっている。モータ２の回転軸４には歯車列５を
介して同軸４の回転量を検出し、その回転量に基いてス
ラットカーテン１の位置を検出するポテンショメータ６
が連結されている。第１図に示すように、このポテンシ
ョメータ６には基準電圧Ｖｏが印加され、前記スラット
カーテン１が上限位置ＵＰにある時、大きさ（Ｖｏ）の
アナログ出力電圧Ｖｐを出力するとともに、スラットカ
ーテン１が下限位置ＤＰにある時、大きさ（０）の出力
電圧Ｖｐを出力し、さらに、スラットカーテン１の下限
位置ＤＰを基準とした絶対位置に比例して基準電圧Ｖｏ
に対応する出力電圧Ｖｐを出力するようになっている。

前記ポテンショメータ６にはこの発明の前置増幅器７が
接続され、前置増幅器７は駆動制御手段としての中央処
理装置（以下、ｃｐｕという）８に内蔵されたＡ／Ｄ変
換器９　（第１図参照）に接続されている。Ａ／Ｄ変換
器９は前置増幅器７のアナログ出力電圧をデジタル化す
るようになっており、前置増幅器７より大きさ（Ｖｏ）
の電圧が与えられるとその出力端子の全ビットの出力を
１１」とし、大きさ（０）の電圧が与えられるとその出
力端子の全ビットの出力を「０」とし、さらに、Ｖｏ以
上の大きさの電圧が与えられると内蔵しているオーバー
フラグに「１」をたてるとともに、全ビットの出力を「
０」とするように設定されている。この実施例のＡ／Ｄ
変換器９は８ビツトの出力端子を備え、その分解度は１
／２５６（＝１／２Ｊとなっている。

ｃｐｕｓにはプログラムを記憶したリードオンリーメモ
リ　（ＲＯＭ）１０、及び前記スラットカーテン１の上
限停止位置データ及び下限停止位置データ、並びに昇降
途中での信号出力位置データを書き換え可能に記憶する
ランダムアクセスメモリ　（ＲＡＭ）１１が接続されて
いる。又、ＣＰＵ８には前記モータ２の正逆転、及び停
止を行なうための駆動回路１２が接続されている。

さらに、ｃｐｕｓには前記スラットカーテン１の上昇、
停止、下降の操作をそれぞれ行う３つのスイッチＵ、Ｓ
、Ｄを設けたスイッチボックス１３が接続されている。

次に前記設置増幅器７を第１図に基いて詳述する。

前記ポテンショメータ６は抵抗１４を介して第１のバッ
ファアンプ１５の非反転入力端子１５ａに接続され、出
力電圧Ｖｐを出力する。この第１のバッファアンプ１５
はその出力端子１５Ｇが反転入力端子１５ｂに接続され
ており、前記ポテンショメータ６の出力電圧Ｖｐをイン
ピーダンス変換して出力するようになっている。なお、
前記ポテンショメータ６と抵抗１４との間には一端を接
地したノイズ除去用のコンデンサ１６が接続されている
。

又、前記第１のバッファアンプ１５の出力端子１５Ｃは
抵抗１７を介して反転アンプ１８の反転入力端子１８ｂ
に接続されている。反転アンプ１８の非反転入力端子１
８ａは接地されており、出力端子１８Ｃは抵抗１９を介
して前記反転入力端子１８ｂに接続されている。この反
転アンプ１８は前記第１のバッファアンプ１５の出力電
圧Ｖｐの極性を反転させた電圧（−Ｖｐ）を出力するよ
うになっている。

一方、前記ＣＰＵ８には３本の信号線Ｘ、　Ｙ。

Ｚを介して選択手段としての切換器２０が接続され、こ
の切換器２０には前記基準電圧Ｖｏを所定電位間隔でｎ
段に分割する抵抗器群２１が接続されている。この実施
例の抵抗器群２１は抵抗値の等しい８個の抵抗２１ａを
直列に接続して構成されており、基準電圧Ｖｏを所定電
位（Ｖｏ／８）で８段に分割するようになっている。

切換器２０は８個のスイッチ２０ａｏ〜２０ａ７を備え
ており、前記ｃｐｕｓからの駆動制御信号に基いていず
れかのスイッチがオンし、前記抵抗器群２１により８段
に分割された電圧のうち、ポテンショメータ６の出力電
圧Ｖｐに近似した電圧を選択し、（Ｖｏ／８）の整数倍
の出力電圧■１を出力するようになっている。即ち、前
記各信号線ｘ、ｙ、ｚはそれぞれ２進数の２２．２！ｉ
及び２０の桁に対応した信号線であり、例えば信号線Ｘ
の出力が「１」、信号線Ｙ、Ｚの出力が「０」の場合に
は、スイッチ２０ａＯがオンとなって切換器２０からは
（Ｖｏ）の大きさの電圧ｖｌが出力され、又、信号線Ｘ
、Ｙ、Ｚの出力が「１」の場合にはスイッチ２０ａ７が
オンとなって切換器２０からは（Ｖｏ／８）の大きさの
電圧■１が出力される。

前記切換器２０の出力電圧は抵抗２２を介して第２のバ
ッファアンプ２３の非反転入力端子２３ａに入力されて
おり、この第２のバッファアンプ２３は前記切換器２０
の出力電圧■１をインピーダンス変換して出力端子２３
Ｃより出力する。このアンプ２３の出力端子２３Ｃはト
ランジスタＴｒのゲートに接続され、トランジスタＴｒ
のソースは第２のバッファアンプ２３の反転入力端子２
３ｂに接続されている。又、前記トランジスタＴｒのソ
ースは抵抗２４を介して基準電圧■０に接続されている
。

前記トランジスタＴｒのドレイン及び前記反転アンプ１
８の出力端子１８ｃはオペアンプ２５、抵抗２６．２７
及び可変抵抗２８とから構成され、かつ、前記Ａ／Ｄ変
換器９の分解度をｎ倍に増幅するための加算増幅器２９
に接続されている。即ち、トランジスタＴｒのドレイン
はオペアンプ２５の反転入力端子２５ｂに接続されると
ともに、接続点３０にて前記抵抗２４の抵抗値と同じ抵
抗値の抵抗３１を介して前記反転アンプ１８の出力端子
１８ｃが接続されている。

そして、この実施例では加算増幅器２９と前記反転アン
プ１８とにより減算増幅器３２が構成され、減算増幅器
３２は前記第１のバッファアンプ１５の出力電圧Ｖｐと
第２のバッファアンプ２３の出力電圧■１とを減算、即
ち、加算増幅器２９が前記反転アンプ１８の出力電圧ｒ
−Ｖｐｊと第２のバッファアンプ２３の出力電圧Ｖ１と
を加算するとともに、Ａ／Ｄ変換器９の分解度をｎ倍に
上げるようになっている。なお、この実施例の加算増幅
器２９は前記抵抗２６．２７及び可変抵抗２８の合成抵
抗値を前記抵抗２４．３１の抵抗値の８倍に設定してあ
り、Ａ／Ｄ変換器９の分解度を８倍に上げることができ
る。

そして、加算増幅器２９の出力電圧Ｖ２は抵抗３３を介
して前記Ａ／Ｄ変換器９に入力されている。

次に、上記のように構成した前置増幅器７の作用を説明
する。

スイッチボックス１３の上昇スイッチＵ又は下降スイッ
チＤがオン操作されると、ＣＰＵ８は駆動回路１２を介
してモータ２を回転させ、スラットカーテン１を上昇又
は下降させる。

このとき、モータ２の回転軸４の回転量に基いて、ポテ
ンショメータ６は基準電圧■０に対応したアナログ出力
電圧Ｖｐを出力する。

ポテンショメータ６の出力電圧Ｖｐは第１のバッファア
ンプ１５によりインピーダンス変換され、反転アンプ１
８により極性が反転されて電圧［−ＶｐＪがオペアンプ
２５の反転入力端子２５ｂに出力される。

一方、ＣＰＵ８は抵抗器群２１により８段に分割された
電圧のうち、ポテンショメーク６の出力電圧Ｖｐに近似
した電圧を選択させるべく、まず、信号線Ｘの出力を「
１」、信号線Ｙ、Ｚの出力を「０」とし、切換器２０の
スイッチ２０ａＯをオンさせ、切換器２０から大きさｒ
ＶｏＪの出力型圧■１を出力する。この出力電圧■１は
第２のバッファアンプ２３によりインピーダンス変換さ
れ、オペアンプ２５の反転入力端子２５ｂに出力される
。

そして、反転アンプ１８の出力電圧ｒ−ＶｐＪ及び第２
のバッファアンプ２３の出力電圧■１は加算増幅器２９
により加算される。このとき、抵抗２４の電圧降下をＶ
ｒ、抵抗２４の抵抗値をｒ、減算増幅器３２への流れ込
み電流をｉとすると、ｉ　＝　Ｖ　ｒ　／　ｒ　−（Ｖ
　Ｏ−Ｖ　１　）　／　ｒ　＝　０となるため、前記加
算結果、即ち、ポテンショメータ６の出力電圧がそのま
ま８倍に増幅され、Ａ／Ｄ変換器９に出力電圧ｖ２がＡ
／Ｄ変換器９はＣＰＵ８からの変換指令信号に基いて、
その出力電圧■２を数値化データに変換し、ＣＰＵ８に
出力する。

ＣＰＵ８はそのときのＡ／Ｄ変換器９のオーバーフラグ
が「１」かどうかを判別し、判別結果が「１」でないと
、各ビットより出力された数値化データをＲＡＭＩＩに
記憶させ、又、判別結果が１３　　　　　・ 「１」であると、桁バッファに「１」を加算するととも
に、各ビットの出力をＲＡＭＩＩに記憶させない。

続いて、ＣＰＵ８はＣＰＵ８は信号線Ｙの出力を「１」
、信号線Ｘ、　　Ｚの出力をｒＯＪとし、切換器２０の
スイッチ２０ａ、をオンさせ、切換器２０の出力電圧■
１をｒ７Ｖｏ／８Ｊとする。

この切換器２０の出力電圧■１は第２のバッファアンプ
２３により前記と同様にしてインピーダンス変換され、
加算増幅器２９に出力される。そして、ｒ７Ｖｏ／８ｊ
の大きさの出力電圧■１と前記反転アンプ１８の出力電
圧「−Ｖｐ」とが加算増幅器２９により加算されるとと
もに、その加算結果が８倍に増幅されて出力電圧■２が
Ａ／Ｄ変換器９に出力される。Ａ／Ｄ変換器９はＣＰＵ
８からの変換指令信号に基いて、その出力電圧■２を数
値化データに変換し、ＣＰＵ８に出力する。

ＣＰＵ８はそのときのＡ／Ｄ変換器９のオーバーフラグ
の出力が「１」であるどうかを判別し、判別結果が「１
」であると、桁ハソファに「１」を加算し、以後、前記
と同様にして切換器２０のスイッチ２０ａ２．２０ａ３
．　　・・２０ａ７を順次１つのみオンさせ、加算増幅
器２９の出力電圧■２をＡ／Ｄ変換器９により数値化デ
ータに変換させる。そして、ｃｐｕｓはＡ／Ｄ変換器９
のオーバーフラグの出力が「１」でないと判別すると、
そのときの各ビットより出力された数値化データをＲＡ
ＭＩＩに記憶させ、スラットカーテン１の位置を読み取
る。

このように、この実施例ではポテンショメータ６の出力
電圧Ｖｐをインピーダンス変換する第１のバッファアン
プ１５と、基準電圧Ｖｏを所定電位間隔（Ｖｏ／８）で
８段に分割する抵抗器群２１と、ＣＰＵ８からの制御信
号に基いて８段に分割された電圧の中からいずれか１つ
を選択する切換器２０と、この切換器２０の出力電圧を
インピーダンス変換する第２のバッファアンプ２３と、
第１のバッファアンプ１５の出力電圧と第２のバッファ
アンプ２３の出力電圧との減算を行うとともに、その減
算結果をｎ倍に増幅してＡ／Ｄ変換変換 器５に出力する減算増幅器３２とを設けたので１、安価
なコストのＣＰＵ８に内蔵された低分解度（１／２５６
）のＡ／Ｄ変換器９を高分解度（１／２５６Ｘ８）にす
ることができる。

なお、前記実施例において抵抗器群２１による基準電圧
Ｖｏの分割段数を８段とするとともに、加算増幅器２９
の増幅度を８倍としたが、これらを任意に設定すること
により、Ａ／Ｄ変換器９の分解度を任意に設定向上する
ことができる。

又、前記実施例ではシャッターについて述べたが、自動
ドア、引き戸、ブラインド、門扉等の間口開閉機の制御
装置に実施してもよい。

発明の効果 以上詳述したように、この発明によれば安価なコストの
低分解度のＡ／Ｄ変換器を高分解度にすることができる
優れた効果がある。

【図面の簡単な説明】

第１図はこの発明を具体化した一実施例を示す前置増幅
器の電気回路図、第２図は電動式シャッターを示す説明
図である。 図中、１は間口開閉部材としてのスラットカーテン、６
はポテンショメータ、８は駆動制御手段としてのＣＰＵ
、９はＡ／Ｄ変換器、１５は第１のバッファアンプ、２
０は選択手段としての切換器、２１は抵抗器群、２３は
第２のバッファアンプ、３２ば減算増幅器、Ｖｐは（ポ
テンショメータ）出力電圧、Ｖｏは基準電圧である。 特許出願人　　　　　株式会社　ハアーモニー代　理　
人　　　　　弁理士　　恩１）博宣ト匂　　〜

Claims (1)

1. 【特許請求の範囲】 １　間口開閉部材（１）の絶対位置を検出し、その検出
   結果に比例して基準電圧（Ｖｏ）に対応するアナログ出
   力電圧（Ｖｐ）を出力するポテンショメータ（６）と、 前記ポテンショメータ（６）の出力電圧（Ｖｐ）をイン
   ピーダンス変換する第１のバッファアンプ（１５）と、 前記基準電圧（Ｖｏ）を所定電位間隔でｎ段に分割する
   抵抗器群（２１）と、 前記ｎ段に分割された電圧のうちからいずれかの段の電
   圧を選択する選択手段（２０）と、前記ｎ段に分割され
   た電圧のうち、前記ポテンショメータ（６）の出力電圧
   （Ｖｐ）に近似した電圧を選択させるべく前記選択手段
   （２０）を制御する駆動制御手段（８）と、 前記選択手段（２０）の出力電圧をインピーダンス変換
   する第２のバッファアンプ（２３）と、前記第１のバッ
   ファアンプ（１５）の出力電圧と第２のバッファアンプ
   （２３）の出力電圧との減算を行うとともに、その減算
   結果をｎ倍に増幅してＡ／Ｄ変換器（９）に出力する減
   算増幅器（３２）と を備えたことを特徴とするＡ／Ｄ変換器用前置増幅器。