CN101114514A - 差分电路和包括该差分电路的输出缓冲器电路 - Google Patents

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Abstract

一种以高供电电压和低供电电压运行的多功率系统中的输出缓冲器电路，包括前置驱动器和主驱动器。前置驱动器对第一和第二差分输入信号执行差分切换操作，以输出第一和第二差分输出信号。主驱动器对经DC消除的、且经电平平移的第一和第二差分输出信号执行差分切换操作，以输出第三和第四差分输出信号。主驱动器包括：差分切换电路，其包括第一和第二NMOS晶体管，并且对经DC消除的、且经电平平移的第一和第二差分输出信号执行差分切换操作，以输出第三和第四差分输出信号；以及均衡器，其耦合在第一和第二NMOS晶体管的源电极之间，并且控制第三和第四差分输出信号的带宽。

Description

差分电路和包括该差分电路的输出缓冲器电路
技术领域
本发明涉及半导体存储器件中的电源，并且更具体地涉及差分电路和包括该差分电路的输出缓冲器。
背景技术
在互补金属氧化物半导体(CMOS)中使用的供电电压已随着CMOS技术的发展而降低。因此，更加难于使用传统的CMOS电路来在输出缓冲器处提供高输出电压。
图1是图解采用具有低电压栅极氧化物的晶体管的传统输出缓冲器的电路图。
参照图1，传统的输出缓冲器电路包括耦合到例如大约1.2伏特的低供电电压VDDL的负载R11和R12、作用为差分切换电路的NMOS晶体管NT11和NT12、以及作用为响应于偏压Vc而运行的恒流源的NMOS晶体管NT13。
图1的输出缓冲器电路使用低供电电压VDDL来提供低电压输出信号。
具体地，图1的输出缓冲器电路接收在第一电压电平和第二电压电平之间漂移(swing)的两个差分输入电压VIn+和VIn-，并且使用低供电电压VDDL来提供在第三电压电平和第四电压电平之间漂移的差分输出电压VOut+和VOut-。
分别利用低电压栅极氧化物晶体管实现晶体管NT11和NT12。低电压栅极氧化物晶体管包括栅极介电层(例如，栅极氧化物)，其具有可忍耐低供电电压VDDL的电压电平的厚度。低电压栅极氧化物晶体管可具有与高电压栅极氧化物晶体管的厚度相比相对薄的栅极氧化物。
NMOS晶体管NT11和NT12的基体(body)即p衬底被耦合到地电平的偏压。由此，每个晶体管NT11和NT12的栅极和基体之间的最大电压差是低供电电压VDDL。
在图1的传统输出缓冲器电路中，利用低电压栅极氧化物NMOS晶体管来实现NMOS晶体管NT11和NT12，并且将高供电电压VDDH耦合到负载R11和R12，以便输出高电压输出信号。由此，每个晶体管NT11和NT12的栅极和基体之间的电压差，可能大于低电压栅极氧化物NMOS晶体管的1.2伏特的最大允许电压，由此可能使得薄栅极氧化物的可靠性恶化。
因此，因为如果使用薄栅极氧化物的低电压NMOS晶体管以便达到高运行速度、同时以便通过增加供电电压的电压电平而获得高电压输出信号，则图1的输出缓冲器的可靠性恶化，所以，必须利用厚栅极氧化物晶体管、即高电压晶体管作为差分切换晶体管实现输出缓冲器。
图2是图解采用具有高电压栅极氧化物的晶体管的传统输出缓冲器电路的电路图。
参照图2，输出缓冲器电路包括耦合到高供电电压VDDH的负载R2 1和R22、作用为差分切换电路的NMOS晶体管NT21和NT22、以及作用为恒流源的NMOS晶体管NT23。
图2的输出缓冲器电路使用高供电电压VDDH来提供高电压输出信号。
具体地，图2的输出缓冲器电路接收两个差分输入电压VIn+和VIn-，并且使用高供电电压VDDH来提供差分输出电压VOut+和VOut-，其最大电压电平基本上与高供电电压VDDH的电平相同。
利用高电压栅极氧化物晶体管来实现晶体管NT21和NT22，所述高电压栅极氧化物晶体管包括栅极氧化物，所述栅极氧化物具有足以使得栅极氧化物能够忍耐高供电电压VDDH的电压电平的厚度。NMOS晶体管NT21和NT22的基体被耦合到地电平的偏压。由此，每个晶体管NT11和NT12的栅极和基体之间的最大电压差是高供电电压VDDH。
由于与薄栅极氧化物晶体管相比驱动容量相对低，所以厚栅极氧化物晶体管不能提供高运行速度。
当NMOS晶体管NT21和NT22在以高供电电压VDDH运行的输出缓冲器电路中，采用低电压栅极氧化物NMOS晶体管时，每个晶体管NT1 和NT12的栅极和基体之间的最大电压差可能是高供电电压VDDH。
然而，由于高于低电压栅极氧化物晶体管的最大允许电压的偏压，低电压栅极氧化物晶体管的可靠性可能恶化。由此，难以在以高供电电压运行的输出缓冲器电路中采用低电压栅极氧化物晶体管。因此，以高供电电压运行以便获得高电压输出信号的传统输出缓冲器电路，不能同时提供高的运行可靠性和高的运行速度。也就是说，以高供电电压运行的传统输出缓冲器电路，不能同时提供高运行速度和高电压输出信号。
发明内容
根据本发明的各种方面，提供了能够输出高电压电平的差分信号的、以高供电电压运行的差分电路。
根据本发明的其他方面，提供了能够以很高速度输出高电压电平的差分信号的、以高供电电压和低供电电压运行的输出缓冲器。
在本发明的一个方面中，提供了一种被配置为以高供电电压运行的差分电路，其包括差分切换电路和均衡器。差分切换电路包括第一n型金属氧化物半导体(NMOS)晶体管和第二n型金属氧化物半导体(NMOS)晶体管，并且被配置为对第一差分输入信号和第二差分输入信号执行差分切换操作，以输出第一差分输出信号和第二差分输出信号，第一NMOS晶体管和第二NMOS晶体管中的每一个是高电压NMOS晶体管。均衡器被耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间，并且被配置为控制第一差分输出信号和第二差分输出信号的带宽。
可以在被配置为以高供电电压和低供电电压来运行的多电源系统中采用该差分电路。
差分电路还可包括电流源电路，其被耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间。
电流源电路可包括至少一个低电压NMOS晶体管。
电流源电路可被配置为响应于偏压而在饱和区域中运行，所述偏压被施加到至少一个低电压NMOS晶体管的栅极。
均衡器可包括耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间的带宽控制单元、以及耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间的均衡器控制单元。均衡器控制单元可被配置为响应于均衡器控制信号，控制第一NMOS晶体管和第二NMOS晶体管的源电极之间的电连接。
带宽控制单元可包括相互并联耦合的可变电容器和可变电阻器，并且可响应于带宽控制信号而确定可变电容器的电容和可变电阻器的电阻。
均衡器控制单元可包括第三NMOS晶体管，其具有被配置为接收均衡器控制信号的栅极。
第三NMOS晶体管可以是低电压NMOS晶体管。
第三NMOS晶体管可被配置为响应于均衡器控制信号而在饱和区域中运行，所述均衡器控制信号施加到第三NMOS晶体管的栅极。
差分电路还可包括耦合在高供电电压和差分切换电路之间的负载单元。
负载单元可包括：第一负载电路，其耦合在高供电电压和第一NMOS晶体管的漏电极之间；以及第二负载电路，其耦合在高供电电压和第二NMOS晶体管的漏电极之间。
根据本发明的另一方面，提供了一种差分电路，其包括：第一负载，其耦合到高供电电压；第二负载，其耦合到高供电电压；第一NMOS晶体管，其具有高电压栅极氧化物层，该第一NMOS晶体管具有被配置为接收第一输入信号的栅电极、以及耦合到第一负载的一个端子的漏电极；第二NMOS晶体管，其具有高电压栅极氧化物层，该第二NMOS晶体管具有被配置为接收第二输入信号的栅电极、以及耦合到第二负载的一个端子的漏电极，第一输入信号和第二输入信号构成差分信号；均衡器；以及切换电路，其与可变电阻器并联地耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间。均衡器包括：可变电容器，其耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间；以及可变电阻器，其耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间，并且与可变电容器并联。
差分电路还可包括在均衡器和地电压之间耦合的电流源。
可以在被配置为以高供电电压和低供电电压运行的多功率系统中采用该差分电路。
根据本发明的另一方面，提供了一种被配置为以高供电电压和低供电电压运行的多功率系统中的输出缓冲器电路。该输出缓冲器电路包括前置驱动器(pre-driver)、隔直(blocking)电容器单元、电压基准电路以及主驱动器。前置驱动器被配置为对第一差分输入信号和第二差分输入信号执行差分切换操作，以输出第一差分输出信号和第二差分输出信号。隔直电容器单元包括：被配置为消除第一差分输出信号的DC分量的第一隔直电容器、以及被配置为消除第二差分输出信号的DC分量的第二隔直电容器。第一隔直电容器的第一端子耦合到前置驱动器的第一输出端子。第二隔直电容器的第二端子耦合到前置驱动器的第二输出端子。电压基准电路耦合到第一隔直电容器的第二端子、以及第二隔直电容器的第二端子，并且被配置为平移经DC消除的第一差分输出信号和第二差分输出信号的电压电平。主驱动器被配置为对经DC消除的、且经电平平移的第一差分输出信号和第二差分输出信号执行差分切换操作，以输出第三差分输出信号和第四差分输出信号。该主驱动器包括：差分切换电路，其包括第一NMOS晶体管和第二NMOS晶体管，并且被配置为对经DC消除的、且经电平平移的第一差分输出信号和第二差分输出信号执行差分切换操作，以输出第三差分输出信号和第四差分输出信号；以及均衡器，其耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间，并且被配置为控制第三差分输出信号和第四差分输出信号的带宽。
第一NMOS晶体管和第二NMOS晶体管可以是高电压NMOS晶体管。
输出缓冲器还可包括在第一NMOS晶体管和第二NMOS晶体管的源电极之间耦合的电流源电路。
均衡器可包括：带宽控制单元，耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间；以及均衡器控制单元，耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间，并且被配置为响应于均衡器控制信号，控制第一NMOS晶体管和第二NMOS晶体管的源电极之间的电连接。
输出缓冲器还可包括在高供电电压和差分电路之间耦合的负载电路。
前置驱动器可包括前置级差分切换电路，其包括第三NMOS晶体管和第四NMOS晶体管，并且被配置为对第一差分输入信号和第二差分输入信号执行差分切换操作，以输出第一差分输出信号和第二差分输出信号。第三NMOS晶体管和第四NMOS晶体管的每一个可以是低电压NMOS晶体管。
第三NMOS晶体管和第四NMOS晶体管的每个源电极可以耦合在公共源节点上。
前置驱动器还可包括在公共源节点和地电压之间耦合的前置级电流源电路。
前置级电流源电路可包括具有低电压栅极氧化物层的至少一个NMOS晶体管。
前置级电流源电路可被配置为响应于偏压而在饱和区域中运行，所述偏压施加到具有低电压栅极氧化物层的至少一个NMOS晶体管的栅极。
前置驱动器还可包括在低供电电压和前置差分切换电路之间耦合的前置级负载单元。
前置级负载单元可包括耦合在低供电电压和第三NMOS晶体管的漏电极之间的第一前置级负载电路、以及耦合在低供电电压和第四NMOS晶体管的漏电极之间的第二前置级负载电路。
因而，输出缓冲器电路能够同时提供高运行速度和高电压输出信号。
附图说明
图1是图解采用具有低电压栅极氧化物的晶体管的传统输出缓冲器的电路图。
图2是图解采用具有高电压栅极氧化物的晶体管的传统输出缓冲器电路的电路图。
图3是图解根据本发明的一个方面的、采用具有高电压栅极氧化物的晶体管的差分电路的实施例的电路图。
图4是图解根据本发明的一个方面的、多功率系统的输出缓冲器电路的实施例的框图。
图5是图解在图4的输出缓冲器电路中的前置驱动器的电路图的实施例。
图6是图解在图4的输出缓冲器电路中的主驱动器的实施例的电路图。
图7是图解施加到图3的差分电路和图4到图6的输出缓冲器电路的、高供电电压VDDH和低供电电压VDDL的电平的图。
图8是图解将图7的低供电电压VDDL施加到图5的前置驱动器和图6的主驱动器时、以4.25Gbps运行的输出缓冲器的输出波形的仿真图。
图9A和图9B是图解将图7的低供电电压VDDL施加到图5的前置驱动器和将图7的高供电电压VDDH施加到图6的主驱动器时、以4.25Gbps运行的输出缓冲器的输出波形的仿真图。
具体实施方式
现在将参照附图更完整地描述本发明的实施例，附图中示出了本发明的实施例。然而，本发明可以以许多不同的形式来实现，而不应被理解为限于在此阐述的实施例。而是，提供这些实施例，使得此公开将透彻完整，并且将完整地向本领域技术人员传达本发明的范围。遍及此申请相同的附图标记指代相同的元素。
将理解，尽管这里可能使用术语第一、第二等来描述各个元件，但这些元件不应受到这些术语的限制。使用这些术语来将一个元件区别于另一元件。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不会脱离本发明的范围。如在此所使用的，术语“和/或”包括相关联的列出的项目中的任一个或多个和它们的所有组合。
将理解，当将元件称为“连接”或“耦合”到另一元件时，其可以被直接连接或耦合到其他元件，或存在居间元件。相反，当将元件称为“直接连接”或“直接耦合”到另一元件时，不存在居间元件。用于描述元件之间关系的其他词语应该以相同的方式来理解(例如，“之间”对“直接之间”，“相邻”对“直接相邻”等)。
在此使用的术语是为了描述具体实施例，而并不意图限制本发明。如在此所使用的，单数形式“一个(a)”、“一个(an)”和“这个(the)”意图同样包括复数形式，除非上下文清楚地另有所指。还将理解，当在此被使用术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”和/或“包括(including)”时，指示存在所述的特征、整体、步骤、运行、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、运行、元件、组件和/或它们的集合。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通人员通常理解的相同的含义。还将理解，如在通常使用的字典中定义的那些的术语，应当理解为具有与它们在相关领域的环境中的含义相一致的含义，并且不应被理想化或过于形式意义地理解，除非在此清楚地定义。
图3是图解根据本发明的各个方面的、采用具有高电压栅极氧化物的晶体管的差分电路的示例实施例的电路图。可在使用高供电电压和低供电电压的多功率系统中采用这样的差分电路。
参照图3，差分电路100包括负载单元15、差分切换电路30、均衡器40以及电流源70，其中负载单元15包括耦合到高供电电压VDDH的第一负载电路10和第二负载电路20。
可利用电阻器来实现第一负载电路10和第二负载电路20。例如，在此实施例中，第一负载电路10包括电阻器R31，而第二负载电路20包括电阻器R32。可利用其他电路元件来实现第一负载电路10和第二负载电路20，如可作用为负载的晶体管等。
差分切换电路30可包括N型金属氧化物半导体(NMOS)晶体管NT31和NT32。NMOS晶体管NT31接收第一差分输入信号VIn+，而NMOS晶体管NT32接收第二差分输入信号VIn-。可利用接收第一差分输入信号VIn+的多于两个的NMOS晶体管、以及接收第二差分输入信号VIn-的多于两个的NMOS晶体管来实现差分切换电路30。
NMOS晶体管NT31和NT32采用能够忍耐高供电电压VDDH的电压电平的厚栅极氧化物。
均衡器40包括带宽控制单元50和均衡器控制单元60。
带宽控制单元50包括在NMOS晶体管NT31和NT32的源电极之间相互并联的可变电容器Ceq和可变电阻器Req。带宽控制单元50响应于来自控制器(未示出)的带宽控制信号，控制第一差分输出信号和第二差分输出信号VOut+和VOut-的带宽。可变电容器Ceq可包括并联耦合的多个电容器，并且提供响应于控制信号的电容。可变电阻器Req可包括串联耦合的多个电阻器，并且提供响应于控制信号的电阻。
均衡器控制单元60可包括在NMOS晶体管NT31和NT32的源电极之间耦合的NMOS晶体管NT33。响应于从控制器(未示出)施加到NMOS晶体管NT33的栅极的均衡器控制信号，导通/截止NMOS晶体管NT33。当导通或截止NMOS晶体管NT33时，NMOS晶体管NT33的两端子短路或断路，由此带宽控制单元50对差分切换电路30起作用或不起作用。NMOS晶体管NT33可采用薄栅极氧化物。
电流源70可包括NMOS晶体管NT34和NT35，它们可以是低电压NMOS晶体管。晶体管NT34和NT35具有耦合到偏压Vc的栅极，并且在饱和区域中运行。可通过偏压Vc确定由晶体管NT34和NT35提供的恒定电流的幅值。可利用作用为电流源的任何其他电路元件来实现电流源70。例如，可由包括电阻器的负载电路来替代电流源70。图3中的NMOS晶体管的各基体耦合到地电压GND。
图3的差分电路经由晶体管NT31和NT32的栅极而接收第一差分输入信号VIn+和第二差分输入信号VIn-，所述第一差分输入信号VIn+和第二差分输入信号VIn-在第一电压电平和第二电压电平之间漂移，对第一差分输入信号VIn+和第二差分输入信号VIn-执行差分切换，并且向晶体管NT31和NT32的漏极提供第一差分输出信号VOut+和第二差分输出信号VOut-，所述第一差分输出信号VOut+和第二差分输出信号VOut-在第三电压电平和第四电压电平之间漂移。即，图3的差分电路以高供电电压VDDH作为功率源来运行，以便提供高电压输出信号。
图4是图解根据本发明的一个方面的、多功率系统的输出缓冲器电路的示例实施例的框图。
参照图4，输出缓冲器电路200包括前置驱动器300和主驱动器400。输出缓冲器电路200还可包括用于隔离DC分量的隔直电容器单元250，其包括在前置驱动器300和主驱动器400之间的第一隔直电容器CB1和第二隔直电容器CB2。此外，输出缓冲器电路200还可在前置驱动器300和主驱动器400之间包括电压基准电路500用于平移电压电平。
图5是图解图4的输出缓冲器电路中的前置驱动器的实施例的电路图。
参照图5，前置驱动器300包括前置级负载单元315、前置级差分切换电路330以及前置级电流源340，其中前置级负载单元315包括耦合到低供电电压VDDL的第一前置级负载电路310和第二前置级负载电路320。
可分别利用电阻器R51和R52来实现第一前置级负载电路和第二前置级负载电路310和320。
尽管已具体描述了示例实施例及其优点，然而应当理解，可对此进行各种改变、替换和变化，而不会脱离本发明的范围。例如，可利用其他电路元件，如作用为负载的晶体管等，来实现第一前置级负载电路和第二前置级负载电路310和320。
前置级差分切换电路330可包括NMOS晶体管NT51和NT52。NMOS晶体管NT51接收第一差分输入信号VIn+，而NMOS晶体管NT52接收第二差分输入信号VIn-。可利用接收第一差分输入信号VIn+的多于两个的NMOS晶体管、以及接收第二差分输入信号VIn-的多于两个的NMOS晶体管来实现差分切换电路330。
NMOS晶体管NT51和NT52采用能够忍耐低供电电压VDDL的电压电平的薄栅极氧化物。
前置级电流源340可包括NMOS晶体管NT53和NT54，其中每个NMOS晶体管NT53和NT54的源极在公共源节点N1耦合在一起。晶体管NT53和NT54可采用薄栅极氧化物。晶体管NT53和NT54具有耦合到偏压Vc的栅极，并且在饱和区域中运行。可通过偏压Vc确定由晶体管NT53和NT54提供的恒定电流的幅值。可利用作用为电流源的任何其他电路元件来实现前置级电流源340。例如，可由包括电阻器的负载电路来替代前置级电流源340。
前置驱动器300经由晶体管NT51和NT52的栅极，接收第一差分输入信号Vin1+和第二差分输入信号Vin1-，所述第一差分输入信号Vin1+和第二差分输入信号Vin1-在第一电压电平和第二电压电平之间漂移，对第一差分输入信号Vin1+和第二差分输入信号Vin1-执行差分切换，并且向晶体管NT51和NT52的漏极提供第一差分输出信号VOut1+和第二差分输出信号VOut1-，所述第一差分输出信号VOut1+和第二差分输出信号VOut1-在第三电压电平和第四电压电平之间漂移。即，图5的前置驱动器以低供电电压VDDL作为供电电压来运行，以相对高速地提供低电压输出信号。
第一隔直电容器CB1和第二隔直电容器CB2分别消除第一差分输出信号VOut1+和第二差分输出信号VOut1-的DC分量。经DC消除的第一差分输出信号VOut1+和第二差分输出信号VOut1-的电压电平，不足以驱动主驱动器400的晶体管，因为这些晶体管采用了厚栅极氧化物。因此，前置驱动器300和主驱动器400之间的电压基准电路500，将经DC消除的第一差分输出信号VOut1+和第二差分输出信号VOut1-的各电压电平，平移为足以驱动采用主驱动器400的厚栅极氧化物的晶体管的各电平。
图6是图解在图4的输出缓冲器电路中的主驱动器的实施例的电路图。
参照图6，主驱动器400包括负载单元415、差分切换电路430、均衡器440以及电流源470，其中负载单元415包括耦合到高供电电压VDDH的第一负载电路410和第二负载电路420。
可利用电阻器来实现第一负载电路410和第二负载电路420。例如，第一负载电路410包括电阻器R61，而第二负载电路420包括电阻器R62。
差分切换电路430可包括采用厚栅极氧化物的NMOS晶体管NT61和NT62。
均衡器440包括带宽控制单元450和均衡器控制单元460。带宽控制单元450包括可变电容器Ceq和可变电阻器Req，并且接收带宽控制信号。均衡器控制单元450接收均衡器控制信号。
电流源470包括采用薄栅极氧化物的NMOS晶体管NT64和NT65。
图6的主驱动器400的运行基本类似于图3的差分电路100的运行。
主驱动器400经由晶体管NT61和NT62的栅极，接收经DC消除的且平移了电平的第一输出信号和第二输出信号VIn2+和VIn2-，对经DC消除的且平移了电平的第一输出信号和第二输出信号VIn2+和VIn2-执行差分切换，并且提供具有高电压电平的第三输出信号和第四输出信号VOut2+和VOut2-。
主驱动器400的均衡器440能够解决由于DC消除和电平平移所造成的附加电路负载而引起的、以及由于采用主驱动器400的厚栅极氧化物的晶体管所造成的寄生电容而引起的信号失真。即，通过基于带宽控制信号来控制可变电容器Ceq和可变电阻器Req，可根据应用和电路特性来控制第三输出信号和第四输出信号VOut2+和VOut2-的带宽。
图7是图解高供电电压VDDH和低供电电压VDDL的电平的图，所述高供电电压VDDH和低供电电压VDDL施加到图3的差分电路1 00和图4、图5以及图6的输出缓冲器电路200。
图8是图解将图7的低供电电压VDDL施加到图5的前置驱动器和图6的主驱动器时、以4.25Gbps运行的输出缓冲器的输出波形(即VOut2+和VOut2-)的仿真图。
图9A和图9B是图解将图7的低供电电压VDDL施加到图5的前置驱动器、并将图7的高供电电压VDDH施加到图6的主驱动器时、以4.25Gbps运行的输出缓冲器的输出波形(即VOut2+和VOut2-)的仿真图。
参照图8，图8的输出波形具有大约600mV的峰峰(peak-to-peak)电压电平、以及大约400psec的半周期驱动时间。然而，参照图9A和图9B，根据此示例实施例的输出缓冲器电路的输出波形，具有大约1600mV的峰峰电压电平、以及大约200psec的半周期驱动时间。因此，该输出缓冲器电路能够以相对高的速度来输出高电平信号。
如上所述，可在以高供电电压和低供电电压运行的多功率系统中，采用根据此公开的差分电路和包括该差分电路的输出缓冲器电路。前置驱动器包括采用低电压NMOS晶体管的差分电路，并且主驱动器包括采用高电压NMOS晶体管的差分电路。因此，输出缓冲器电路能够同时提供运行速度和高电压输出信号。
尽管已详细描述了根据本发明的各个方面的示例实施例及其优点，但应当理解，可对此进行各种改变、替代和更改，而不会脱离本发明的范围。权利要求意图要求字面意义描述的及其所有等效，包括落入每个权利要求范围的所有修改和变型。
相关申请的交叉引用
此申请要求在35USC§119下的、于2006年7月24日向韩国知识产权局(KIPO)提交的韩国专利申请No.10-2006-0068839的优先权，该申请全部内容通过引用在此并入。

Claims (27)

1.一种被配置为以高供电电压运行的差分电路，该差分电路包括：
差分切换电路，其包括第一n型金属氧化物半导体(NMOS)晶体管和第二n型金属氧化物半导体(NMOS)晶体管，并且被配置为对第一差分输入信号和第二差分输入信号执行差分切换操作，以输出第一差分输出信号和第二差分输出信号，第一NMOS晶体管和第二NMOS晶体管的每一个是高电压NMOS晶体管；以及
均衡器，其耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间，并且被配置为控制所述第一差分输出信号和第二差分输出信号的带宽。
2.如权利要求1所述的差分电路，其中在被配置为以高供电电压和低供电电压运行的多功率系统中采用所述差分电路。
3.如权利要求2所述的差分电路，还包括电流源电路，其耦合在第一NMOS晶体管和第二NMOS晶体管的源电极之间。
4.如权利要求3所述的差分电路，其中所述电流源电路包括至少一个低电压NMOS晶体管。
5.如权利要求4所述的差分电路，其中所述电流源电路被配置为响应于偏压在饱和区域中运行，所述偏压施加到所述至少一个低电压NMOS晶体管的栅极。
6.如权利要求3所述的差分电路，其中所述均衡器包括：
带宽控制单元，其耦合在所述第一NMOS晶体管和第二NMOS晶体管的源电极之间；以及
均衡器控制单元，其耦合在所述第一NMOS晶体管和第二NMOS晶体管的源电极之间，并且被配置为响应于均衡器控制信号，控制所述第一NMOS晶体管和第二NMOS晶体管的源电极之间的电连接。
7.如权利要求6所述的差分电路，其中所述带宽控制单元包括相互并联耦合的可变电容器和可变电阻器，并且响应于带宽控制信号，确定可变电容器的电容和可变电阻器的电阻。
8.如权利要求6所述的差分电路，其中所述均衡器控制单元包括第三NMOS晶体管，其具有被配置为接收所述均衡器控制信号的栅极。
9.如权利要求8所述的差分电路，其中所述第三NMOS晶体管是低电压NMOS晶体管。
10.如权利要求9所述的差分电路，其中所述第三NMOS晶体管被配置为响应于施加到第三NMOS晶体管的栅极的均衡器控制信号，在饱和区域中运行。
11.如权利要求3所述的差分电路，还包括负载单元，其耦合在高供电电压和差分切换电路之间。
12.如权利要求11所述的差分电路，其中所述负载单元包括：
第一负载电路，其耦合在高供电电压和第一NMOS晶体管的漏电极之间；以及
第二负载电路，其耦合在高供电电压和第二NMOS晶体管的漏电极之间。
13.一种差分电路，包括：
第一负载，其耦合到高供电电压；
第二负载，其耦合到所述高供电电压；
第一NMOS晶体管，其具有高电压栅极氧化物层，该第一NMOS晶体管具有被配置为接收第一输入信号的栅电极、以及耦合到所述第一负载的一个端子的漏电极；
第二NMOS晶体管，其具有高电压栅极氧化物层，该第二NMOS晶体管具有被配置为接收第二输入信号的栅电极、以及耦合到所述第二负载的一个端子的漏电极，所述第一输入信号和第二输出信号构成差分信号；
均衡器，其包括：
可变电容器，其耦合在所述第一NMOS晶体管和第二NMOS晶体管的源电极之间，以及
可变电阻器，其耦合在所述第一NMOS晶体管和第二NMOS晶体管的源电极之间，并且与所述可变电容器并联；以及
切换电路，其与所述可变电阻器并联地耦合在所述第一NMOS晶体管和第二NMOS晶体管的源电极之间。
14.如权利要求13所述的差分电路，还包括在所述均衡器和地电压之间耦合的电流源。
15.如权利要求14所述的差分电路，其中在被配置为以高供电电压和低供电电压运行的多功率系统中采用所述差分电路。
16.一种被配置为以高供电电压和低供电电压运行的多功率系统中的输出缓冲器电路，该输出缓冲器电路包括：
前置驱动器，被配置为对第一差分输入信号和第二差分输入信号执行差分切换操作，以输出第一差分输出信号和第二差分输出信号；
隔直电容器单元，其包括被配置为消除所述第一差分输出信号的DC分量的第一隔直电容器、以及被配置为消除所述第二差分输出信号的DC分量的第二隔直电容器，所述第一隔直电容器的第一端子耦合到所述前置驱动器的第一输出端子，所述第二隔直电容器的第一端子耦合到所述前置驱动器的第二输出端子；
电压基准电路，其耦合到所述第一隔直电容器的第二端子、以及第二隔直电容器的第二端子，并且被配置为平移经DC消除的第一差分输出信号和第二差分输出信号的各电压电平；以及
主驱动器，被配置为对经DC消除的、且经电平平移的第一差分输出信号和第二差分输出信号执行差分切换操作，以输出第三差分输出信号和第四差分输出信号，所述主驱动器包括：
差分切换电路，其包括第一NMOS晶体管和第二NMOS晶体管，并且被配置为对经DC消除的、且经电平平移的第一差分输出信号和第二差分输出信号执行差分切换操作，以输出第三差分输出信号和第四差分输出信号；以及
均衡器，其耦合在所述第一NMOS晶体管和第二NMOS晶体管的源电极之间，并且被配置为控制所述第三差分输出信号和第四差分输出信号的带宽。
17.如权利要求16所述的输出缓冲器，其中所述第一NMOS晶体管和第二NMOS晶体管是高电压NMOS晶体管。
18.如权利要求16所述的输出缓冲器，还包括在所述第一NMOS晶体管和第二NMOS晶体管的源电极之间耦合的电流源电路。
19.如权利要求18所述的输出缓冲器，其中所述均衡器包括：
带宽控制单元，其耦合在所述第一NMOS晶体管和第二NMOS晶体管的源电极之间；以及
均衡器控制单元，其耦合在所述第一NMOS晶体管和第二NMOS晶体管的源电极之间，并且被配置为响应于均衡器控制信号，控制所述第一NMOS晶体管和第二NMOS晶体管的源电极之间的电连接。
20.如权利要求19所述的输出缓冲器，还包括在高供电电压和差分电路之间耦合的负载电路。
21.如权利要求16所述的输出缓冲器，其中所述前置驱动器包括：
前置级差分切换电路，其包括第三NMOS晶体管和第四NMOS晶体管，并且被配置为对第一差分输入信号和第二差分输入信号执行差分切换操作，以输出第一差分输出信号和第二差分输出信号，所述第三NMOS晶体管和第四NMOS晶体管的每一个是低电压NMOS晶体管。
22.如权利要求21所述的输出缓冲器，其中所述第三NMOS晶体管和第四NMOS晶体管的每个源电极在公共源节点耦合。
23.如权利要求22所述的输出缓冲器，还包括在所述公共源节点和地电压之间耦合的前置级电流源电路。
24.如权利要求23所述的输出缓冲器，其中所述前置级电流源电路包括具有低电压栅极氧化物层的至少一个NMOS晶体管。
25.如权利要求24所述的输出缓冲器，其中所述前置级电流源电路被配置为响应于偏压而在饱和区域中运行，所述偏压施加到所述具有低电压栅极氧化物层的至少一个NMOS晶体管的栅极。
26.如权利要求25所述的输出缓冲器，其中所述前置驱动器还包括在低供电电压和前置差分切换电路之间耦合的前置级负载单元。
27.如权利要求26所述的输出缓冲器，其中所述前置级负载单元包括：
第一前置级负载电路，其耦合在低供电电压和所述第三NMOS晶体管的漏电极之间；以及
第二前置级负载电路，其耦合在低供电电压和所述第四NMOS晶体管的漏电极之间。
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Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20080130