JP2003179468A - Ｃｍｏｓヒステリシスコンパレータ - Google Patents

Abstract

(57)【要約】 【課題】 動作時に発生する基準電圧の変動を回避する
ことができるヒステリシスコンパレータを提供する。 【解決手段】 ソースに電流源が接続されたトランジス
タＱ１，Ｑ２，Ｑ５と、前記トランジスタＱ１，Ｑ２，
Ｑ５のソース電圧を入力とする差動増幅器３と、前記差
動増幅器３の入力に接続されたトランジスタＱ８と、前
記差動増幅器３の出力電圧をゲートに受けるトランジス
タＱ７と、トランジスタＱ７の出力レベルによって前記
トランジスタＱ８をスイッチングするためのインバータ
とを備え、ヒステリシスコンパレータの基準電圧源のレ
ベルシフト量を、ヒステリシスコンパレータ自身の出力
信号によって切り替えるようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＭＯＳトランジス
タで構成されたヒステリシス特性を有するコンパレータ
（以下ヒステリシスコンパレータという）に関するもの
である。

【０００２】

【従来の技術】以下、従来のヒステリシスコンパレータ
について図面を参照しながら説明する。図４は従来のヒ
ステリシスコンパレータの回路構成の一例を示す回路
図、図５は一般的なＭＯＳ回路において配線にＭＯＳト
ランジスタのポリシリコンゲートを利用した一例を示す
平面図、図６は従来のヒステリシスコンパレータの使用
例を示す回路図、図７は図６に示した回路の問題点を回
避する一構成例を示す回路図である。

【０００３】図４において、２１はヒステリシスを持た
ない通常のコンパレータ、２２は出力端子、２３は反転
入力端子、２５は基準電圧源、２６は基準電圧端子、２
７はヒステリシスコンパレータでコンパレータ２１，抵
抗Ｒ２２，Ｒ２１により構成される。

【０００４】コンパレータ２１の非反転入力端子には抵
抗Ｒ２２を介して基準電圧ＶＲＥＦ１が供給されると共
に、コンパレータ２１の出力が抵抗Ｒ２１を介して帰還
されている。反転入力端子２３に信号が供給され、その
信号を比較電圧ＶＮと比較して得られた信号電圧Ｖｏが
出力端子２２より出力される。ここで、コンパレータ２
１の非反転入力端子に供給される比較電圧ＶＮを作る基
準電圧をＶＲＥＦ１とし、抵抗Ｒ２１、Ｒ２２に流れる
電流をそれぞれＩ２１、Ｉ２２とすると（数１），（数
２）が成り立つ。

【０００５】

【数１】Ｉ２１＝（Ｖｏ−ＶＮ）／Ｒ２１

【０００６】

【数２】Ｉ２２＝（ＶＮ−ＶＲＥＦ１）／Ｒ２２ また、コンパレータ２１の入力電流が無視できるなら同
時に(数３)も成り立つ。

【０００７】

【数３】Ｉ２１＝Ｉ２２ 上記（数１），（数２），（数３）より比較電圧ＶＮは
(数４)によって示される。

【０００８】

【数４】ＶＮ＝（Ｒ２２×Ｖｏ＋Ｒ２１×ＶＲＥＦ１）
／（Ｒ２１＋Ｒ２２） ここで、Ｈレベル時の出力電圧をＶｏＨ、Ｌレベル時の
出力電圧をＶｏＬとし、その際の比較電圧をそれぞれＶ
ＮＨ、ＶＮＬとするとヒステリシス幅ＶＨＩＳは(数５)
によって示される。

【０００９】

【数５】ＶＨＩＳ＝ＶＮＨ−ＶＮＬ＝（ＶｏＨ−Ｖｏ
Ｌ）×Ｒ２２／（Ｒ２１＋Ｒ２２）

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな構成では、コンパレータの出力から抵抗を介して非
反転入力端子に帰還がかけられているため、基準電圧源
に電流が流れ、これに起因して基準電圧が変動してしま
うという欠点がある。この電圧変動はセンサー用アンプ
など回路全体が電源の１／２の電圧を基準として高いゲ
インを必要とするシステムにおいてはそのわずかな変動
があっても大きな問題となり、また、基準電圧を他回路
にも使用している場合、他回路の基準電圧も変動してし
まうため、他回路の基準電圧とは別の基準電圧源の作
製、又は他回路への供給ラインとは分離した独立配線が
必要となる。

【００１１】例えば、図６に示すように抵抗Ｒ２３，Ｒ
２４により入力電圧が供給されているバッファアンプ２
８の基準電圧ＶＲＥＦ１を回路Ａ，回路Ｂ及びヒステリ
シスコンパレータ２７に供給する場合、ヒステリシスコ
ンパレータ２７の基準電圧を回路Ｂの基準電圧の配線と
共通にすると抵抗Ｒ２１，Ｒ２２及びポリシリコンなど
の配線抵抗成分ＲＪ２２，ＲＪ２１を通してヒステリシ
スコンパレータ２７の出力から基準電圧ＶＲＥＦ１に電
流が流れ込んで電圧降下が起こり、回路Ｂの基準電圧が
変動してしまうため、図７に示すようにヒステリシスコ
ンパレータ２７への基準電圧の供給ラインは独立して配
線する必要がある。

【００１２】このようなＭＯＳトランジスタで構成した
コンパレータは入力電流が流れないという特長を有して
おり、入力端で電圧降下が発生しないため図５に示すよ
うにＭＯＳトランジスタのポリシリコンゲートを配線と
して使用することができ、マスク設計が容易になるとい
う特長はあるものの、前記の回路においては、配線抵抗
ＲＪ２２がヒステリシスコンパレータの中の抵抗Ｒ２２
と直列接続となるため、ヒステリシス幅は抵抗ＲＪ２２
を加味して設計する必要があり、また、図５に示すよう
にＭＯＳトランジスタのゲートを通った後の電位をこの
ような従来型のヒステリシスコンパレータの基準電源と
して用いることはできないという問題がある。

【００１３】このように、ヒステリシスコンパレータの
動作時に発生する基準電圧の変動はこの種の回路として
大きな問題点を含んでいる。

【００１４】本発明は上記従来の問題点を解決するもの
であり、動作時に発生する基準電圧の変動を回避するこ
とができるヒステリシスコンパレータを提供することを
目的とする。

【００１５】

【課題を解決するための手段】本発明のヒステリシスコ
ンパレータは、出力電圧を抵抗分割によって入力に帰還
することなく、ＭＯＳトランジスタによる基準電圧源の
レベルシフト量を２種設け、これを自身の出力信号によ
って切り替えるように構成したものである。

【００１６】この発明によれば、コンパレータの動作が
基準電圧に影響を及ぼさないヒステリシスコンパレータ
を実現することができる。

【００１７】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照しながら説明する。図１は本発明のヒス
テリシスコンパレータの一実施の形態における構成を示
す回路図、図２は図１のヒステリシスコンパレータの動
作特性を示すグラフ、図３は本発明のヒステリシスコン
パレータの一実施の形態における使用例を示す回路図で
ある。

【００１８】図１及び図３において、１は正側電源端
子、２は負側電源端子、３は差動増幅器、４はインバー
タ、５は入力電圧端子、６は基準電圧端子、７は反転出
力端子、８は非反転出力端子、９，１０，１１，１２，
１３は電流源、１４ヒステリシスコンパレータ、１５は
バッファアンプ、Ｑ１，Ｑ２，Ｑ５，Ｑ７，Ｑ９，Ｑ１
０はＰｃｈのＭＯＳトランジスタ、Ｑ３，Ｑ４，Ｑ６，
Ｑ８はＮｃｈのＭＯＳトランジスタをそれぞれ示してい
る。

【００１９】回路構成としては、入力電圧ＶＩＮをゲー
トに受けるトランジスタＱ１はソースに電流Ｉ１を流す
電流源９が接続され、ドレインは負側電源端子２に接続
されており、同様に基準電圧ＶＲＥＦをゲートに受ける
トランジスタＱ２はソースに電流Ｉ２を流す電流源１０
が接続され、ドレインは負側電源端子２に接続されてい
る。トランジスタＱ１，Ｑ２のソースはそれぞれ差動増
幅器３の入力を構成するトランジスタＱ３，Ｑ４のゲー
トに接続されている。さらにトランジスタＱ２と同様に
基準電圧ＶＲＥＦをゲートに受けるトランジスタＱ５は
ソースに電流Ｉ５を流す電流源１２が接続され、ドレイ
ンは負側電源端子２に接続されており、トランジスタＱ
５のドレイン電圧をゲートに受けるトランジスタＱ６は
トランジスタＱ４と並列に接続されている。差動増幅器
３の出力をゲートに受けるトランジスタＱ７は、ドレイ
ンに電流源１３が接続され、ソースは正側電源端子１に
接続されている。またトランジスタＱ７のドレインはイ
ンバータ４の入力に接続され、インバータ４の出力電圧
をゲートに受けるトランジスタＱ８はソースが負側電源
端子２に接続され、ドレインがトランジスタＱ６のゲー
トに接続されている。この例で示されるヒステリシスコ
ンパレータ１４の出力は、反転出力の場合はトランジス
タＱ７のドレイン電圧ＶＯＵＴ１となり、非反転出力の
場合はインバータ４の出力電圧ＶＯＵＴ２となる。

【００２０】次にその動作について詳細に説明する。

【００２１】ここで、ヒステリシスコンパレータ１４の
出力は反転出力端子７に現れるものとし、Ｉ１＝Ｉ２＝
Ｉ５とし、トランジスタＱ３，Ｑ４，Ｑ６は同一サイズ
であり、トランジスタＱ１，Ｑ２，Ｑ５のゲート長は同
一とし、ゲート幅はそれぞれＷ１，Ｗ２，Ｗ５とし、Ｗ
５＜Ｗ１＜Ｗ２と仮定する。

【００２２】まずＶＩＮ＞＞ＶＲＥＦである場合を考え
る。この回路例において実際の比較する基準電圧はトラ
ンジスタＱ４のゲート電圧ＶＧ４またはトランジスタＱ
６のゲート電圧ＶＧ６であり、比較される電圧はトラン
ジスタＱ３のゲート電圧ＶＧ３である。一般にＭＯＳト
ランジスタに流れるドレイン電流は(数６)で示される。

【００２３】

【数６】ＩＤＳ＝（μ×ＣＯＸ／２）×（Ｗ／Ｌ）×
（ＶＧＳ−ＶＴ）^２ ただし、μは電子移動度、ＣＯＸはゲート酸化膜の単位
容量、Ｗはゲート幅、Ｌはゲート長、ＶＧＳはゲート・
ソース間電圧、ＶＴは閾値電圧である。トランジスタＱ
１，Ｑ２，Ｑ５のゲート・ソース間電圧をそれぞれＶＧ
Ｓ１，ＶＧＳ２，ＶＧＳ５とするとトランジスタＱ１，
Ｑ２，Ｑ５のゲート電圧は以下の(数７)，(数８)，(数
９)で示される。

【００２４】

【数７】ＶＧ３＝ＶＩＮ＋ＶＧＳ１

【００２５】

【数８】ＶＧ４＝ＶＲＥＦ＋ＶＧＳ２

【００２６】

【数９】ＶＧ６＝ＶＲＥＦ＋ＶＧＳ５ 上で仮定したＷ５＜Ｗ１＜Ｗ２と（数６）よりＶＧＳ２
＜ＶＧＳ１＜ＶＧＳ５となりＶＩＮ＞＞ＶＲＥＦである
ので、ＶＧ３＞＞ＶＧ６＞ＶＧ４となる。これによりト
ランジスタＱ３はオン状態となり、差動出力はＨレベル
となる。これを受けてトランジスタＱ７はオフ状態とな
るので出力ＶＯＵＴ１はＬレベルとなる。また出力ＶＯ
ＵＴ２がＨレベルとなるためトランジスタＱ８がオン状
態となるので、ＶＧ６がＬレベルとなり、トランジスタ
Ｑ６はオフ状態となる。この状態から出力を反転するに
は、入力する電圧ＶＩＮとして、

【００２７】

【数１０】ＶＧ３＝ＶＩＮ＋ＶＧＳ１ ＜ ＶＲＥＦ＋
ＶＧＳ２＝ＶＧ４ を満たさなければならない。

【００２８】次にＶＩＮ＜＜ＶＲＥＦである場合を考え
る。この場合ＶＧ３＜＜ＶＧ４＜ＶＧ６となり、トラン
ジスタＱ３はオフ状態となり、差動出力はＬレベルとな
る。これを受けてトランジスタＱ７はオン状態となるの
で、出力ＶＯＵＴ１はＨレベルとなり、トランジスタＱ
８はオフ状態となる。ここでトランジスタＱ４とＱ６が
ともにオン状態となるが、ＶＧ４＜ＶＧ６により差動入
力としてはトランジスタＱ６が支配的となる。従ってこ
の状態から出力を反転するには、入力する電圧ＶＩＮと
して、

【００２９】

【数１１】ＶＧ３＝ＶＩＮ＋ＶＧＳ１ ＞ ＶＲＥＦ＋
ＶＧＳ５＝ＶＧ６ を満たさなければならない。

【００３０】上記（数１１）及び（数１２）より、ヒス
テリシス幅ＶＨＩＳは次式によって示される。

【００３１】

【数１２】 ＶＨＩＳ＝ＶＧ６−ＶＧ４＝ＶＧＳ５−ＶＧＳ２ つまりヒステリシス幅はトランジスタのゲート・ソース
間電圧によって決まるのである。このようにして、図１
の回路のヒステリシス特性は図２のように表される。

【００３２】このような構成によれば、比較電圧を基準
電圧そのものではなく、上記トランジスタのゲート・ソ
ース間電圧を介した電圧を利用しているため、この電圧
を変化させることにより、自由にヒステリシス幅を設定
することが可能となる。この例では上記トランジスタの
サイズを変化させることにより上記トランジスタのゲー
ト・ソース間電圧を変化させたが、上記トランジスタに
接続される電流源の電流比を変えることによってもゲー
ト・ソース間電圧を変化させることができ、自由にヒス
テリシス幅を設定することが可能である。ＭＯＳトラン
ジスタのゲート・ソース間電圧は製造プロセスによって
ばらつくが、スレッショルド電圧は同じチップ上ではほ
ぼ等しいため（数１２）で表されるように２つのゲート
・ソース間の差電位は非常に安定である。また、図１に
おいて差動増幅器３の出力を逆相側から取り出しインバ
ータ４を無くすこともできる。

【００３３】さらに、このようにすると、例えば、図３
に示すように抵抗Ｒ１，Ｒ２により入力電圧が供給され
ているバッファアンプ１５の基準電圧ＶＲＥＦを回路
Ａ、回路Ｂ及びヒステリシスコンパレータ１４に供給す
る場合、ヒステリシスコンパレータ１４の基準電圧を回
路Ｂの基準電圧の配線と共通にしても、前記従来のもの
のように、ポリシリコンなどの配線抵抗成分ＲＪ２２，
ＲＪ２１を通してヒステリシスコンパレータ１４の出力
から基準電圧ＶＲＥＦに電流が流れ込むことはなく電圧
降下がない。従って、ポリシリコン配線抵抗成分ＲＪ１
及びＲＪ２を持っていても基準電圧の供給ラインは回路
間で共通化することができ、図５に示したようなＭＯＳ
トランジスタのゲートを通過した後の基準電圧源を用い
ることもできる。このことは、一つの基準電圧を中心に
高いＤＣゲインを持ったセンサー用アンプなどに非常に
有効であり、回路規模が大きくなる程その効果は大きく
なる。

【００３４】以上のように本実施の形態によれば、トラ
ンジスタのゲート・ソース間電圧を利用することによ
り、ヒステリシス幅を自由に容易に設定することがで
き、また、このようにすると基準電圧源に電流が流れ込
まないため、コンパレータの動作が基準電圧に影響を及
ぼさず、これにより同じ基準電圧を他回路にも利用する
ことができる優れたヒステリシスコンパレータを実現で
きるものである。

【００３５】なお、本発明は上記の実施の形態に限定さ
れるべきものではなく、本発明の技術的範囲を逸脱する
ことなく、種々の変形が可能である。

【００３６】

【発明の効果】以上のように本発明によれば、トランジ
スタのゲート・ソース間電圧を利用することにより、ヒ
ステリシス幅を自由に容易に設定することができると共
に、基準電圧源に電流が流れ込まないため、ヒステリシ
スコンパレータの動作が基準電圧に影響を及ぼすことが
ないという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明のヒステリシスコンパレータの一実施の
形態における構成を示す回路図

【図２】図１に示すヒステリシスコンパレータの動作特
性を示すグラフ

【図３】本発明のヒステリシスコンパレータの一実施の
形態における使用例を示す回路図

【図４】従来のヒステリシスコンパレータの回路構成の
一例を示す回路図

【図５】一般的なＭＯＳ回路において配線にＭＯＳトラ
ンジスタのポリシリコンゲートを利用した一例を示す平
面図

【図６】従来のヒステリシスコンパレータの使用例を示
す回路図

【図７】図６に示した回路の問題点を回避する一構成例
を示す回路図

【符号の説明】

１ 正側電源端子 ２ 負側電源端子 ３ 差動増幅器 ４ インバータ ５ 入力電圧端子 ６ 基準電圧端子 ７ 反転出力端子 ８ 非反転出力端子 ９，１０，１１，１２，１３ 電流源 １４ ヒステリシスコンパレータ １５ バッファアンプ Ｑ１，Ｑ２，Ｑ５，Ｑ７，Ｑ９，Ｑ１０ ＰｃｈのＭＯ
Ｓトランジスタ Ｑ３，Ｑ４，Ｑ６，Ｑ８ ＮｃｈのＭＯＳトランジスタ Ｒ１，Ｒ２ 抵抗 ＲＪ１，ＲＪ２ ポリシリコンなどの配線抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 拓 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J039 DA09 DB08 DC02 KK00 KK10 KK16 MM00 NN06

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部からゲートに信号が与えられる第１
   のトランジスタと、外部からゲートに基準電圧が与えら
   れる第２，第３のトランジスタと、前記第１のトランジ
   スタのソース電圧を非反転入力端子に与え、前記第２，
   第３のトランジスタのソース電圧を反転入力端子対に各
   々与えて前記非反転入力端子と前記反転入力端子対の電
   圧差に応じた信号を出力端子から出力する差動増幅器
   と、前記出力端子の電圧に応じて前記反転入力端子対の
   一方の電圧を前記反転入力端子対の他方の電圧と異なら
   せる信号経路を備えたことを特徴とするＣＭＯＳヒステ
   リシスコンパレータ。
2. 【請求項２】 ドレインが負側電源に接続されると共
   に、ソースに第１の電流源が接続され、入力電圧をゲー
   トに受ける第１のトランジスタと、ドレインが負側電源
   に接続されると共に、ソースに第２の電流源が接続さ
   れ、基準電圧をゲートに受ける第２のトランジスタと、
   前記第１のトランジスタのソース電圧をゲートに受ける
   第３のトランジスタと、前記第２のトランジスタのソー
   ス電圧をゲートに受ける第４のトランジスタと、前記第
   ３、第４のトランジスタのソースを共通にして接続され
   た第３の電流源を有する差動増幅器と、ドレインが負側
   電源に接続されると共に、ソースに第４の電流源が接続
   され、基準電圧をゲートに受ける第５のトランジスタ
   と、前記第４のトランジスタとドレイン及びソースが共
   通に接続され、前記第５のトランジスタのソース電圧を
   ゲートに受ける第６のトランジスタと、ソースが正側電
   源に接続されると共に、ドレインに第５の電流源が接続
   され、前記差動増幅器の出力をゲートに受ける第７のト
   ランジスタと、ソースが負側電源に接続されると共に、
   ドレインが前記第６のトランジスタのゲートに接続さ
   れ、インバータの出力をゲートに受ける第８のトランジ
   スタを備え、前記インバータの入力は前記第７のトラン
   ジスタのドレインに接続されており、前記第７のトラン
   ジスタのドレイン電圧又は前記インバータの出力電圧を
   出力信号とすることを特徴とするＣＭＯＳヒステリシス
   コンパレータ。