JPH1188136A - 入力増幅器 - Google Patents
入力増幅器Info
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- JPH1188136A JPH1188136A JP10103336A JP10333698A JPH1188136A JP H1188136 A JPH1188136 A JP H1188136A JP 10103336 A JP10103336 A JP 10103336A JP 10333698 A JP10333698 A JP 10333698A JP H1188136 A JPH1188136 A JP H1188136A
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- amplifier
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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-
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- H03K19/0008—Arrangements for reducing power consumption
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Abstract
(57)【要約】
【課題】 急峻なエッジを有する入力信号に対する入力
増幅器であって、出力端２０と接続されている電極を有
する少なくとも１つのトランジスタ７を有する入力増幅
器において、速い入力エッジの際にも確実なスイツチン
グを可能にする。 【解決手段】 入力増幅器を通る電流が、入力信号が評
価された後に初めて遮断されるように、入力増幅器の早
期の完全な遮断を阻止する装置２１が設けられている。
増幅器であって、出力端２０と接続されている電極を有
する少なくとも１つのトランジスタ７を有する入力増幅
器において、速い入力エッジの際にも確実なスイツチン
グを可能にする。 【解決手段】 入力増幅器を通る電流が、入力信号が評
価された後に初めて遮断されるように、入力増幅器の早
期の完全な遮断を阻止する装置２１が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、急峻なエッジ（特
に“ハイ‐ロー‐エッジ”）を有する入力信号に対する
入力増幅器であって、出力端と接続されている電極を有
する少なくともトランジスタを有する入力増幅器に関す
る。
に“ハイ‐ロー‐エッジ”）を有する入力信号に対する
入力増幅器であって、出力端と接続されている電極を有
する少なくともトランジスタを有する入力増幅器に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ増幅器はかなり以前から知られ
ており、また非常に広範な回路に使用されている。冒頭
に記載した種類の入力増幅器は、たとえば専門図書“Ｃ
ＭＯＳ‐Ａｎａｌｏｇ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇ
ｎ”、Ｐ．Ｅ．ＡｌｌｅｎおよびＤ．Ｒ．Ｈｏｌｂｅｒ
ｇ、第３８１頁に記載されている。
ており、また非常に広範な回路に使用されている。冒頭
に記載した種類の入力増幅器は、たとえば専門図書“Ｃ
ＭＯＳ‐Ａｎａｌｏｇ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇ
ｎ”、Ｐ．Ｅ．ＡｌｌｅｎおよびＤ．Ｒ．Ｈｏｌｂｅｒ
ｇ、第３８１頁に記載されている。
【０００３】図２はＮチャネルＭＯＳトランジスタ２、
３およびＰチャネルＭＯＳトランジスタ６、７、Ｐチャ
ネルＭＯＳトランジスタ９およびＮチャネルＭＯＳトラ
ンジスタ１０を有する差動増幅器１から成るこのような
公知の入力増幅器を示す。トランジスタ９、１０のゲー
トおよび差動増幅器１の入力端ＩＮは、入力信号ＸＩＮ
を与えられる入力端子５と接続されており、他方におい
てトランジスタ９のソース‐ドレイン間パスは作動電圧
ＶＣＣに対する端子８と接続されている。さらに差動増
幅器１は基準電圧ＸＲＥＦを与えられており、また出力
信号ＯＵＴを出力するための出力端子２０と接続されて
いる。
３およびＰチャネルＭＯＳトランジスタ６、７、Ｐチャ
ネルＭＯＳトランジスタ９およびＮチャネルＭＯＳトラ
ンジスタ１０を有する差動増幅器１から成るこのような
公知の入力増幅器を示す。トランジスタ９、１０のゲー
トおよび差動増幅器１の入力端ＩＮは、入力信号ＸＩＮ
を与えられる入力端子５と接続されており、他方におい
てトランジスタ９のソース‐ドレイン間パスは作動電圧
ＶＣＣに対する端子８と接続されている。さらに差動増
幅器１は基準電圧ＸＲＥＦを与えられており、また出力
信号ＯＵＴを出力するための出力端子２０と接続されて
いる。
【０００４】このような公知の入力増幅器は、たとえば
ＬＶＴＴＬ回路（ＬＶＴＴＬ＝Ｌｏｗ Ｖｏｌｔａｇｅ
‐Ｔｒａｎｓｉｓｔｏｒ‐Ｔｒａｎｓｉｓｔｏｒ‐Ｌｏ
ｇｉｋ）およびＳＳＴＬ論理回路（ＳＳＴＬ＝Ｓｔｕｂ
‐Ｓｅｒｉｅｓ‐Ｔｅｒｍｉｎａｔｅｄ‐Ｌｏｇｉｃ）
に使用され得る。ＬＶＴＴＬ論理回路では約０．８Ｖな
いし２．０Ｖの電圧上昇‐および下降エッジが生じ、他
方においてＳＳＴＬ論理回路は基準値のまわりに約４０
０ｍＶの相応の上昇‐および下降エッジを有する。
ＬＶＴＴＬ回路（ＬＶＴＴＬ＝Ｌｏｗ Ｖｏｌｔａｇｅ
‐Ｔｒａｎｓｉｓｔｏｒ‐Ｔｒａｎｓｉｓｔｏｒ‐Ｌｏ
ｇｉｋ）およびＳＳＴＬ論理回路（ＳＳＴＬ＝Ｓｔｕｂ
‐Ｓｅｒｉｅｓ‐Ｔｅｒｍｉｎａｔｅｄ‐Ｌｏｇｉｃ）
に使用され得る。ＬＶＴＴＬ論理回路では約０．８Ｖな
いし２．０Ｖの電圧上昇‐および下降エッジが生じ、他
方においてＳＳＴＬ論理回路は基準値のまわりに約４０
０ｍＶの相応の上昇‐および下降エッジを有する。
【０００５】両論理回路、すなわちＬＶＴＴＬ論理回路
およびＳＳＴＬ論理回路、では電圧下降エッジが非常に
急峻であり、従って相応に速い入力エッジが存在する。
いまチップの上に多数の入力増幅器が設けられているな
らば、電流節減作動モードではこれらの入力増幅器のう
ち可能なかぎり多くの入力増幅器が、電流を消費しない
ように、不能動化されるべきである。さらに、能動状態
にある入力受信器を入力信号により無電流状態にもたら
すことは望ましい。いずれの場合にも、駆動されている
回路のみが実際に能動的であるべきである。
およびＳＳＴＬ論理回路、では電圧下降エッジが非常に
急峻であり、従って相応に速い入力エッジが存在する。
いまチップの上に多数の入力増幅器が設けられているな
らば、電流節減作動モードではこれらの入力増幅器のう
ち可能なかぎり多くの入力増幅器が、電流を消費しない
ように、不能動化されるべきである。さらに、能動状態
にある入力受信器を入力信号により無電流状態にもたら
すことは望ましい。いずれの場合にも、駆動されている
回路のみが実際に能動的であるべきである。
【０００６】いましかし、入力信号の急峻なエッジの際
に入力増幅器があまりに速く無電流の終状態に達し、従
って出力信号のスイツチングが妨げられることが判明し
ている。
に入力増幅器があまりに速く無電流の終状態に達し、従
って出力信号のスイツチングが妨げられることが判明し
ている。
【０００７】この問題を解決するため、従来は、終状態
への到達以前にスイツチング過程が終了されているよう
に、スイツチング過程を十分に速くするため、非対称な
入力増幅器を使用することが考えられた。しかし、この
ディメンジョニングは、望ましくない場合に直流電流消
費（“Ｗｏｒｓｔ‐ｃａｒｅ ＤＣ ｃｏｎｓｕｍｐｔ
ｉｏｎ”）が高められるという結果を有する。
への到達以前にスイツチング過程が終了されているよう
に、スイツチング過程を十分に速くするため、非対称な
入力増幅器を使用することが考えられた。しかし、この
ディメンジョニングは、望ましくない場合に直流電流消
費（“Ｗｏｒｓｔ‐ｃａｒｅ ＤＣ ｃｏｎｓｕｍｐｔ
ｉｏｎ”）が高められるという結果を有する。
【０００８】
【発明が解決しようとする課題】従って、本発明の課題
は、速い入力エッジの際にも確実なスイツチングを行い
得る入力増幅器を提供することである。
は、速い入力エッジの際にも確実なスイツチングを行い
得る入力増幅器を提供することである。
【０００９】
【課題を解決するための手段】この課題は、本発明によ
れば、冒頭に記載した種類の入力増幅器において、入力
増幅器を通る電流が、入力信号が評価された後に初めて
遮断されるように、入力増幅器の早期の完全な遮断を阻
止する装置が設けられていることにより解決される。
れば、冒頭に記載した種類の入力増幅器において、入力
増幅器を通る電流が、入力信号が評価された後に初めて
遮断されるように、入力増幅器の早期の完全な遮断を阻
止する装置が設けられていることにより解決される。
【００１０】本発明による入力増幅器は、 −定常的状態では、十分に低いまたは高い入力レベルの
際に電流は増幅器を通って流れず、 −１つの出力状態から他方の出力状態へのスイツチング
の後に増幅器を通る電流は、出力信号の帰還結合により
入力信号が評価された後に初めて遮断されることにより
優れている。
際に電流は増幅器を通って流れず、 −１つの出力状態から他方の出力状態へのスイツチング
の後に増幅器を通る電流は、出力信号の帰還結合により
入力信号が評価された後に初めて遮断されることにより
優れている。
【００１１】好ましい仕方で前記装置は遅延要素であ
り、それを介して出力端が増幅器の電流供給のために帰
還結合されている。
り、それを介して出力端が増幅器の電流供給のために帰
還結合されている。
【００１２】
【実施例】以下、図面ににより本発明を一層詳細に説明
する。
する。
【００１３】図２は既に冒頭に説明されている。図１中
で互いに相応する構成部分には図２中と等しい参照符号
が付されている。
で互いに相応する構成部分には図２中と等しい参照符号
が付されている。
【００１４】差動増幅器１は、そのゲートに基準電圧Ｘ
ＲＥＦを与えられるＮチャネルＭＯＳトランジスタ２
と、節点４に関してこれに対して対称に位置しているＮ
チャネルＭＯＳトランジスタ３とから成っている。トラ
ンジスタ３のゲートと接続されている入力端子５には、
入力信号ＸＩＮが供給されている。トランジスタ２、３
のドレインは電流ミラー‐ＰチャネルＭＯＳトランジス
タ６、７と接続されている。作動電圧ＶＣＣは端子８か
らＰチャネルＭＯＳトランジスタ９に与えられており、
そのゲートに入力信号ＸＩＮが供給されている。Ｎチャ
ネルＭＯＳトランジスタ１０はそのソースまたはドレイ
ンで節点４と接続されており、そのゲートに入力端子５
から入力信号ＸＩＮを与えられる。トランジスタ９およ
びトランジスタ１０はインバ−タとして作用する。トラ
ンジスタ６のゲートは、トランジスタ２とトランジスタ
６との間の節点Ｑと、およびトランジスタ７のゲートと
接続されている。さらにトランジスタ３とトランジスタ
７との間の節点ＱＮは、出力信号ＯＵＴを供給するため
の出力端子２０と接続されている。
ＲＥＦを与えられるＮチャネルＭＯＳトランジスタ２
と、節点４に関してこれに対して対称に位置しているＮ
チャネルＭＯＳトランジスタ３とから成っている。トラ
ンジスタ３のゲートと接続されている入力端子５には、
入力信号ＸＩＮが供給されている。トランジスタ２、３
のドレインは電流ミラー‐ＰチャネルＭＯＳトランジス
タ６、７と接続されている。作動電圧ＶＣＣは端子８か
らＰチャネルＭＯＳトランジスタ９に与えられており、
そのゲートに入力信号ＸＩＮが供給されている。Ｎチャ
ネルＭＯＳトランジスタ１０はそのソースまたはドレイ
ンで節点４と接続されており、そのゲートに入力端子５
から入力信号ＸＩＮを与えられる。トランジスタ９およ
びトランジスタ１０はインバ−タとして作用する。トラ
ンジスタ６のゲートは、トランジスタ２とトランジスタ
６との間の節点Ｑと、およびトランジスタ７のゲートと
接続されている。さらにトランジスタ３とトランジスタ
７との間の節点ＱＮは、出力信号ＯＵＴを供給するため
の出力端子２０と接続されている。
【００１５】トランジスタ９、１０は、高い電圧ストロ
ークの際に差動増幅器１のなかを流れる横電流を遮断す
る役割をする。
ークの際に差動増幅器１のなかを流れる横電流を遮断す
る役割をする。
【００１６】トランジスタ３、７はトランジスタ２、６
に対して対称である。トランジスタ６および７から成る
電流ミラー回路は、Ｎチャネルトランジスタによっても
実現され得る。同様に入力トランジスタ２、３はＰチャ
ネルＭＯＳトランジスタであってもよい。
に対して対称である。トランジスタ６および７から成る
電流ミラー回路は、Ｎチャネルトランジスタによっても
実現され得る。同様に入力トランジスタ２、３はＰチャ
ネルＭＯＳトランジスタであってもよい。
【００１７】入力端子５にはたとえば、ＬＶＴＴＬ論理
で急峻にほぼ２．０Ｖ以上から０．８Ｖ以下へ下降する
入力信号が与えられる。
で急峻にほぼ２．０Ｖ以上から０．８Ｖ以下へ下降する
入力信号が与えられる。
【００１８】前記形式の“ハイ‐ロー‐電圧エッジ”は
上記のような回路においてトランジスタ１０を遮断し、
それによって節点Ｑはその電圧をトランジスタ６により
プルアップされる。それにより再び、そもそも節点ＱＮ
を電圧的にプルアップすべきであったトランジスタ７も
遮断される。換言すれば、上記の入力増幅器は急峻なエ
ッジを有する入力信号では満足に動作しない。
上記のような回路においてトランジスタ１０を遮断し、
それによって節点Ｑはその電圧をトランジスタ６により
プルアップされる。それにより再び、そもそも節点ＱＮ
を電圧的にプルアップすべきであったトランジスタ７も
遮断される。換言すれば、上記の入力増幅器は急峻なエ
ッジを有する入力信号では満足に動作しない。
【００１９】このような満足な動作をこのような急峻な
エッジを有する入力信号の際にも保証するため、本発明
による入力増幅器は追加的に（図２中の点線１１を参
照）、差動増幅器１またはトランジスタ７の早期の完全
な遮断を阻止する装置Ｘをも有する。
エッジを有する入力信号の際にも保証するため、本発明
による入力増幅器は追加的に（図２中の点線１１を参
照）、差動増幅器１またはトランジスタ７の早期の完全
な遮断を阻止する装置Ｘをも有する。
【００２０】この装置Ｘは反転遅延要素から成ってお
り、それを介して入力増幅器により評価された信号が増
幅器の電流供給のために帰還結合される。この装置Ｘの
後に、同じく図１中に示されているように、電流源とし
て作用するＮチャネルＭＯＳトランジスタ接続されてい
てよく、このトランジスタはゲートに遅延させられた出
力信号を与えられており、そのドレイン‐ソース間パス
は節点４と接地点との間に接続されている。
り、それを介して入力増幅器により評価された信号が増
幅器の電流供給のために帰還結合される。この装置Ｘの
後に、同じく図１中に示されているように、電流源とし
て作用するＮチャネルＭＯＳトランジスタ接続されてい
てよく、このトランジスタはゲートに遅延させられた出
力信号を与えられており、そのドレイン‐ソース間パス
は節点４と接地点との間に接続されている。
【００２１】本発明による入力増幅器では、トランジス
タ２１は帰還結合ループを介して入力信号ＸＩＮにより
既に能動的である。それによって電流がトランジスタ２
１を通じて導かれる。このことは再び、節点Ｑにおける
電圧がより遅く上昇し、従って節点Ｑにおける電圧がト
ランジスタ７を介してプルアップされ得ることを意味す
る。
タ２１は帰還結合ループを介して入力信号ＸＩＮにより
既に能動的である。それによって電流がトランジスタ２
１を通じて導かれる。このことは再び、節点Ｑにおける
電圧がより遅く上昇し、従って節点Ｑにおける電圧がト
ランジスタ７を介してプルアップされ得ることを意味す
る。
【００２２】こうして本発明による入力増幅器は非常に
速いエッジを有する信号のスイツチングを可能にし、従
って確実に遮断が行われ得る。既存の入力増幅器に対し
て追加的に必要な回路費用は、遅延要素Ｘおよびもうト
ランジスタ２１しか必要とされないので、非常にわずか
である。
速いエッジを有する信号のスイツチングを可能にし、従
って確実に遮断が行われ得る。既存の入力増幅器に対し
て追加的に必要な回路費用は、遅延要素Ｘおよびもうト
ランジスタ２１しか必要とされないので、非常にわずか
である。
【図１】本発明による入力増幅器の回路図。
【図２】従来通常の入力増幅器の回路図。
１ 差動増幅器 ５ 入力端子 ２０ 出力端 ２１ 電流源として作用するＮチャネルＭＯＳトランジ
スタ Ｘ 遅延要素 ＸＩＮ 入力信号
スタ Ｘ 遅延要素 ＸＩＮ 入力信号
Claims (3)
- 【請求項１】 急峻なエッジを有する入力信号に対する
入力増幅器であって、出力端（２０）と接続されている
電極を有する少なくともトランジスタ（７）を有する入
力増幅器において、 入力増幅器を通る電流が、入力信号が評価された後に初
めて遮断されるように、入力増幅器の早期の完全な遮断
を阻止する装置（２１）が設けられていることを特徴と
する入力増幅器。 - 【請求項２】 前記装置が、後段に接続されている電流
源（２１）を有する遅延要素（Ｘ）であり、それを介し
て出力端（２０）が増幅器の電流供給のために帰還結合
されていることを特徴とする請求項１記載の入力増幅
器。 - 【請求項３】 前記電流源がトランジスタ（２１）であ
ることを特徴とする請求項２記載の入力増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19713832.2 | 1997-04-03 | ||
| DE19713832A DE19713832C1 (de) | 1997-04-03 | 1997-04-03 | Eingangsverstärker für Eingangssignale mit steilen Flanken |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188136A true JPH1188136A (ja) | 1999-03-30 |
| JP3927312B2 JP3927312B2 (ja) | 2007-06-06 |
Family
ID=7825374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10333698A Expired - Fee Related JP3927312B2 (ja) | 1997-04-03 | 1998-03-31 | 入力増幅器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6008695A (ja) |
| EP (1) | EP0869614B1 (ja) |
| JP (1) | JP3927312B2 (ja) |
| KR (1) | KR19980081060A (ja) |
| CN (1) | CN1132305C (ja) |
| DE (2) | DE19713832C1 (ja) |
| TW (1) | TW406472B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012023533A (ja) * | 2010-07-14 | 2012-02-02 | Handotai Rikougaku Kenkyu Center:Kk | レベルコンバータ回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202699B1 (en) * | 2003-09-15 | 2007-04-10 | Cypress Semiconductor Corporation | Voltage tolerant input buffer |
| DE102005007579A1 (de) * | 2005-02-18 | 2006-08-24 | Infineon Technologies Ag | Empfängerschaltung |
| JP2009267558A (ja) * | 2008-04-23 | 2009-11-12 | Nec Electronics Corp | 増幅回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2790496B2 (ja) * | 1989-11-10 | 1998-08-27 | 富士通株式会社 | 増幅回路 |
| JP2628785B2 (ja) * | 1990-10-19 | 1997-07-09 | シャープ株式会社 | 出力回路 |
| JPH04301921A (ja) * | 1991-03-28 | 1992-10-26 | Nec Corp | インバータ回路 |
| JPH0562481A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 半導体記憶装置 |
| JP2813103B2 (ja) * | 1992-06-15 | 1998-10-22 | 富士通株式会社 | 半導体集積回路 |
| JP2894897B2 (ja) * | 1992-07-06 | 1999-05-24 | 富士通株式会社 | 半導体集積回路 |
| KR100284628B1 (ko) * | 1992-11-17 | 2001-03-15 | 요트.게.아. 롤페즈 | 모스 기술 증폭기 회로 |
| US5378943A (en) * | 1993-04-20 | 1995-01-03 | International Business Machines Corporation | Low power interface circuit |
| US5440248A (en) * | 1994-01-31 | 1995-08-08 | Texas Instruments Incorporated | Power-saver differential input buffer |
| DE4419892C1 (de) * | 1994-06-07 | 1995-06-01 | Siemens Ag | Schaltungsanordnung zur Pegelumsetzung |
| US5488322A (en) * | 1994-08-29 | 1996-01-30 | Kaplinsky; Cecil H. | Digital interface circuit with dual switching points for increased speed |
-
1997
- 1997-04-03 DE DE19713832A patent/DE19713832C1/de not_active Expired - Fee Related
-
1998
- 1998-03-20 DE DE59801145T patent/DE59801145D1/de not_active Expired - Lifetime
- 1998-03-20 EP EP98105129A patent/EP0869614B1/de not_active Expired - Lifetime
- 1998-03-26 TW TW087104533A patent/TW406472B/zh not_active IP Right Cessation
- 1998-03-31 JP JP10333698A patent/JP3927312B2/ja not_active Expired - Fee Related
- 1998-04-03 US US09/054,926 patent/US6008695A/en not_active Expired - Lifetime
- 1998-04-03 CN CN98106134A patent/CN1132305C/zh not_active Expired - Fee Related
- 1998-04-03 KR KR1019980011758A patent/KR19980081060A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012023533A (ja) * | 2010-07-14 | 2012-02-02 | Handotai Rikougaku Kenkyu Center:Kk | レベルコンバータ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6008695A (en) | 1999-12-28 |
| EP0869614A1 (de) | 1998-10-07 |
| DE19713832C1 (de) | 1998-11-12 |
| CN1132305C (zh) | 2003-12-24 |
| CN1199955A (zh) | 1998-11-25 |
| DE59801145D1 (de) | 2001-09-13 |
| TW406472B (en) | 2000-09-21 |
| EP0869614B1 (de) | 2001-08-08 |
| KR19980081060A (ko) | 1998-11-25 |
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