JP2628785B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JP2628785B2 JP2628785B2 JP2282872A JP28287290A JP2628785B2 JP 2628785 B2 JP2628785 B2 JP 2628785B2 JP 2282872 A JP2282872 A JP 2282872A JP 28287290 A JP28287290 A JP 28287290A JP 2628785 B2 JP2628785 B2 JP 2628785B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- mos transistor
- transistor
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ信号のサンプリングに用いられる
出力回路に関する。
出力回路に関する。
従来の技術 第２図は、アナログ入力電圧をサンプリングするのに
用いられる従来の出力回路の構成を示す回路図である。
用いられる従来の出力回路の構成を示す回路図である。
トランスミッションゲート12は、入力端子11から入力
されてくるアナログ入力電圧をサンプリングするための
ゲートであり、このトランスミッションゲート12が導通
する所定時間ごとにアナログ入力電圧がサンプリングさ
れる。
されてくるアナログ入力電圧をサンプリングするための
ゲートであり、このトランスミッションゲート12が導通
する所定時間ごとにアナログ入力電圧がサンプリングさ
れる。
上記トランスミッションゲート12の次段には、差動増
幅器14とバッファ15とからなる電圧フォロワ回路13が構
成され、上記トランスミッションゲート12によってサン
プリングされた入力電圧は１対１の電圧比で電圧フォロ
ワ回路13の出力端子16から出力される。
幅器14とバッファ15とからなる電圧フォロワ回路13が構
成され、上記トランスミッションゲート12によってサン
プリングされた入力電圧は１対１の電圧比で電圧フォロ
ワ回路13の出力端子16から出力される。
上記差動増幅器14は、カレントミラー回路17を構成す
るＰチャネル型のMOSトランジスタQ11,Q12と、入力トラ
ンジスタとなるＮチャネル型のMOSトランジスタQ13と、
出力トランジスタとなるＮチャネル型のMOSトランジス
タQ14と、定電流源となるＮチャネル型のMOSトランジス
タQ15とで構成されている。MOSトランジスタQ11,Q12の
ソースは定電圧源VDDに接続され、またMOSトランジスタ
Q15のゲートはバイアス電源Vb11接続され、そのトラン
ジスタのソースは接地されている。
るＰチャネル型のMOSトランジスタQ11,Q12と、入力トラ
ンジスタとなるＮチャネル型のMOSトランジスタQ13と、
出力トランジスタとなるＮチャネル型のMOSトランジス
タQ14と、定電流源となるＮチャネル型のMOSトランジス
タQ15とで構成されている。MOSトランジスタQ11,Q12の
ソースは定電圧源VDDに接続され、またMOSトランジスタ
Q15のゲートはバイアス電源Vb11接続され、そのトラン
ジスタのソースは接地されている。
また、上記バッファ15は、定電圧源VDDとグランド間
に直列に接続されたＮチャ４ネル型のMOSトランジスタQ
16,Q17で構成されている。MOSトランジスタQ16,Q17の接
続点は出力端子16と差動増幅器14のMOSトランジスタQ14
のゲートとに接続されている。また差動増幅器14の出力
を入力する入力トランジスタとなるMOSトランジスタQ16
は、そのゲートが差動増幅器14の出力端子となるMOSト
ランジスタQ14のドレインに接続され、さらにそのMOSト
ランジスタQ16のソースおよびバックゲートは出力端子1
6に接続されてソースフォロワ構成とされている。MOSト
ランジスタQ17のゲートはバイアス電源Vb12に接続され
ている。
に直列に接続されたＮチャ４ネル型のMOSトランジスタQ
16,Q17で構成されている。MOSトランジスタQ16,Q17の接
続点は出力端子16と差動増幅器14のMOSトランジスタQ14
のゲートとに接続されている。また差動増幅器14の出力
を入力する入力トランジスタとなるMOSトランジスタQ16
は、そのゲートが差動増幅器14の出力端子となるMOSト
ランジスタQ14のドレインに接続され、さらにそのMOSト
ランジスタQ16のソースおよびバックゲートは出力端子1
6に接続されてソースフォロワ構成とされている。MOSト
ランジスタQ17のゲートはバイアス電源Vb12に接続され
ている。
上記出力回路の基本的動作は以下の通りである。
トランスミッションゲート12によってサンプリグされ
た入力電圧は差動増幅器14の入力トランジスタであるMO
SトランジスタQ13のゲートに入力され、その入力電圧の
増減に応じて出力トランジスタであるMOSトランジスタQ
14のドレイン電圧が増減する。そのドレイン電圧はバッ
ファ15のMOSトランジスタQ16のゲートに与えられ、その
ドレイン電圧の増減に応じて、つまり差動増幅器14への
入力電圧の増減に応じてMOSトランジスタQ16のオン動作
時の抵抗（以下、オン抵抗と呼ぶ）が増減し、その結
果、トランスミッションゲート12でサンプリグされた入
力電圧と同じ電圧が出力端子16から出力される。
た入力電圧は差動増幅器14の入力トランジスタであるMO
SトランジスタQ13のゲートに入力され、その入力電圧の
増減に応じて出力トランジスタであるMOSトランジスタQ
14のドレイン電圧が増減する。そのドレイン電圧はバッ
ファ15のMOSトランジスタQ16のゲートに与えられ、その
ドレイン電圧の増減に応じて、つまり差動増幅器14への
入力電圧の増減に応じてMOSトランジスタQ16のオン動作
時の抵抗（以下、オン抵抗と呼ぶ）が増減し、その結
果、トランスミッションゲート12でサンプリグされた入
力電圧と同じ電圧が出力端子16から出力される。
発明が解決しようとする課題 しかしながら、上述した従来の出力回路では、差動増
幅器14への入力電圧がMOSトランジスタQ13のしきい値電
圧以下では、そのMOSトランジスタQ13がオフ状態となっ
て差動増幅器14が動作しなくなる。つまり、出力電圧の
下限がMOSトランジスタQ13のしきい値電圧によって制限
される。
幅器14への入力電圧がMOSトランジスタQ13のしきい値電
圧以下では、そのMOSトランジスタQ13がオフ状態となっ
て差動増幅器14が動作しなくなる。つまり、出力電圧の
下限がMOSトランジスタQ13のしきい値電圧によって制限
される。
一方、出力端子16における最大出力電圧は、バッファ
15を構成するMOSトランジスタQ16のしきい値電圧によっ
て制約を受ける。つまり、出力電圧は、定電圧源VDDか
らMOSトランジスタQ16のしきい値電圧分を差し引いた電
圧以下に制限される。
15を構成するMOSトランジスタQ16のしきい値電圧によっ
て制約を受ける。つまり、出力電圧は、定電圧源VDDか
らMOSトランジスタQ16のしきい値電圧分を差し引いた電
圧以下に制限される。
その結果、定電圧電源VDDに対して有効となる入出力
電圧の範囲がそれだけ狭くなるという問題点があった。
電圧の範囲がそれだけ狭くなるという問題点があった。
したがって、本発明の目的は、有効な入出力電圧の範
囲が広く、電源電圧の利用効率を高めることのできる出
力回路を提供することである。
囲が広く、電源電圧の利用効率を高めることのできる出
力回路を提供することである。
課題を解決するための手段 本発明は、アナログ入力電圧をサンプリングするサン
プリングゲートと、 前記サンプリングゲートがサンプリングした電圧を、
Ｐチャネル型MOSトランジスタを入力トランジスタとし
て入力する差動増幅器と、 ソースフォロワ構成のＮチャネル型MOSトランジスタ
によって前記差動増幅器の出力電圧を入力するバッファ
とを備えたことを特徴とする出力回路である。
プリングゲートと、 前記サンプリングゲートがサンプリングした電圧を、
Ｐチャネル型MOSトランジスタを入力トランジスタとし
て入力する差動増幅器と、 ソースフォロワ構成のＮチャネル型MOSトランジスタ
によって前記差動増幅器の出力電圧を入力するバッファ
とを備えたことを特徴とする出力回路である。
作 用 本発明に従えば、差動増幅器の入力トランジスタがＰ
チャネル型のMOSトランジスタによって構成されている
ので、差動増幅器が動作可能な入力電圧の下限は差動増
幅器における低電位側電源電圧の電位まで下げられるこ
とになり、それだけ有効な入出力電圧の範囲が広がり電
源電圧の利用効率が向上する。
チャネル型のMOSトランジスタによって構成されている
ので、差動増幅器が動作可能な入力電圧の下限は差動増
幅器における低電位側電源電圧の電位まで下げられるこ
とになり、それだけ有効な入出力電圧の範囲が広がり電
源電圧の利用効率が向上する。
実施例 第１図は本発明の一実施例である出力回路の構成を示
す回路図である。
す回路図である。
トランスミッションゲート２は、入力端子１から入力
されてくるアナログ入力電圧をサンプリグするためのゲ
ートであり、このトランスミッションゲート２が導通す
る所定時間ごとにアナログ入力電圧がサンプリングされ
る。
されてくるアナログ入力電圧をサンプリグするためのゲ
ートであり、このトランスミッションゲート２が導通す
る所定時間ごとにアナログ入力電圧がサンプリングされ
る。
上記トランスミッションゲート２の次段には、差動増
幅器４とバッファ５とからなる電圧フォロワ回路３が構
成され、上記トランスミッションゲート２によってサン
プリングされた電圧は１対１の電圧比で電圧フォロワ回
路３の出力端子６から取り出される。
幅器４とバッファ５とからなる電圧フォロワ回路３が構
成され、上記トランスミッションゲート２によってサン
プリングされた電圧は１対１の電圧比で電圧フォロワ回
路３の出力端子６から取り出される。
上記差動増幅器４は、カレントミラー回路７を構成す
るＮチャネル型のMOSトランジスタQ1,Q2と、入力トラン
ジスタとなるＰチャネル型のMOSトランジスタQ3と、出
力トランジスタとなるＰチャネル型のMOSトランジスタQ
4と、定電流源となるＰチャネル型のMOSトランジスタQ5
とで構成されている。
るＮチャネル型のMOSトランジスタQ1,Q2と、入力トラン
ジスタとなるＰチャネル型のMOSトランジスタQ3と、出
力トランジスタとなるＰチャネル型のMOSトランジスタQ
4と、定電流源となるＰチャネル型のMOSトランジスタQ5
とで構成されている。
カレントミラー回路７を構成するMOSトランジスタQ1,
Q2のソースは低電位側の定電圧電源VSSであるグランド
に接地され、MOSトランジスタQ5のゲートはバイアス電
源Vb1に接続され、そのソースは高電位側の定電圧電源V
DDに接続されている。MOSトランジスタQ1,Q2のゲートは
互いに接続され、MOSトランジスタQ1のゲートおよびド
レインはMOSトランジスタQ3のドレインに、MOSトランジ
スタQ2のドレインはMOSトランジスタQ4のドレインにそ
れぞれ接続されている。MOSトランジスタQ3,Q4のソース
はともにMOSトランジスタQ5のドレインに接続されてい
る。
Q2のソースは低電位側の定電圧電源VSSであるグランド
に接地され、MOSトランジスタQ5のゲートはバイアス電
源Vb1に接続され、そのソースは高電位側の定電圧電源V
DDに接続されている。MOSトランジスタQ1,Q2のゲートは
互いに接続され、MOSトランジスタQ1のゲートおよびド
レインはMOSトランジスタQ3のドレインに、MOSトランジ
スタQ2のドレインはMOSトランジスタQ4のドレインにそ
れぞれ接続されている。MOSトランジスタQ3,Q4のソース
はともにMOSトランジスタQ5のドレインに接続されてい
る。
また、上記バッファ５は、定電圧源VDDとグランド間
に直列に接続されたＮチャネル型のMOSトランジスタQ6,
Q7で構成されている。すなわち、MOSトランジスタQ6の
ドレインは定電圧電源VDDに、そのトランジスタQ6のソ
ースはMOSトランジスタQ7のドレインに接続され、その
トランジスタQ7のソースは接地されている。MOSトラン
ジスタQ6とMOSトランジスタQ7との接続点Ｎは出力端子
６と差動増幅器４のMOSトランジスタQ4のゲートとに接
続されている。出力端子６はMOSトランジスタQ6のバッ
クゲートにも接続されている。
に直列に接続されたＮチャネル型のMOSトランジスタQ6,
Q7で構成されている。すなわち、MOSトランジスタQ6の
ドレインは定電圧電源VDDに、そのトランジスタQ6のソ
ースはMOSトランジスタQ7のドレインに接続され、その
トランジスタQ7のソースは接地されている。MOSトラン
ジスタQ6とMOSトランジスタQ7との接続点Ｎは出力端子
６と差動増幅器４のMOSトランジスタQ4のゲートとに接
続されている。出力端子６はMOSトランジスタQ6のバッ
クゲートにも接続されている。
また差動増幅器４の出力電圧を入力する入力トランジ
スタとなる上記MOSトランジスタQ6は、そのゲートが差
動増幅器４の出力端子であるMOSトランジスタQ4のドレ
インに接続され、そのトランジスタQ4のソースは出力端
子６に接続されており、これによってMOSトランジスタQ
6はソースフォロワ構成とされている。
スタとなる上記MOSトランジスタQ6は、そのゲートが差
動増幅器４の出力端子であるMOSトランジスタQ4のドレ
インに接続され、そのトランジスタQ4のソースは出力端
子６に接続されており、これによってMOSトランジスタQ
6はソースフォロワ構成とされている。
MOSトランジスタQ7のゲートはバイアス電源Vb2に接続
されている。
されている。
つぎに、上記出力回路の動作について説明する。
トランスミッションゲート２によってサンプリグされ
た入力電圧は差動増幅器４の入力トランジスタであるMO
SトランジスタQ3のゲートに入力される。
た入力電圧は差動増幅器４の入力トランジスタであるMO
SトランジスタQ3のゲートに入力される。
MOSトランジスタQ5によって構成される定電流源と、M
OSトランジスタQ1,Q2によって構成されるカレントミラ
ー回路７との作用によって、MOSトランジスタQ3,Q1を流
れる電流と、MOSトランジスタQ4,Q2を流れる電流は一定
かつ同一に保たれる。その結果、MOSトランジスタQ3の
ゲートに入力される電圧がたとえば下降してMOSトラン
ジスタQ3のオン抵抗が減少しそのドレイン電圧が上昇す
ると、それに応じてカレントミラー回路７の働きによつ
て出力トランジスタであるMOSトランジスタQ4のドレイ
ン電圧も下降する。そのドレイン電圧はバッファ５のMO
SトランジスタQ6のゲート電圧として与えられるもの
で、MOSトランジスタQ6のオン抵抗は増加し、それだけ
出力端子６から取り出される出力電圧は下降する。逆
に、トランスミッションゲート２から差動増幅器４に入
力される入力電圧が上昇すると、同様にして出力端子６
の出力電圧はその分だけ上昇する。
OSトランジスタQ1,Q2によって構成されるカレントミラ
ー回路７との作用によって、MOSトランジスタQ3,Q1を流
れる電流と、MOSトランジスタQ4,Q2を流れる電流は一定
かつ同一に保たれる。その結果、MOSトランジスタQ3の
ゲートに入力される電圧がたとえば下降してMOSトラン
ジスタQ3のオン抵抗が減少しそのドレイン電圧が上昇す
ると、それに応じてカレントミラー回路７の働きによつ
て出力トランジスタであるMOSトランジスタQ4のドレイ
ン電圧も下降する。そのドレイン電圧はバッファ５のMO
SトランジスタQ6のゲート電圧として与えられるもの
で、MOSトランジスタQ6のオン抵抗は増加し、それだけ
出力端子６から取り出される出力電圧は下降する。逆
に、トランスミッションゲート２から差動増幅器４に入
力される入力電圧が上昇すると、同様にして出力端子６
の出力電圧はその分だけ上昇する。
このようにして、トランスミッションゲート２から差
動増幅器４に入力される入力電圧と同じ出力電圧が出力
端子６から取り出される。
動増幅器４に入力される入力電圧と同じ出力電圧が出力
端子６から取り出される。
上記動作において、差動増幅器４における入力トラン
ジスタであるMOSトランジスタQ3はＰチャネル型である
ため、そのゲートに入力される入力電圧がそのトランジ
スタQ3にしきい値電圧を越えるとトランジスタQ3はオフ
となり、差動増幅器は動作しなくなるが、入力電圧がそ
れ以下の値つまりグランドレベルまでの値である限りト
ランジスタQ3はオンとなり、差動増幅器４は動作可能と
なる。すなわち、この差動増幅器４の場合、グランド位
置からトランジスタQ3のしきい値電圧までの範囲の入力
電圧が有効となる。
ジスタであるMOSトランジスタQ3はＰチャネル型である
ため、そのゲートに入力される入力電圧がそのトランジ
スタQ3にしきい値電圧を越えるとトランジスタQ3はオフ
となり、差動増幅器は動作しなくなるが、入力電圧がそ
れ以下の値つまりグランドレベルまでの値である限りト
ランジスタQ3はオンとなり、差動増幅器４は動作可能と
なる。すなわち、この差動増幅器４の場合、グランド位
置からトランジスタQ3のしきい値電圧までの範囲の入力
電圧が有効となる。
そこで、予めトランジスタQ3のしきい値電圧を、バッ
ファのMOSトランジスタQ6のしきい値電圧Vthで制約され
る出力電圧の上限、つまり定電圧電源VDDの電源電圧か
ら上記しきい値電圧Vthだけ差し引いた電圧値に一致さ
せておくことによって、有効な入力電圧の上限値を、出
力電圧の上限値つまり最大出力電圧に一致させることが
できる。その結果、この出力回路では、入力電圧の有効
範囲が下限側において拡大された分だけ、入出力電圧の
有効範囲が拡大されることになる。
ファのMOSトランジスタQ6のしきい値電圧Vthで制約され
る出力電圧の上限、つまり定電圧電源VDDの電源電圧か
ら上記しきい値電圧Vthだけ差し引いた電圧値に一致さ
せておくことによって、有効な入力電圧の上限値を、出
力電圧の上限値つまり最大出力電圧に一致させることが
できる。その結果、この出力回路では、入力電圧の有効
範囲が下限側において拡大された分だけ、入出力電圧の
有効範囲が拡大されることになる。
発明の効果 以上のように、本発明の出力回路によれば、差動増幅
器の入力トランジスタをＰチャネル型のMOSトランジス
タで構成しているので、差動増幅器が動作可能な入力電
圧の下限は差動増幅器の低電位側電源電圧の電位まで下
げられることになり、それだけ有効な入出力電圧の範囲
が広がり電源電圧の利用効率が向上する。
器の入力トランジスタをＰチャネル型のMOSトランジス
タで構成しているので、差動増幅器が動作可能な入力電
圧の下限は差動増幅器の低電位側電源電圧の電位まで下
げられることになり、それだけ有効な入出力電圧の範囲
が広がり電源電圧の利用効率が向上する。
第１図は本発明の一実施例である出力回路の構成を示す
回路図、第２図は従来の出力回路の構成を示す回路図で
ある。 ２……トランジッションゲート、４……差動増幅器、５
……バッファ、Q3……Ｐチャネル型MOSトランジスタ、Q
6……Ｎチャネル型MOSトランジスタ
回路図、第２図は従来の出力回路の構成を示す回路図で
ある。 ２……トランジッションゲート、４……差動増幅器、５
……バッファ、Q3……Ｐチャネル型MOSトランジスタ、Q
6……Ｎチャネル型MOSトランジスタ
Claims (1)
- 【請求項１】アナログ入力電圧をサンプリングするサン
プリングゲートと、 前記サンプリングゲートがサンプリングした電圧を、Ｐ
チャネル型MOSトランジスタを入力トランジスタとして
入力する差動増幅器と、 ソースフォロワ構成のＮチャネル型MOSトランジスタに
よって前記差動増幅器の出力電圧を入力するバッファと
を備えたことを特徴とする出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282872A JP2628785B2 (ja) | 1990-10-19 | 1990-10-19 | 出力回路 |
| US07/774,830 US5189318A (en) | 1990-10-19 | 1991-10-11 | Analog signal extracting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282872A JP2628785B2 (ja) | 1990-10-19 | 1990-10-19 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04156706A JPH04156706A (ja) | 1992-05-29 |
| JP2628785B2 true JP2628785B2 (ja) | 1997-07-09 |
Family
ID=17658180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282872A Expired - Fee Related JP2628785B2 (ja) | 1990-10-19 | 1990-10-19 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5189318A (ja) |
| JP (1) | JP2628785B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04297119A (ja) * | 1990-09-28 | 1992-10-21 | Toshiba Corp | 半導体集積回路 |
| JPH0637626A (ja) * | 1992-03-27 | 1994-02-10 | Toshiba Corp | バイアス電流供給回路 |
| DE69320326T2 (de) * | 1993-05-07 | 1998-12-24 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza, Mailand/Milano | Mit niedriger Versorgungsspannung arbeitender, eine Hysteresis aufweisender Komparator |
| US5477170A (en) * | 1994-02-17 | 1995-12-19 | Nec Corporation | Comparator capable of preventing large noise voltage |
| US5563587A (en) * | 1994-03-21 | 1996-10-08 | Rosemount Inc. | Current cancellation circuit |
| JP3392271B2 (ja) * | 1995-11-02 | 2003-03-31 | シャープ株式会社 | 演算増幅回路 |
| DE19713832C1 (de) * | 1997-04-03 | 1998-11-12 | Siemens Ag | Eingangsverstärker für Eingangssignale mit steilen Flanken |
| JP3047869B2 (ja) * | 1997-09-26 | 2000-06-05 | 日本電気株式会社 | 出力振幅調整回路 |
| KR20070012972A (ko) * | 2005-07-25 | 2007-01-30 | 삼성전자주식회사 | 표시 장치, 그 구동 장치 및 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3984780A (en) * | 1974-09-11 | 1976-10-05 | Motorola, Inc. | CMOS voltage controlled current source |
| US4394587A (en) * | 1981-05-27 | 1983-07-19 | Motorola, Inc. | CMOS Differential comparator with hysteresis |
| US4463588A (en) * | 1982-03-22 | 1984-08-07 | Greis Howard A | Skewed-axis cylindrical die rolling |
| US4462002A (en) * | 1982-05-24 | 1984-07-24 | Rca Corporation | Trimming circuits for precision amplifier |
| US4503340A (en) * | 1982-09-16 | 1985-03-05 | Honeywell Inc. | CMOS Window detector with hysteresis |
| US4990862A (en) * | 1986-02-24 | 1991-02-05 | Sony Corporation | Output stage for solid-state image pick-up device |
| US4733107A (en) * | 1986-07-10 | 1988-03-22 | Western Digital Corporation | Low current high precision CMOS schmitt trigger circuit |
| US4797569A (en) * | 1987-01-27 | 1989-01-10 | Maxim Integrated Products | Apparatus for pre-defining circuit characteristics |
| JPH0292008A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | Ｃｍｏｓ演算増幅回路 |
| US4881045A (en) * | 1988-10-18 | 1989-11-14 | Hewlett-Packard Company | Transistor amplifier for high slew rates and capacitive loads |
| JPH0782404B2 (ja) * | 1989-07-11 | 1995-09-06 | 日本電気株式会社 | 基準電圧発生回路 |
| US5030922A (en) * | 1990-04-03 | 1991-07-09 | Thomson Consumer Electronics, Inc. | Supply current compensation circuitry |
-
1990
- 1990-10-19 JP JP2282872A patent/JP2628785B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-11 US US07/774,830 patent/US5189318A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5189318A (en) | 1993-02-23 |
| JPH04156706A (ja) | 1992-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5808513A (en) | Rail-to-rail input common mode range differential amplifier that operates with very low rail-to-rail voltages | |
| JP3152922B2 (ja) | 電流ミラー回路 | |
| US4728900A (en) | Balanced differential amplifier | |
| JP2628785B2 (ja) | 出力回路 | |
| JPH0520924B2 (ja) | ||
| US5089789A (en) | Differential amplifier | |
| GB1518961A (en) | Amplifier circuits | |
| JP2793891B2 (ja) | Ａｂ級プッシュプルドライブ回路 | |
| US4749955A (en) | Low voltage comparator circuit | |
| US5043652A (en) | Differential voltage to differential current conversion circuit having linear output | |
| US5027054A (en) | Threshold dependent voltage source | |
| US5909137A (en) | Voltage adder/subtractor circuit with two differential transistor pairs | |
| JP3341945B2 (ja) | 演算増幅器 | |
| US4409561A (en) | Operational amplifier output stage driven by a single ended gain stage | |
| JP3325707B2 (ja) | 演算増幅器 | |
| JP3052039B2 (ja) | 入力アンプ回路 | |
| US4349786A (en) | Complementary differential amplifier circuit having source-follower driving circuits | |
| JPH06268456A (ja) | 差動増幅器 | |
| US20040145389A1 (en) | High speed current mode NOR logic circuit | |
| JPH04310006A (ja) | 演算増幅回路 | |
| JPH02124609A (ja) | 電流ミラー回路 | |
| JP2615005B2 (ja) | 半導体集積回路 | |
| JPH06350413A (ja) | Ｍｏｓ電圧比較器 | |
| JPH08115136A (ja) | 電流源回路および電圧源回路 | |
| JPS60160715A (ja) | Ｍｏｓ可変ピ−ククリツプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |