KR100459921B1 - 전압전류 변환회로 및 그것을 사용한 ｏｔａ - Google Patents

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Abstract

동일극성의 MOSFET로 구성된 전압전류 변환회로 및 그것을 사용하여 간단히 구성한 Rail-to-Rail의 OTA가 개시되어 있다. 전압전류 변환회로는 소정의 드레인소스 전압이 항상 인가되고 입력전압에 대한 제 1전류신호를 생성하는 제 1MOSFET와, 제 1MOSFET와 동일극성을 갖고 소정의 드레인소스 전압이 항상 인가되고 입력전압에 대한 제 1전류신호에 상보적인 제 2전류신호를 생성하는 제 2MOSFET와, 제 1전류신호와 제 2전류신호 간의 차를 계산하는 차전류연산회로를 포함하여 구성함으로써, 출력전류가 입력전압에 따라서 생성된다.

Description

전압전류 변환회로 및 그것을 사용한 ＯＴＡ{VOLTAGE-TO-CURRENT CONVERSION CIRCUIT AND OTA USING THE SAME}
본 발명은 MOSFET로 구성되고 선형동작범위가 전원범위로 확대된 Rail-to-Rail 전압전류 변환회로 및 그것을 사용한 OTA(Operational Transconductance Amplifier:연산 트랜스컨덕턴스 증폭기)에 관한 것으로서, 특히 동일극성의 2개의 MOSFET를 사용하여 트랜스컨덕턴스(Transconductance)가 일정하게 유지되는 전압전류 변환회로에 관한 것이다.
최근 반도체집적회로의 저소비전력화 및 디바이스의 내압감소의 일반적 요구로부터 MOSFET로 구성된 아날로그 집적회로의 전원전압을 줄이는 것이 중요하게 되었다.
아날로그 디지털 하이브리드 회로는 앞으로 널리 사용될 것으로 기대되는 집적회로이다. 디지털회로에 있어서, 소비전력은 회로에 공급되는 전원전압의 2승에 비례하기 때문에 저전원전압화가 소비전력을 감소시키는 효과적인 방법이다. 이 때문에 디지털회로의 전원전압이 매년 감소되는 추세에 있다. 디지털회로의 전원전압이 감소함에 따라서, 동일칩 상에서 실현되는 MOSFET로 구성된 아날로그 회로부분의 전원전압의 감소도 요망된다. 한편, 신호처리는 더욱 복잡해지고 집적회로의 동작속도는 증가하고, 반도체프로세스는 고속동작을 가능하게 하기 위해 더욱 미세해지면서 디바이스의 내압이 감소된다. 따라서, 저전원전압화는 고속의 프로세서를 사용하는 집적회로에서 불가피한 과제가 되고 있다.
일반적으로 아날로그 집적회로에서 전원전압의 감소는 입력신호의 선형범위를 감소시키는 문제점을 일으킨다. 이러한 문제점을 해결하기 위한 회로구성으로서 입력신호의 선형범위를 양음의 전원전압으로 확대한 Rail-to-Rail 회로가 다양하게 제안되고 있다.
MOSFET로 구성된 아날로그회로의 기본적인 회로요소 중에서, 입력전압에 따라서 출력전류를 생성하는 전압전류 변환회로와 그것을 사용한 OTA가 있다. 도 1은 OTA의 회로기호를 나타내는 도이다. OTA회로(1)는 2개의 입력전압(Vin1, Vin2) 간의 차이에 따라 출력전류(Iout)를 출력한다. 상기 전압전류 변환회로 및 OTA에 대해서 Rail-to-Rail 회로가 제안되고 있다.
도 2는 M. F. Li, U. Dasgupta, X. W. Zhang, Y. C. Lim, "A low-Voltage CMOS OTA with Rail-to-Rail Differential Input Range", IEEE Trans. Circuit and System 1, vol. 47, pp. 1-8, Jan. 2000에 개시된 Rail-to-Rail의 OTA회로의 구성을 도시한 도이다. 도시된 바와 같이, OTA회로는 p채널 MOSFET로 구성된 pOTA회로(1p)와 n채널 MOSFET로 구성된 nOTA회로(1n)가 병렬로 사용되어 선형입력범위를 확대하고 있다. 그러나 p채널 MOSFET 및 n채널 MOSFET를 사용하는 이 회로에서는 선형특성을 얻기 위해 다른 극성의 트랜지스터의 트랜스컨덕턴스의 일치가 요구된다.
타카이, 와타나베, 타카기, 후지, "Rail-to-Rail OTA usingTransconductance-Parameter-independent OTA", ECT-00-94, pp. 73-78, Oct. 2000에서는 두 개의 입력회로와 동일한 회로를 사용하여 제어전압을 발생함으로써 두 개의 트랜스컨덕턴스를 일정하게 하고 또한 전류선택회로를 사용하여 2개의 입력회로의 동작이 스위칭되는 점에서의 동작의 영향을 억제하는 구성을 개시하고 있다.
또한, 사토, 타카기, 후지 "Rail-to-Rail OTA using One kind MOSFET's as VCCS", ECT-00-95, pp. 79-84, Oct. 2000에서는 한 쌍의 MOSFET와 동일극성의 MOSFET를 결합한 OTA를 개시하고 있다. OTA가 동일극성의 MOSFET로 구성되어 있기 때문에 트랜스컨덕턴스의 일치에는 문제가 없다.
본 발명의 목적은 단순한 구성으로 Rail-to-Rail의 OTA를 실현할 수 있는 동일극성의 MOSFET로 구성된 전압전류 변환회로를 제공하는 것이다.
도 1은 OTA의 회로도에서 사용되는 일반적인 회로기호를 나타내는 도이다.
도 2는 p채널의 MOSFET와 n채널의 MOSFET가 결합된 Rail-to-Rail OTA의 종래의 예를 나타내는 도이다.
도 3은 본 발명의 전압전류 변환회로의 기본적 구성을 나타낸 도이다.
도 4a 및 도 4b는 각각 본 발명의 전압전류 변환회로를 실현하는 제 1특징에 따른 기본회로구성 및 동작원리를 나타내는 도이다.
도 5a 및 도 5b는 각각 본 발명의 전압전류 변환회로를 실현하는 제 2특징에 따른 변형례의 기본회로구성을 나타내는 도이다.
도 6은 제 1특징의 전압전류 변환회로를 n채널 MOSFET를 사용하여 실현한 제 1실시예의 전압전류 변환회로의 회로구성을 나타내는 도이다.
도 7은 본 발명의 실시예에서 사용되는 2VT 발생회로의 회로구성의 예를 나타내는 도이다.
도 8은 제 1실시예의 전압전류 변환회로를 2개 사용한 OTA의 개략적인 구성을 나타내는 도이다.
도 9는 도 8의 OTA의 회로구성을 나타내는 도이다.
도 10은 제 1특징의 전압전류 변환회로를 p채널 MOSFET를 사용하여 실현한 제 2실시예의 전압전류 변환회로의 회로구성을 나타내는 도이다.
도 11은 제 2특징의 전압전류 변환회로를 n채널 MOSFET를 사용하여 실현한 제 3실시예의 전압전류 변환회로의 회로구성을 나타내는 도이다.
도 12는 제 3실시예의 전압전류 변환회로의 회로구성을 나타내는 도이다.
도 13은 제 3실시예의 전압전류 변환회로의 입력전압 대 출력전류 특성을 나타내는 도이다.
도 14는 제 3실시예의 변형례의 전압전류 변환회로의 회로구성를 나타내는 도이다,
도 15는 제 3실시예의 전압전류 변환회로를 2개 사용한 OTA의 개략적인 구성을 나타내는 도이다.
도 16은 도 15의 OTA의 회로구성의 부분을 나타내는 도이다.
도 17a 및 도 17b는 도 15의 OTA의 회로구성의 부분을 나타내는 도이다.
도 18은 도 15의 OTA의 회로구성의 부분을 나타내는 도이다.
도 19는 도 15의 OTA의 회로구성의 부분을 나타내는 도이다.
도 20은 제 2특징의 전압전류 변환회로를 p채널 MOSFET를 사용하여 실현한 제 4실시예의 전압전류 변환회로의 회로구성을 나타내는 도이다.
** 도면의 주요부분에 대한 부호설명 **
11 : M1, M11, M21, MP1 ... 제 1MOSFET
12 : M2, M12, M22, MP2 ... 제 2MOSFET
13 : 차전류연산회로 14 : 게이트전압생성회로
15 : 드레인전압생성회로 16 : 게이트바이어스생성회로
본 발명의 특징 및 이점은 첨부된 도면과 함께 다음의 설명으로부터 더욱 명확히 이해될 것이다.
도 3은 본 발명의 전압전류 변환회로의 기본적 구성을 나타낸 도이다. 도시된 바와 같이, 본 발명의 전압전류 변환회로는 소정의 드레인소스 전압이 항상 인가되고 입력전압에 대해 제 1전류신호(ID1)를 생성하는 제 1MOSFET(11)와, 제 1MOSFET(11)와 동일한 극성을 갖고 소정의 드레인소스 전압이 항상 인가되고 입력전압에 대해 제 1전류신호(ID1)에 상보적인 제 2전류신호(ID2)를 생성하는 제 2MOSFET(12)와, 제 1전류신호(ID1)와 제 2전류신호(ID2)의 차를 연산하는 차전류연산회로를 포함하여 구성된 것을 특징으로 한다.
제 1MOSFET(11) 및 제 2MOSFET(12)는 동일한 극성을 갖고 있는 한 각각 n채널 또는 p채널 타입이 될 수 있다.
제 1MOSFET(11)와 제 2MOSFET(12)가 상보적인 전류신호를 생성하도록 동작시키는 방법에는 여러 변형예가 있다. 도 4a는 n채널의 제 1MOSFET(11)와 n채널의 제 2MOSFET(12)의 소스를 접지하여 드레인으로 소정의 전압을 인가하는 경우의 기본구성을 나타내는 도이고, 도 4b는 두 개의 MOSFET의 전압전류 특성을 나타내는 도이다.
기본구성에서, 제 1MOSFET(11)와 제 2MOSFET(12)의 소스는 도 4a에서와 같이 각각 접지되고 전압(VDS)이 각 드레인에 인가된다. 입력전압(Vin)은 제 1MOSFET(11)의 게이트에 인가된다. 게이트전압생성회로(14)는 전압(2VT+VDS-Vin)을 제 2MOSFET(12)의 게이트에 인가한다. 여기서 VT는 MOSFET의 문턱전압이다.
우선, 제 1MOSFET(11)의 전류(ID1) 대 입력전압(Vin)의 변화특성을 설명한다. MOSFET의 동작은 도 4b에서 도시된 바와 같이 드레인소스 전압(VDS) 및 게이트소스 전압(VGS) 간의 관계에 따라 3개의 영역으로 나누어질 수 있으며, 각 영역에서의 드레인전류(ID1)은 다음과 같다.
* 차단영역 : VGS≤VT
ID=0
* 포화영역 : VT<VGS, VGS-VT<VDS
ID=K(VGS-VT)2
* 비포화영역 : VT<VGS, VDS<VGS-VT
ID=2K(VGS-VT-VDS/2)VDS
따라서, 게이트소스 전압이 입력전압(Vin)이 된다면, 입력전압과 드레인전류 간의 선형관계가 비포화영역에서만 성립된다.
도 4a의 제 2MOSFET(12)의 게이트에 전압(2VT+VDS-Vin)이 인가되기 때문에, 드레인전류(ID2)는 입력전압(Vin)에 대하여 도 4b에서 도시된 바와 같이 변하게 된다.
즉, 입력전압이 VT+VDS/2인 위치를 대칭축으로 하여 드레인전류(ID2) 및 드레인전류(ID1)가 대칭적인 전류특성으로 된다. 제 1MOSFET(11)과 제 2MOSFET(12) 간의 이러한 관계를 여기서 상호 보상동작이라 하고, ID1 및 ID2는 서로 보상적인 전류라고 한다.
따라서, 제 1MOSFET(11)의 드레인전류(ID1)에서 제 2MOSFET(12)의 드레인전류(ID2)를 감산하여 얻은 차전류(I0)는 각 영역에서 다음과 같다.
* 영역 A : Vin≤VT
제 1MOSFET(11) : 차단영역, ID1=0
제 2MOSFET(12) : 비포화영역
ID2= -2K·VDS·Vin+K(VDS+2VT)VDS
IO=2K·VDS·Vin-K(VDS+2VT)VDS
* 영역 B : VT<Vin<VT+VDS
제 1MOSFET(11) : 포화영역, ID1=K(Vin-VT)2
제 2MOSFET(12) : 포화영역
ID2=K(2VT+VDS-Vin-VT)2
I0=2K·VDS·Vin-K(VDS+2VT)VDS
* 영역 C : VT+VDS≤Vin
제 1MOSFET(11) : 비포화영역
ID1=2K·VDS·Vin-K(VDS+2VT)VDS
제 2MOSFET(12) : 차단영역, ID2=0
I0=2K·VDS·Vin-K(VDS+2VT)VDS
상기한 바와 같이 전압전류 변환회로는 접지전위에서 전원전압까지 선형입력신호를 갖고 도 4a에서 도시한 두 개의 n채널 MOSFET를 사용한 회로로서 실현될 수 있다.
도 4a에서 도시된 구성에서, 제 1MOSFET(11) 및 제 2MOSFET(12)의 소스를 각각 접지하고 전압(VDS)을 각각의 드레인에 인가하여 제 1MOSFET(11) 및 제 2MOSFET(12)가 상보적인 전류신호를 생성하도록 동작시킨다. 그러나, 제 1MOSFET(11) 및 제 2MOSFET(12)가 상보적인 전류신호를 생성하도록 동작시키는 방법에는 여러가지가 있다. 도 5a 및 도 5b는 이러한 변형예를 나타내고 있다.
도 5a에서 도시한 구성에서, 제 1MOSFET(11)의 소스는 접지되고 전압(VDS)은 드레인에 인가되는데 이것은 도 4의 구성과 동일하다. 그러나 입력전압(Vin)이 제 2MOSFET(12)의 소스에 인가되고 정전압(VG=VDS+2VT)이 게이트에 인가되며, 드레인전압생성회로(15)에서 생성된 전압(VDS+Vin)이 드레인에 인가된다. 따라서, 드레인소스 전압은 VDS가 된다. 이 경우, 제 1MOSFET(11) 및 제 2MOSFET(12)의 동작은 입력전압(Vin)에 따라서 다음의 3개의 영역으로 나누어질 수 있다.
* 영역 A : Vin≤VT
제 1MOSFET(11) : 차단영역, ID1=0
제 2MOSFET(12) : 비포화영역
ID2= -2K(Vin-VG/2)(VG-2VT)
IO=2K·Vin(VG-2VT)-K·VG(VG-2VT)
* 영역 B : VT<Vin<VG-VT
제 1MOSFET(11) : 포화영역, ID1=K(Vin-VT)2
제 2MOSFET(12) : 포화영역
ID2=K(VG-Vin-VT)2
IO=2K·Vin(VG-2VT)-K·VG(VG-2VT)
* 영역 C : VG-VT≤Vin
제 1MOSFET(11) : 비포화영역
ID1=2K(Vin-VG)(VG-2VT)
제 2MOSFET(12) : 차단영역, ID2=0
IO=2K·Vin(VG-2VT)-K·VG(VG-2VT)
상기한 바와 같이, 전압전류 변환회로는 접지전위에서 전원전압까지 선형입력신호를 갖고 도 5a에서 도시한 두 개의 n채널 MOSFET를 사용한 회로로서 실현될 수 있다.
도 5a에서 도시된 구성에서, 제 2MOSFET(12)의 게이트에 인가되는 정전압(VG)이 정전압원에서 생성되지만, 도 5b에서 도시된 바와 같이 게이트바이어스 생성회로(16)에 의해 전압(VDS)으로부터 VDS+2VT를 발생하여 제 2MOSFET(12)의 게이트에 인가하는 다른 구성도 가능하다.
n채널 MOSFET가 사용되는 경우를 예로서 설명하였지만, p채널 MOSFET를 사용하여 구성할 수도 있다.
본 발명에 의하면, 상기한 바와 같이, 각 MOSFET를 흐르는 전류가 소정의 입력전압값에 대하여 대칭적으로 변하도록 즉 상보적으로 동작하도록 동일극성의 2개의 MOSFET를 설정하면, 2개의 MOSFET를 흐르는 전류의 차는 전원전압범위 내에서 입력전압에 대해 선형적 관계가 된다는 점에 주목한다. 따라서, 2개의 MOSFET가 상보적으로 동작하는 한 동작조건은 다양하게 설정될 수 있다.
도 6은 본 발명의 제 1실시예의 전압전류 변환회로의 회로구성을 나타내는 도로서, 이 실시예는 도 4a에서 도시한 기본구성이 n채널 MOSFET를 사용하여 실현된 것이다. 도 6에서 도시된 바와 같이, 제 1실시예의 전압전류 변환회로는 도 4의 제 1MOSFET에 대응하는 n채널 MOSFET(전계효과 트랜지스터)(M1), 제 2MOSFET에 대응하는 n채널 MOSFET(전계효과 트랜지스터)(M2), 전압(VDS) 및 전압(2VT)으로부터 전압(2VT+VDS)를 생성하는 회로(21), 전압(2VT+VDS) 및 입력전압(Vin)으로부터 전압(2VT+VDS-Vin)를 생성하는 회로(22), 전압(VDS)으로부터 트랜지스터에 인가되는 전압(VDS)를 생성하는 회로(23), M1의 드레인전위를 VDS로 고정하여 그 전류(ID1)를 산출하는 회로(24), M2의 드레인전위를 VDS로 고정하여 그 전류(ID2)를 산출하는 회로(25), ID1 와 ID2의 차전류를 연산하는 차연산회로(26)로 구성되어 있다. 따라서, 회로(21, 22)로 구성된 부분은 도 4a에서 게이트전압생성회로(14)에 해당한다.
회로(21)에 공급되는 전압(2VT)은 n채널 MOSFET가 갖고 있는 문턱전압의 2배로서, 예를 들어 화다, 타카이, 후지, "Realization of MOSFET Characteristics with Cutoff Region", ECT-99-113, pp. 19-24, Oct. 1999에서 개시된 회로가 사용될 수 있다. 그 회로의 일례가 도 7에 도시되어 있다.
회로(21, 22)는 M2의 게이트에 인가되는 전압(2VT+VDS-Vin)을 발생시킨다. 도 4b에서 도시된 바와 같이, M2에 드레인전류가 흐르는 입력전압(Vin)의 범위는 다음과 같다.
0<Vin<VDS+VT ...(1)
M2의 게이트전위(VG2)가 2VT+VDS-Vin이기 때문에, VG2는 다음의 범위에서 변한다.
VT<VG2<VDS+2VT ...(2)
따라서, 회로(21, 22)의 입력신호 범위는 식(1)에서 표시된 범위보다 클 필요가 있다. 회로(21)는 두 개의 p채널 MOSFET로 구성된 레벨시프트회로이고 2VT를VDS만큼 양의 방향으로 시프트하여 2VT+VDS를 발생시킨다. 회로(22)는 또한 두 개의 n채널 MOSFET로 구성된 레벨시프트회로이고 2VT+VDS를 Vin만큼 음의 방향으로 시프트하여 2VT+VDS-Vin를 발생시킨다. 회로(21, 22)의 모든 구성 MOSFET가 포화영역과 약반전영역(weak reversal region)에서 동작하는 것으로 가정한다. 또한, MOSFET의 드레인전류가 포화영역과 약반전영역에서 게이트와 소스 간의 전압에만 의존하기 때문에, 동일한 드레인전류가 흐로는 두 개의 MOSFET의 게이트와 소스 간의 전압이 서로 동일하다는 사실을 이용한다.
회로(21)의 게이트에 VDS가 인가되는 p채널 MOSFET가 항상 포화영역 및 약반전영역에서 동작하도록 하기 위해 전원전압(VDD)은 다음의 식을 만족해야 한다.
2VT-|VTP|+2VDS≤VDD ...(3)
여기서 VTP는 p채널 MOSFET의 문턱전압이다. 또한, 게이트에 Vin가 인가되는 p채널 MOSFET이 항상 포화영역 및 약반전영역에서 동작하도록 하기 위해 다음의 조건을 만족해야 한다.
VDS≤VT ...(4)
회로(26)는 전류미러회로로서 M1을 흐르는 전류(ID1)와 M2를 흐르는 전류(ID2) 간의 차전류(I0)를 생성한다. 차전류(I0)는 다음의 식으로 표현된다.
I0=ID1-ID2
= 2K·VDS·Vin-K(VDS+2VT)VDS ...(5)
다음, 제 1실시예의 전압전류 변환회로를 사용하는 OTA를 설명한다. OTA는 도 1에 나타낸 입력전압(Vin1, Vin2) 간의 차에 해당하는 전류(Iout)를 출력하는회로이고, 변환계수가 gm일 때 다음과 같은 관계가 있다.
Iout=gm(Vin1-Vin2)
=gm·Vin-gm·Vin2 ...(6)
따라서, OTA는 제 1실시예에서 2개의 전압전류 변환회로를 사용하여 실현할 수 있다.
도 8은 제 1실시예의 전압전류 변환회로를 2개 사용한 OTA의 구성을 나타낸다. 제 1실시예의 전압전류 변환회로의 입력신호범위는 전원전압의 범위이고 따라서 이 OTA는 또한 Rail-to-Rail의 입력신호범위를 갖는다. 도시한 바와 같이, 이 OTA는 제 1전압전류 변환회로(31), 제 2전압전류 변환회로(32), 도 7에서 나타낸 것처럼 2VT를 발생시키는 2VT 발생회로(20), 도 6에서의 2VT+VDS 발생회로(21), 제 1전압전류 변환회로(31)에 공급되는 2VT+VDS-Vin1을 발생시키는 2VT+VDS-Vin1 발생회로(22a), 제 2전압전류 변환회로(32)에 공급되는 2VT+VDS-Vin2을 발생시키는 2VT+VDS-Vin2 발생회로(22b), 제 1 및 제 2전압전류 변환회로(31, 32)의 출력전류(I01, I02)의 차전류(Iout)를 계산하는 차출력연산회로(33)를 포함한다.
제 1전압전류 변환회로(31)에서 제 1MOSFET 및 제 2MOSFET를 흐르는 전류를 각각 ID11 및 ID12로 표시하고, 제 2전압전류 변환회로(32)에서 제 1MOSFET 및 제 2MOSFET를 흐르는 전류는 각각 ID21 및 ID22로 표시하면, 상기의 식(6)은 다음과 같이 표현될 수 있다.
Iout=I01-I02
=(ID11-ID12)-(ID21-ID22)
=(ID11+ID22)-(ID12+ID21)
그리고, 차출력연산회로(33)에서는 ID11와 ID22의 가산 및 ID12와 ID21의 가산 후에 차를 계산한다.
도 9는 OTA의 회로구성을 나타내는 도이다. 그러나, 이 도에서 2VT 발생회로(20) 및 2VT+VDS 발생회로는 생략되어 있다.
제 1실시예에서는, M1 및 M2로서 n채널 MOSFET을 사용하였으나 p채널 MOSFET를 사용할 수도 있다. 제 2실시예는 이러한 경우의 예를 나타낸다.
도 10은 제 2실시예의 전압전류 변환회로의 회로구성을 나타내는 도이다. 도 10에서 도시된 바와 같이, 제 2실시예의 전압전류 변환회로는 VDD-2|VTP|-VDS를 발생시키는 회로(41), 2VDD-2|VTP|-VDS-Vin을 발생시키는 회로(42), 게이트에 인가되는 VDS를 발생시키는 회로(43), p채널의 제 1MOSFET(MP1)의 드레인전류를 VDD-VDS로 고정하여 그 드레인전류를 산출하는 회로(44), p채널의 제 2MOSFET(MP2)의 드레인전류를 VDD-VDS로 고정하여 그 드레인전류를 산출하는 회로(45)로 구성된다.
다음, 도 5a에 도시된 기본구성을 n채널 MOSFET를 이용하여 실현한 제 3실시예를 갖고 설명한다.
도 11은 제 3실시예의 전압전류 변환회로의 대략적인 구성을 나타내는 도이다. 도시된 바와 같이, 제 3실시예의 전압전류 변환회로는 제 1MOSFET에 해당하는 M1, 제 2MOSFET에 해당하는 M2, M2의 게이트에 인가되는 게이트전압(VG)을 공급하는 전원(VG), 2VT 발생회로(51), 고정전압(VG, 2VT)으로부터 전압(VG-2)을 발생시키는 회로(52), VG-2와 입력전압(Vin)으로부터 전압(VG-2VT+Vin)을 발생시키는 회로(53), M1의 드레인전위를 VDS로 고정하여 그 전류(ID1)를 산출하는 M1 드레인 바이어스회로(54), M2의 드레인전위를 VDS로 고정하여 그 전류(ID2)를 산출하는 M2 드레인 바이어스회로(55), M2의 소스에 입력전압(Vin)을 인가하는 M2 소스 바이어스회로(56), ID1과 ID2 간의 차전류(IO)를 계산하는 차연산회로(57)로 구성된다. 따라서, 회로(51-53)로 구성된 부분은 도 5a에서의 드레인전압생성회로(15)에 해당한다.
도 12는 제 3실시예의 전압전류 변환회로의 회로구성을 나타내는 도이다. 전원(VG) 및 2VT 발생회로(51)는 생략되어 있다. 도시된 바와 같이, 회로의 각 부분의 구성은 제 1실시예의 구성과 유사하며 또한 동작도 유사하다. 전체적인 전압전류 변환회로의 동작원리가 도 5a를 참조하여 설명한 것과 동일하기 때문에 더 이상의 상세한 설명은 하지 않는다.
도 13은 제 3실시예의 전압전류 변환회로의 입력전압(Vin)과 출력전류(Iout) 간의 관계를 시뮬레이션한 결과를 나타낸다. 도시한 바와 같이, 전원전압범위에서 입력전압(Vin)에 대해서 거의 선형적인 출력전류(Iout)를 얻는다는 것을 알 수 있다.
제 3실시예의 전압전류 변환회로에서는, 입력전압(Vin)이 M2 소스 바이어스회로(56)를 거쳐 M2의 소스에 인가되지만 직접 인가될 수도 있다. 도 14는 변형예의 회로구성을 나타내는 도이다. 이 변형예에서, 입력전압(Vin)이 직접 M2의 소스단자에 인가되는 동시에 입력전압(Vin)의 입력단자로 전류가 흐르는 것을 방지하기 위해 드레인측에서 나온 ID2'가 전류미러회로에 의해 다시 돌아가 접지측으로 들어간 후 전류(ID2)가 발생된다. 다른 부분은 제 3실시예와 동일하다.
제 3실시예의 전압전류 변환회로도 전원전압범위의 입력신호에 대해 선형출력특성을 보이고 있기 때문에, 이 회로를 두 개 사용하여 Rail-to-Rail의 OTA회로가 실현될 수 있다. 도 15는 제 3실시예의 전압전류 변환회로를 2개 사용한 OTA회로의 구성을 나타내는 도이다. 도시한 바와 같이, 이 OTA회로는 VG-2VT 및 VDD-VG+2VT를 발생시키는 회로(61), M11 회로(62), M12 회로(63), M21 회로(64), M22 회로(65), 차출력연산회로(66)를 포함한다. 회로(61)는 도 12의 회로(52)에 해당하고, M11 회로(62) 및 M21 회로(64)는 각각 도 12의 M1 및 회로(54)에 해당한다. M12 회로(63) 및 M22 회로(65)는 도 12의 M2, 회로(55), 회로(56)로 구성된 부분 또는 도 14의 M2, 회로(55'), 전류미러회로로 구성된 부분에 해당한다. 도 12의 회로(53)는 M12 회로(63) 및 M22 회로(65)에 포함된다. 이 OTA에서 또한 차출력연산회로(66)는 ID11와 ID22의 가산 및 ID12와 ID21의 가산 후에 차를 계산한다.
이 OTA의 구체적인 회로구성이 도 16 내지 도 19에 도시되어 있다. 도 16은 VG-2VT 및 VDD-VG+2VT를 발생시키는 회로(61)를 나타내고, 도 17a 및 도 17b는 각각 M11 회로(62) 및 M21 회로(64)를 나타낸다. 도 18은 M12 회로(63)를 나타내고, 도 19는 M22 회로(65)를 나타낸다.
도 20은 제 4실시예의 전압전류 변환회로의 회로구성을 나타내는 도이다. 제 4실시예는 도 5a의 기본구성에서 p채널 MOSFET를 사용하여 실현한 것이다. 도시된 바와 같이, 제 4실시예의 전압전류 변환회로는 제 1MOSFET에 해당하는 MP1, 제 2MOSFET에 해당하는 MP2, 고정전압(VG)과 |2VTP|로부터 전압(VG+|2VTP|)을 발생시키는 회로(72), 전압(Vin-VDD+2|VTP|+VG)을 발생시키는 회로(73), M1의 드레인전위를 VG+|2VTP|로 고정시키고 그 전류(IDP1)를 산출하는 M1 드레인 바이어스회로(74), M2의 드레인전위를 Vin-VDD+|2VTP|+VG로 고정시키고 그 전류(IDP2)를 산출하는 M2 드레인 바이어스회로(75), 입력전압(Vin)을 M2의 소스에 인가하는 M2 소스 바이어스회로(76)로 구성된다. 차전류연산회로 등의 회로는 생략되어 있다.
상기한 바와 같이, 본 발명에 의하면 동일극성의 MOSFET를 사용하고 있기 때문에 트랜스컨덕턴스 파라미터의 변화가 작고 트랜스컨덕턴스가 거의 상수값으로 설정될 수 있는 Rail-to-Rail의 전압전류 변환회로 및 OTA를 간단한 구성으로 실현할 수 있는 효과가 있다.

Claims (8)

  1. 입력전압에 따라서 출력전류를 생성하는 전압전류 변환회로에 있어서,
    소정의 드레인소스 전압이 항상 인가되고 상기 입력전압에 대해 제 1전류신호를 생성하는 제 1MOSFET와,
    상기 제 1MOSFET와 동일한 극성을 갖고 상기 소정의 드레인소스 전압이 항상 인가되고 상기 입력전압에 대해 제 1전류신호에 상보적인 제 2전류신호를 생성하는 제 2MOSFET와,
    상기 제 1전류신호와 상기 제 2전류신호의 차를 연산하는 차전류연산회로를 포함하여 구성된 것을 특징으로 하는 전압전류변환회로.
  2. 제 1항에 있어서,
    상기 입력전압이 상기 제 1MOSFET의 게이트에 인가되고,
    상기 제 2MOSFET의 게이트에 인가되는 상기 제 2MOSFET의 문턱전압의 2배인 전압과 상기 소정의 드레인소스 전압과의 합에서 상기 입력전압을 감산하여 얻은 전압을 생성하는 게이트전압생성회로를 더 포함하는 것을 특징으로 하는 전압전류 변환회로.
  3. 제 1항에 있어서,
    상기 입력전압이 상기 제 1MOSFET의 게이트 및 상기 제 2MOSFET의 소스에 인가되고, 상기 제 2MOSFET의 문턱전압의 2배인 전압과 상기 소정의 드레인소스 전압과의 합인 소정의 게이트전압이 상기 게이트에 인가되며,
    상기 제 2MOSFET의 드레인에 인가되는, 상기 소정의 드레인소스 전압과 상기 입력전압의 합인 드레인전압을 생성하는 드레인전압생성회로를 더 포함하는 것을 특징으로 하는 전압전류 변환회로.
  4. 제 3항에 있어서,
    상기 제 2MOSFET의 게이트에 인가되는 상기 소정의 게이트전압을 생성하는 게이트 바이어스생성회로를 더 포함하는 것을 특징으로 하는 전압전류 변환회로.
  5. 제 1입력전압과 제 2입력전압 간의 차전압에 따라 출력전류를 생성하는 OTA에 있어서,
    상기 제 1입력전압에 따라서 제 1출력전류를 생성하는 제 1전압전류 변환회로와,
    상기 제 2입력전압에 따라서 제 2출력전류를 생성하는 제 2전압전류 변환회로와,
    상기 제 1출력전류와 상기 제 2출력전류 간의 차전류를 계산하는 차출력연산회로를 포함하여,
    상기 제 1전압전류 변환회로 및 상기 제 2전압전류 변환회로 각각은 소정의 드레인소스 전압이 항상 인가되고 상기 입력전압에 대한 제 1전류신호를 생성하는제 1MOSFET와, 상기 제 1MOSFET와 동일극성을 갖고 소정의 드레인소스 전압이 항상 인가되고 입력전압에 대한 제 1전류신호에 상보적인 제 2전류신호를 생성하는 제 2MOSFET와, 상기 제 1전류신호와 상기 제 2전류신호 간의 차를 계산하는 차전류연산회로를 포함하여 구성된 것을 특징으로 하는 OTA.
  6. 제 5항에 있어서,
    상기 입력전압은 상기 제 1MOSFET의 게이트에 인가되고, 상기 전압전류 변환회로는 상기 제 2MOSFET의 게이트에 인가되는 제 2MOSFET의 문턱전압의 2배인 전압과 상기 소정의 드레인소스 전압과의 합에서 상기 입력전압을 감산하여 얻은 전압을 생성하는 게이트전압생성회로를 더 포함하는 것을 특징으로 하는 OTA.
  7. 제 5항에 있어서,
    상기 입력전압은 상기 제 1MOSFET의 게이트 및 상기 제 2MOSFET의 소스에 인가되고, 상기 제 2MOSFET의 문턱전압의 2배인 전압과 소정의 드레인소스 전압과의 합인 소정의 게이트전압이 상기 게이트에 인가되는 것을 특징으로 하는 OTA.
  8. 제 7항에 있어서,
    상기 제 2MOSFET의 게이트에 인가되는 상기 소정의 게이트전압을 생성하는 게이트바이어스회로를 더 포함하는 것을 특징으로 하는 OTA.
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