JP2007159117A - 低電圧低電力ａｂ級出力段 - Google Patents

低電圧低電力ａｂ級出力段 Download PDF

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Abstract

【課題】出力駆動トランジスタを閾値下にバイアスすることによって、高速演算を行い、必要な供給電圧が低く、静止電流が低いＣＭＯＳ ＡＢ級出力段を提供する。この出力段のアーキテクチャは、携帯機器、煙探知器、センサなど電力消費用途における演算増幅器の使用に特に適切である。
【解決手段】ソース、ゲート、ドレインを有する第１出力駆動トランジスタと、ソース、ゲート、ドレインを有する第２出力駆動トランジスタと、第１出力駆動トランジスタのドレインは第２出力駆動トランジスタのドレインに結合されていることと、第１、第２出力駆動トランジスタに結合されている第１高スイングカスコード構造と、第１、第２出力駆動トランジスタに結合されている第２高スイングカスコード構造と、第１、第２高スイングカスコード構造は第１、第２出力駆動トランジスタをその閾値下の動作領域までバイアスすることと、からなるＡＢ級増幅器出力段。
【選択図】 図２

Description

本発明は電子回路に関する。より詳細には、本発明はＡＢ級増幅器出力段に関する。
ＡＢ級増幅器出力段は、低動作電力および低動作電圧の要求される実用用途において一般的に用いられる。例えば、そのようなＡＢ級出力段は、モバイルデバイス、煙探知器、センサ、携帯機器などの演算増幅器において用いられる。ＡＢ級出力段の設計は、回路の全駆動電圧、電力消費量および動作電圧において、重要な役割を果たす。開発者は、低電圧低電力演算増幅器設計において、特許文献１によるモンティセリ（Ｍｏｎｔｉｃｅｌｌｉ）のＡＢ級出力段を利用することが多い。図１は、モンティセリの設計の組み込まれているＡＢ級出力段１００の回路図である。従来技術においては、入力信号は電流源を通じる小信号電流（ＩＢ１で示す）として出力段１００へ供給される。この設計は広範に用いられるが、出力段１００の最低供給電圧（ＶＤＤ）は、ＶＤＤ＝２ＶＴ＋３ＶＤＳｓａｔである。ここでＶＴは出力駆動トランジスタの閾電圧であり、ＶＤＳｓａｔは出力駆動トランジスタの飽和ドレイン−ソース電圧である。この場合、ＶＤＳｓａｔは次式のように書ける。
Figure 2007159117
 この式において、Ｉはバイアス電流であり、μは電子／正孔移動度である。Ｃｏｘは酸化物キャパシタンスであり、Ｗはトランジスタチャネル幅である。また、Ｌはトランジスタチャネル長である。簡単のため、ＶＤＳｓａｔをΔＶと表し参照する。
モンティセリの出力段はカスコード・トランスリニア・ループを用いて出力駆動静止電流を制御するが、この場合、ループのトランジスタは飽和領域にバイアスされる必要がある。静止電流はトランスリニア・ループに関連するカレントミラー比によって制御されるが、トランジスタは、出力駆動トランジスタを含め、飽和領域にバイアスされるので、必然的に適量の静止電流が必要である。図１では、トランジスタＭ１〜Ｍ４が１つのトランスリニア・ループを形成し、トランジスタＭ５〜Ｍ８は別のトランスリニア・ループを形成している。これに関して、次式が成り立つ。
Figure 2007159117
 これらの式において、Ｉｑはモンティセリの出力段の静止電流であり、（Ｗ／Ｌ）ｎはトランジスタＭｎのチャネル幅対チャネル長のアスペクト比である。
米国特許第４，５７０，１２８号明細書
したがって、高速演算（フィードバックのないために単純）を提供し、必要な最低動作電圧が低く、通常動作中に静止電流をほとんど生じないＡＢ級出力段を有することが望ましい。
上記問題点を解決するために、請求項１に記載の発明は、ソース、ゲートおよびドレインを有する第１の出力駆動トランジスタと、ソース、ゲートおよびドレインを有する第２の出力駆動トランジスタと、第１の出力駆動トランジスタのドレインは第２の出力駆動トランジスタのドレインに結合されていることと、第１の出力駆動トランジスタおよび第２の出力駆動トランジスタに結合されている第１の高スイング・カスコード構造と、第１の出力駆動トランジスタおよび第２の出力駆動トランジスタに結合されている第２の高スイング・カスコード構造と、第１の高スイング・カスコード構造および第２の高スイング・カスコード構造は第１の出力駆動トランジスタをその閾値下の動作領域までバイアスし、かつ、第２の出力駆動トランジスタをその閾値下の動作領域までバイアスすることと、からなることを要旨とする。
請求項２に記載の発明は、請求項１に記載のＡＢ級増幅器出力段において、第１の高スイング・カスコード構造に結合され、かつ、約３ＶＤＳｓａｔの最低動作電圧を供給する電圧源と、ＶＤＳｓａｔは第１の出力駆動トランジスタおよび第２の出力駆動トランジスタにおける飽和ドレイン−ソース電圧であることと、を含むことを要旨とする。
請求項３に記載の発明は、請求項２に記載のＡＢ級増幅器出力段において、電圧源はＶＤＤの動作電圧を供給することと、第１の出力駆動トランジスタおよび第２の出力駆動トランジスタのオーバードライブ電圧は約ＶＤＤ−ＶＴ−２ＶＤＳｓａｔであることと、ＶＴは第１の出力駆動トランジスタおよび第２の出力駆動トランジスタの閾電圧であることと、を含むことを要旨とする。
請求項４に記載の発明は、請求項１に記載のＡＢ級増幅器出力段において、第１の高スイング・カスコード構造および第２の高スイング・カスコード構造に結合されているバイアス・アーキテクチャと、第１の高スイング・カスコード構造は第１の複数のカスコード・トランジスタからなることと、第２の高スイング・カスコード構造は第２の複数のカスコード・トランジスタからなることと、バイアス・アーキテクチャは第１の複数のカスコード・トランジスタの各々および第２の複数のカスコード・トランジスタの各々を、それぞれの閾値下の動作領域へバイアスすることと、を含むことを要旨とする。
請求項５に記載の発明は、請求項１に記載のＡＢ級増幅器出力段において、第１の高スイング・カスコード構造に結合されている第１のカレントミラー構造と、第２の高スイング・カスコード構造に結合されている第２のカレントミラー構造と、を含むことを要旨とする。
請求項６に記載の発明は、請求項５に記載のＡＢ級増幅器出力段において、ソース、ゲートおよびドレインを有する第１のカレントミラー・トランジスタならびにソース、ゲートおよびドレインを有する第２のカレントミラー・トランジスタからなる第１のカレントミラー構造と、第１のカレントミラー・トランジスタのゲートは第２のカレントミラー・トランジスタのドレインに結合されていることと、ソース、ゲートおよびドレインを有する第３のカレントミラー・トランジスタならびにソース、ゲートおよびドレインを有する第４のカレントミラー・トランジスタからなる第２のカレントミラー構造と、第４のカレントミラー・トランジスタのゲートは第３のカレントミラー・トランジスタのドレインに結合されていることと、を含むことを要旨とする。
請求項７に記載の発明は、ソース、ゲートおよびドレインを有するＰＭＯＳ出力駆動トランジスタと、ソース、ゲートおよびドレインを有するＮＭＯＳ出力駆動トランジスタと、ＰＭＯＳ出力駆動トランジスタのドレインはＮＭＯＳ出力駆動トランジスタのドレインに結合されていることと、ソース、ゲートおよびドレインを有する最初のＰＭＯＳカスコード・トランジスタと、最初のＰＭＯＳカスコード・トランジスタのドレインはＰＭＯＳ出力駆動トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する最初のＮＭＯＳカスコード・トランジスタと、最初のＮＭＯＳカスコード・トランジスタのドレインはＮＭＯＳ出力駆動トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する最後のＰＭＯＳカスコード・トランジスタと、最後のＰＭＯＳカスコード・トランジスタのドレインはＮＭＯＳ出力駆動トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する最後のＮＭＯＳカスコード・トランジスタと、最後のＮＭＯＳカスコード・トランジスタのドレインはＰＭＯＳ出力駆動トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する最初のＰＭＯＳバイアストランジスタと、最初のＰＭＯＳバイアストランジスタのゲートは最初のＰＭＯＳカスコード・トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する最初のＮＭＯＳバイアストランジスと、最初のＮＭＯＳバイアストランジスのゲートは最初のＮＭＯＳカスコード・トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する最後のＰＭＯＳバイアストランジスタと、最後のＰＭＯＳバイアストランジスタのゲートは最後のＰＭＯＳカスコード・トランジスタのゲートに結合されていることと、最後のＰＭＯＳバイアストランジスタのドレインは最初のＰＭＯＳバイアストランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する最後のＮＭＯＳバイアストランジスタと、最後のＮＭＯＳバイアストランジスタのゲートは最後のＮＭＯＳカスコード・トランジスタのゲートに結合されていることと、最後のＮＭＯＳバイアストランジスタのドレインは最初のＮＭＯＳバイアストランジスのゲートに結合されていることと、からなることを要旨とする。
請求項８に記載の発明は、請求項７に記載のＡＢ級増幅器出力段において、ＰＭＯＳ出力駆動トランジスタのソースは供給電圧に結合されていることと、最初のＰＭＯＳカスコード・トランジスタのソースは供給電圧に結合されていることと、最初のＰＭＯＳバイアストランジスタのソースは供給電圧に結合されていることと、ＮＭＯＳ出力駆動トランジスタのソースはグランド電位に結合されていることと、最初のＮＭＯＳカスコード・トランジスタのソースはグランド電位に結合されていることと、最初のＮＭＯＳバイアストランジスのソースはグランド電位に結合されていることと、を含むことを要旨とする。
請求項９に記載の発明は、請求項７に記載のＡＢ級増幅器出力段において、最初のＰＭＯＳカスコード・トランジスタのドレインは最後のＰＭＯＳカスコード・トランジスタのソースに結合されていることと、最初のＮＭＯＳカスコード・トランジスタのドレインは最後のＮＭＯＳカスコード・トランジスタのソースに結合されていることと、を含むことを要旨とする。
請求項１０に記載の発明は、請求項７に記載のＡＢ級増幅器出力段において、最初のＰＭＯＳバイアストランジスタのドレインは最後のＰＭＯＳバイアストランジスタのソースに結合されていることと、最初のＮＭＯＳバイアストランジスのドレインは最後のＮＭＯＳバイアストランジスタのソースに結合されていることと、を含むことを要旨とする。
請求項１１に記載の発明は、請求項７に記載のＡＢ級増幅器出力段において、最後のＰＭＯＳバイアストランジスタに結合されている第１の電流源と、第１の電流源は最初のＰＭＯＳバイアストランジスタおよび最後のＰＭＯＳバイアストランジスタに第１のバイアス電流を供給していることと、最後のＮＭＯＳバイアストランジスタに結合されている第２の電流源と、第２の電流源は最初のＮＭＯＳバイアストランジスおよび最後のＮＭＯＳバイアストランジスタに第２のバイアス電流を供給していることと、を含むことを要旨とする。
請求項１２に記載の発明は、請求項１１に記載のＡＢ級増幅器出力段において、第１のバイアス電流は第２のバイアス電流と等しいことを要旨とする。
請求項１３に記載の発明は、請求項７に記載のＡＢ級増幅器出力段において、ソース、ゲートおよびドレインを有する追加のＰＭＯＳカスコード・トランジスタと、追加のＰＭＯＳカスコード・トランジスタのソースは最初のＰＭＯＳカスコード・トランジスタのドレインに結合されていることと、追加のＰＭＯＳカスコード・トランジスタのドレインは最後のＰＭＯＳカスコード・トランジスタのソースに結合されていることと、ソース、ゲートおよびドレインを有する追加のＮＭＯＳカスコード・トランジスタと、追加のＮＭＯＳカスコード・トランジスタのソースは最初のＮＭＯＳカスコード・トランジスタのドレインに結合されていることと、追加のＮＭＯＳカスコード・トランジスタのドレインは最後のＮＭＯＳカスコード・トランジスタのソースに結合されていることと、を含むことを要旨とする。
請求項１４に記載の発明は、請求項１３に記載のＡＢ級増幅器出力段において、ソース、ゲートおよびドレインを有する追加のＰＭＯＳバイアストランジスタと、追加のＰＭＯＳバイアストランジスタのソースは最初のＰＭＯＳバイアストランジスタのドレインに結合されていることと、追加のＰＭＯＳバイアストランジスタのゲートは追加のＰＭＯＳカスコード・トランジスタのゲートに結合されていることと、追加のＰＭＯＳバイアストランジスタのドレインは最後のＰＭＯＳバイアストランジスタのソースに結合されていることと、ソース、ゲートおよびドレインを有する追加のＮＭＯＳバイアストランジスタと、追加のＮＭＯＳバイアストランジスタのソースは最初のＮＭＯＳバイアストランジスのドレインに結合されていることと、追加のＮＭＯＳバイアストランジスタのゲートは追加のＮＭＯＳカスコード・トランジスタのゲートに結合されていることと、追加のＮＭＯＳバイアストランジスタのドレインは最後のＮＭＯＳバイアストランジスタのソースに結合されていることと、を含むことを要旨とする。
請求項１５に記載の発明は、ソース、ゲートおよびドレインを有する第１の出力駆動トランジスタと、ソース、ゲートおよびドレインを有する第２の出力駆動トランジスタと、第１の出力駆動トランジスタのドレインは第２の出力駆動トランジスタのドレインに結合されていることと、ソース、ゲートおよびドレインを有する第１のカスコード・トランジスタと、第１のカスコード・トランジスタのドレインは第２の出力駆動トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する第２のカスコード・トランジスタと、第２のカスコード・トランジスタのドレインは第１の出力駆動トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する第１のバイアストランジスタと、第１のバイアストランジスタのゲートは第１のカスコード・トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する第２のバイアストランジスタと、第２のバイアストランジスタのゲートは第２のカスコード・トランジスタのゲートに結合されていることと、第２のバイアストランジスタのドレインは第１のバイアストランジスタのゲートに結合されていることと、電流源に結合されている共通ソース・ノード、入力信号の第１の極性成分のための第１のゲート・ノード、入力信号の第２の極性成分のための第２のゲート・ノード、第１のドレイン・ノード、および第２のバイアストランジスタのドレインに結合されている第２のドレイン・ノードを有する差動トランジスタ対と、からなることを要旨とする。
請求項１６に記載の発明は、請求項１５に記載の電子回路において、ソース、ゲートおよびドレインを有する第３のカスコード・トランジスタと、第３のカスコード・トランジスタのドレインは第１の出力駆動トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する第４のカスコード・トランジスタと、第４のカスコード・トランジスタのドレインは第２の出力駆動トランジスタのゲートに結合されていることと、を含むことを要旨とする。
請求項１７に記載の発明は、請求項１６に記載の電子回路において、ソース、ゲートおよびドレインを有する第３のバイアストランジスタと、第３のバイアストランジスタのゲートは第３のカスコード・トランジスタのゲートに結合されていることと、ソース、ゲートおよびドレインを有する第４のバイアストランジスタと、第４のバイアストランジスタのゲートは第４のカスコード・トランジスタのゲートに結合されていることと、第４のバイアストランジスタのドレインは第３のバイアストランジスタのゲートに結合されていることと、を含むことを要旨とする。
請求項１８に記載の発明は、請求項１７に記載の電子回路において、第１の出力駆動トランジスタ、第３のカスコード・トランジスタ、第４のカスコード・トランジスタ、第３のバイアストランジスタおよび第４のバイアストランジスタはＮＭＯＳトランジスタであることと、第２の出力駆動トランジスタ、第１のカスコード・トランジスタ、第２のカスコード・トランジスタ、第１のバイアストランジスタおよび第２のバイアストランジスタはＮＭＯＳトランジスタであることと、を含むことを要旨とする。
請求項１９に記載の発明は、請求項１８に記載の電子回路において、差動トランジスタ対はソース、ゲートおよびドレインを有する第１のＰＭＯＳ入力トランジスタならびにソース、ゲートおよびドレインを有する第２のＰＭＯＳ入力トランジスタを含むことと、第１のＰＭＯＳ入力トランジスタのソースおよび第２のＰＭＯＳ入力トランジスタのソースは共通ソース・ノードに結合されていることと、第１のＰＭＯＳ入力トランジスタのゲートは第１のゲート・ノードに相当することと、第２のＰＭＯＳ入力トランジスタのゲートは第２のゲート・ノードに相当することと、第１のＰＭＯＳ入力トランジスタのドレインは第１のドレイン・ノードに相当することと、第２のＰＭＯＳ入力トランジスタのドレインは第２のドレイン・ノードに相当することと、を含むことを要旨とする。
請求項２０に記載の発明は、請求項１５に記載の電子回路において、電子回路は演算増幅器を含むことと、電子回路は第１の出力駆動トランジスタのドレインに結合され、かつ、第２の出力駆動トランジスタのドレインに結合されている出力ノードを含むことと、を含むことを要旨とする。
簡単のため、本明細書には、ＣＭＯＳ回路に関連する従来の技術、トランジスタ操作およびバイアス、電流供給、電圧供給その他回路の機能的態様（ならびに回路の個々の動作部品）を詳細に示さない場合がある。さらに、様々な図に示す接続線は、例示的な機能関係や諸要素間の物理的な結合を表わすためのものである。実際の実施形態においては、多くの代替もしくは追加の機能関係または物理的な接続が存在し得る。
本明細書では、「ノード」は、所与の信号、論理レベル、電圧、データパターン、電流または量の存在する任意の内部または外部の基準点、接続点、接合点、信号線、導体素子などを意味する。さらに、２つ以上のノードが１つの物理要素によって実施されてもよく、共通のノードにて受信または出力される場合でも、２つ以上の信号を多重化、変調その他の手段によって、区別することが可能である。
以下の記述では、ノードその他のフィーチャが一体に「接続」または「結合」されることを示す。本明細書では、明示的に異なって述べられない限り、「接続された」は、１つのノード／フィーチャが別のノード／フィーチャに直接的に連結されたことまたは直接的に通信することを意味し、必ずしも機械的に通信することを意味しない。同様に、明示的に異なって述べられない限り、「結合された」は、１つのノード／フィーチャが別のノード／フィーチャに直接的もしくは間接的に連結されたことまたは直接的もしくは間接的に通信することを意味し、必ずしも機械的に通信することを意味しない。
図２は、本発明の例示的な一実施形態により構成されるＡＢ級出力段２００の回路図である。この出力段２００は、一般に、出力ノード２０２にて出力電圧（Ｖｏｕｔで示す）を生成するように調整されている複数のＰＭＯＳトランジスタ（Ｍ１，Ｍ３，Ｍ４，Ｍ７，Ｍ８で示す）および複数のＮＭＯＳトランジスタ（Ｍ２，Ｍ５，Ｍ６，Ｍ９，Ｍ１０で示す）を備える。入力信号は電流源２０８，２１０を通じる小信号電流として出力段２００へ供給される。出力段２００ではＣＭＯＳトランジスタ技術が用いられるが、本発明の実際の実施形態では他のトランジスタ型式および技術が同様に用いられてよい。実際の一実装においては、好適には、出力段２００は約１．５〜１．８ボルトの公称電圧を供給する低電圧ソースまたは電源（ＶＤＤで示す）により動作する。
トランジスタＭ１〜Ｍ１０の各々はソース、ゲートおよびドレインを有する。図２には、従来のＮＭＯＳおよびＰＭＯＳのトランジスタ記号を用いて、これらのトランジスタを示す。この例示的な実施形態では、トランジスタＭ１は第１の出力駆動トランジスタとして機能し、トランジスタＭ２は第２の出力駆動トランジスタとして機能する。トランジスタＭ３，Ｍ４は第１の高スイング・カスコード構造を形成し、トランジスタＭ５，Ｍ６は第２の高スイング・カスコード構造を形成する。また、トランジスタＭ７〜Ｍ１０は出力段２００におけるバイアス・アーキテクチャを形成する。これに関して、トランジスタＭ７，Ｍ８はＰＭＯＳバイアストランジスタであり、トランジスタＭ９，Ｍ１０はＮＭＯＳバイアストランジスタである。また、バイアス・アーキテクチャは第１の高スイング・カスコード構造および第２の高スイング・カスコード構造に結合されている。トランジスタＭ７，Ｍ８は、第１の高スイング・カスコード構造に結合されている第１のカレントミラー構造を形成する。また、トランジスタＭ９，Ｍ１０は、第２の高スイング・カスコード構造に結合されている第２のカレントミラー構造を形成する。
トランジスタＭ１のソースは供給電圧（ＶＤＤ）に結合され、トランジスタＭ１のゲートはノード２０４に相当し、トランジスタＭ１のドレインは出力ノード２０２に結合されている。トランジスタＭ２のソースはグランド電位など基準電圧に結合され、トランジスタＭ２のゲートはノード２０６に相当し、トランジスタＭ２のドレインは出力ノード２０２に結合されている。したがって、トランジスタＭ２のドレインはトランジスタＭ１のドレインにも結合されている。
この例示的な実施形態では、トランジスタＭ３はＰＭＯＳカスコード・トランジスタである。トランジスタＭ３のソースはＶＤＤに結合され、トランジスタＭ３のゲートはトランジスタＭ７のゲートおよびトランジスタＭ８のドレインに結合され、トランジスタＭ３のドレインはノード２０４に結合されている。また、この例示的な実施形態では、トランジスタＭ４もＰＭＯＳカスコード・トランジスタである。トランジスタＭ４のソースはノード２０４に結合され、トランジスタＭ４のゲートはトランジスタＭ８のゲートに結合され、トランジスタＭ４のドレインはノード２０６に結合されている。したがって、トランジスタＭ３のドレインはトランジスタＭ４のソースに結合されている。なお、トランジスタＭ３，Ｍ４によって形成されている高スイング・カスコード構造は、出力駆動トランジスタＭ１，Ｍ２の両方に結合されている。
この例示的な実施形態では、トランジスタＭ６はＮＭＯＳカスコード・トランジスタである。トランジスタＭ６のソースは基準電圧（グランド電位）に結合され、トランジスタＭ６のゲートはトランジスタＭ１０のゲートおよびトランジスタＭ９のドレインに結合され、トランジスタＭ６のドレインはノード２０６に結合されている。また、この例示的な実施形態では、トランジスタＭ５もＮＭＯＳカスコード・トランジスタである。トランジスタＭ５のソースはノード２０６に結合され、トランジスタＭ５のゲートはトランジスタＭ９のゲートに結合され、トランジスタＭ５のドレインはノード２０４に結合されている。したがって、トランジスタＭ６のドレインはトランジスタＭ５のソースに結合されている。この例では、トランジスタＭ５のソースはノード２０６に相当し、トランジスタＭ５のドレインはノード２０４に相当する。なお、トランジスタＭ５，Ｍ６によって形成される高スイング・カスコード構造は、出力駆動トランジスタＭ１，Ｍ２の両方に結合されている。
この例示的な実施形態では、トランジスタＭ７はＰＭＯＳバイアストランジスタである。トランジスタＭ７のソースはＶＤＤに結合され、トランジスタＭ７のゲートはトランジスタＭ３のゲートおよびトランジスタＭ８のドレインに結合され、トランジスタＭ７のドレインはトランジスタＭ８のソースに結合されている。また、この例示的な実施形態では、トランジスタＭ８もＰＭＯＳバイアストランジスタである。トランジスタＭ８のソースはトランジスタＭ７のドレインに結合され、トランジスタＭ８のゲートはトランジスタＭ４のゲートに結合され、トランジスタＭ８のドレインはトランジスタＭ７のゲート、トランジスタＭ３のゲートおよび電流源２０８に結合されている。この例では、トランジスタＭ８のソースはトランジスタＭ７のドレインに接続され、トランジスタＭ８のゲートはトランジスタＭ４のゲートに接続され、トランジスタＭ８のドレインはトランジスタＭ７，Ｍ３のゲートおよび電流源２０８に接続されている。
この例示的な実施形態では、トランジスタＭ１０はＮＭＯＳバイアストランジスタである。トランジスタＭ１０のソースは基準電圧（グランド電位）に結合され、トランジスタＭ１０のゲートはトランジスタＭ６のゲートおよびトランジスタＭ９のドレインに結合され、トランジスタＭ１０のドレインはトランジスタＭ９のソースに結合されている。また、この例示的な実施形態では、トランジスタＭ９もＮＭＯＳバイアストランジスタである。トランジスタＭ９のソースはトランジスタＭ１０のドレインに結合され、トランジスタＭ９のゲートはトランジスタＭ５のゲートに結合され、トランジスタＭ９のドレインはトランジスタＭ１０のゲート、トランジスタＭ６のゲートおよび電流源２１０に結合されている。
電流源２０８はトランジスタＭ８と基準電圧との間に結合されており、トランジスタＭ７およびトランジスタＭ８に第１のバイアス電流を供給する。電流源２１０はトランジスタＭ９とＶＤＤとの間に結合されており、トランジスタＭ９およびトランジスタＭ１０に第２のバイアス電流を供給する。好適な実施形態では、第１のバイアス電流は第２のバイアス電流と等しく、出力段２００の対称動作を可能とする。実用に際しては、電流源２０８，２１０はバイアス電流の通過する高インピーダンス・ノードとして実施されてよい。
実際の一実施形態では、電圧源は３ＶＤＳｓａｔの最低動作電圧を供給する。ここで、ＶＤＳｓａｔは出力駆動トランジスタにおける飽和ドレイン−ソース電圧である。出力段は高スイング・カスコード構造を使用するので、ＶＤＤが３ＶＤＳｓａｔより大きいことのみが必要である。この場合、トランジスタのＶＧＳ（ゲート−ソース電圧）は、トランジスタのＶＤＳ（ドレイン−ソース電圧）より高く、三極管領域に至る直前まで、即ち、ＶＧＳ≒ＶＤＳｓａｔ＋ＶＴまでバイアスされる。加えて、静止電流Ｉｑは、トランジスタＭ４，Ｍ５のゲート電圧（ＶＧＳ）の調節を介し、出力駆動トランジスタのゲート電圧（ＶＧＳ）によって制御される。この静止電流制御技術はカレントミラー比の調節の代わりに用いられ、出力駆動トランジスタが閾値下の動作領域へバイアスされることによって、駆動強度を維持しつつ静止電流を低下させる。この例示的な実施形態では、バイアス・アーキテクチャは、各々のカスコード・トランジスタおよび各々の出力駆動トランジスタをそれぞれの閾値下の動作領域へバイアスするように、適切に構成され、制御される。結果として、出力駆動トランジスタのオーバードライブ電圧はＶＤＤ−ＶＴ−２ＶＤＳｓａｔと等しい。ここで、ＶＴは出力駆動トランジスタの閾電圧である。出力段２００の動作特性は次の式から導かれる。
Figure 2007159117
 ここで、ＩＭ５＝αＩＢ１，ＩＭ４＝（１−α）ＩＢ１とすると（α＜１）、次の式が導かれる。
Figure 2007159117
 ＶＧＳＭ２≒ＶＴでは、次の式が得られる。
Figure 2007159117
 ここで、Ｉ０はＶＧＳ＝ＶＴのときのドレイン電流であり、ｎは閾値下の勾配因子（理想的には１）であり、Ｖｔｈは熱電圧（ＫＴ／ｑ）である。この式において、Ｋはボルツマン定数、Ｔは温度、ｑは電荷である。
以下のテーブル１では、出力段２００の幾つかの動作特性をモンティセリの設計の組み込まれている出力段（図１に示した出力段１００など）と比較する。
Figure 2007159117
 ＡＢ級出力段は、図２に示すようなカスコード・トランジスタおよびバイアストランジスタを、２「レベル」より多く備えてもよい。これに関して、図３は本発明の代替の一実施形態により構成されるＡＢ級出力段３００の回路図である。出力段３００は、出力段２００と共通の幾つかの特徴および要素を有する。簡単のため、出力段３００に関しては、そのような共通の特徴、要素および動作特性を再び記載しない。出力段２００に関する上述の記載と一貫するように、図３には、図２における同じ番号のトランジスタに相当するトランジスタＭ１〜Ｍ１０を示す。
出力段３００の基本的なアーキテクチャは、出力段２００によって利用されるものと同様である。しかしながら、出力段３００は追加のＰＭＯＳカスコード・トランジスタ（Ｍ１１で示す）、追加のＮＭＯＳカスコード・トランジスタ（Ｍ１２で示す）、追加のＰＭＯＳバイアストランジスタ（Ｍ１３で示す）および追加のＮＭＯＳバイアストランジスタ（Ｍ１４で示す）を備える。トランジスタＭ１１のソースは、トランジスタＭ３のドレイン、トランジスタＭ５のドレインおよびノード３０２に結合されている。トランジスタＭ１１のゲートはトランジスタＭ１３のゲートに結合され、トランジスタＭ１１のドレインはトランジスタＭ４のソースに結合されている。この例示的な実施形態では、トランジスタＭ１１のソースはノード３０２に相当し、ノード３０２はトランジスタＭ３のドレインおよびトランジスタＭ５のドレインに接続されている。出力段３００のこの部分において３つのカスコード・トランジスタのみが利用される場合、トランジスタＭ１１のドレインはトランジスタＭ４のソースに接続される。
トランジスタＭ１２のソースは、トランジスタＭ６のドレイン、トランジスタＭ４のドレインおよびノード３０４に結合されている。トランジスタＭ１２のゲートはトランジスタＭ１４のゲートに結合され、トランジスタＭ１２のドレインはトランジスタＭ５のソースに結合されている。この例示的な実施形態では、トランジスタＭ１２のソースはノード３０４に相当し、ノード３０４はトランジスタＭ６のドレインおよびトランジスタＭ４のドレインに接続されている。出力段３００のこの部分において３つのカスコード・トランジスタのみが利用される場合、トランジスタＭ１２のドレインはトランジスタＭ５のソースに接続される。
トランジスタＭ１３のソースはトランジスタＭ７のドレインに結合され、トランジスタＭ１３のゲートはトランジスタＭ１１のゲートに結合され、トランジスタＭ１３のドレインはトランジスタＭ８のソースに結合されている。出力段３００のこの部分において３つのバイアストランジスタのみが利用される場合、トランジスタＭ１３のドレインはトランジスタＭ８のソースに接続される。
トランジスタＭ１４のソースはトランジスタＭ１０のドレインに結合され、トランジスタＭ１４のゲートはトランジスタＭ１２のゲートに結合され、トランジスタＭ１４のドレインはトランジスタＭ９のソースに結合されている。出力段３００のこの部分において３つのバイアストランジスタのみが利用される場合、トランジスタＭ１４のドレインはトランジスタＭ９のソースに接続される。
出力段３００の追加のトランジスタは、静止電流の増大および必要な供給電圧の増大を犠牲にして出力段３００の利得を増大させる。動作の対称性を維持するため、同数の追加のＰＭＯＳカスコード・トランジスタ、ＮＭＯＳカスコード・トランジスタ、ＰＭＯＳバイアストランジスタおよびＮＭＯＳバイアストランジスタが利用される。しかしながら、図３の省略部分は、その箇所において出力段３００が１つの追加のトランジスタのみを用いる必要はないことを示す。
上述のようなＡＢ級出力段は、幾つかの実際の電子回路において利用される場合もある。これに関して、図４は、本発明の例示的な一実施形態により構成される演算増幅器４００の回路図である。演算増幅器４００は、上述の出力段２００と共通の幾つかの特徴および要素を有する。簡単のために、そのような共通の特徴、要素および動作特性を再び記載しない。出力段２００に関する上述の記載と一貫するように、図４には、可能な限り図２における同じ番号のトランジスタに相当するトランジスタＭ１〜Ｍ１０を示す。
演算増幅器４００におけるトランジスタＭ１〜Ｍ６の構成は、出力段２００におけるトランジスタＭ１〜Ｍ６の構成と同一である。トランジスタＭ１，Ｍ２は演算増幅器４００の出力駆動トランジスタとして作用する。図４に示すように、トランジスタＭ３のゲートはトランジスタＭ７のゲートに結合され、トランジスタＭ４のゲートはトランジスタＭ８のゲートに結合されている。トランジスタＭ７，Ｍ８は、上述のようにトランジスタＭ３，Ｍ４をバイアスするためのカレントミラー・アーキテクチャを形成する、ＰＭＯＳバイアストランジスタである。演算増幅器４００では、図２に示す電流源２０８の代わりにトランジスタＭ１５，Ｍ１６を用い、トランジスタＭ７，Ｍ８にバイアス電流を供給する。図４に示すように、トランジスタＭ５のゲートはトランジスタＭ９のゲートに結合され、トランジスタＭ６のゲートはトランジスタＭ１０のゲートに結合されている。トランジスタＭ９，Ｍ１０は、上述のようにトランジスタＭ５，Ｍ６をバイアスするためのカレントミラー・アーキテクチャを形成する、ＮＭＯＳバイアストランジスタである。演算増幅器４００では、図２に示す電流源２１０の代わりにトランジスタＭ１１，Ｍ１２，Ｍ２３，Ｍ２４を用い、トランジスタＭ９，Ｍ１０にバイアス電流を供給する。
演算増幅器４００は、差動トランジスタ対４０２（ＰＭＯＳトランジスタＭ１１，Ｍ１２を含む）を備える。差動トランジスタ対４０２は共通ソース・ノード４０４、入力信号の正の成分のための第１のゲート・ノード４０６、入力信号の負の成分のための第２のゲート・ノード４０８、第１のドレイン・ノード４１０、および第２のドレイン・ノード４１２を有する。共通ソース・ノード４０４は電流源に結合されてもよい。この例においては、この電流源はトランジスタＭ２３，Ｍ２４のカスコード・コンビネーションとして実施されている。この実際の実装では、共通ソース・ノード４０４はトランジスタＭ１１のソースに相当し、またトランジスタＭ１２のソースにも相当する。加えて、第１のゲート・ノード４０６はトランジスタＭ１１のゲートに相当し、第２のゲート・ノード４０８はトランジスタＭ１２のゲートに相当する。また、第１のドレイン・ノード４１０はトランジスタＭ１１のドレインに相当し、第２のドレイン・ノード４１２はトランジスタＭ１２のドレインに相当する。
トランジスタＭ１１のドレインは、トランジスタＭ１３のドレイン、トランジスタＭ１４のゲートおよびトランジスタＭ１６のゲートに結合されている。この例では、トランジスタＭ１１のドレインは、トランジスタＭ１３のドレイン、トランジスタＭ１４のゲートおよびトランジスタＭ１６のゲートに接続されている。同様に、トランジスタＭ１２のドレインは、トランジスタＭ９のドレイン、トランジスタＭ１０のゲートおよびトランジスタＭ６のゲートに結合されている。この例では、トランジスタＭ１２のドレインは、トランジスタＭ９のドレイン、トランジスタＭ１０のゲートおよびトランジスタＭ６のゲートに接続されている。
動作の際、Ｖｂｉａｓ１およびＶｂｉａｓ２（それぞれトランジスタＭ４，Ｍ５のゲートの電圧）には、ＶＧＳ≒ＶＤＳｓａｔ＋ＶＴまでトランジスタをバイアスするように、適切な値が設定される。換言すると、ＶＳＳに関するトランジスタＭ５のゲート電圧は２ΔＶに等しく、ＶＤＤに関するトランジスタＭ４のゲート電圧は２ΔＶに等しい。この場合も、ＶＧＳＭ１，ＶＧＳＭ２は上述の方程式に従う。したがって、閾値下の領域へ出力駆動電圧を設定するには、次の２つの条件を満たす必要がある。（１）Ｖｂｉａｓ１およびＶｂｉａｓ２によりトランジスタＭ４，トランジスタＭ５をＶＧＳ≒ＶＤＳｓａｔ＋ＶＴに設定すること。（２）上述の出力段２００の記載に関する式を用いてＶＧＳＭ１およびＶＧＳＭ２を調節すること。このようにして、出力駆動トランジスタは閾値下の領域へ設定し、サイズリダクションに駆動強度を捧げることなく低静止電流を達成することが可能である。Ｖｂｉａｓ１およびＶｂｉａｓ２の値は、最適化されているバイアス回路（例えば、トランジスタＭ１７〜Ｍ２２）によって生成することが可能である。演算増幅器４００では、これは例えば、トランジスタＭ１９のチャネル長をトランジスタＭ１５のチャネル長の５倍とすることによって、また、トランジスタＭ２２のチャネル長をトランジスタＭ２１のチャネル長の５倍とすることによって設定可能である。さらに、フィードバックを欠くコンパクト設計は実装が簡単であり、高速演算において良好な安定性を提供する。シミュレーションでは、実際の演算増幅器４００が、１．５ボルトの単一の最低供給電圧（ＶＤＤ）による負荷によって動作可能であることが明らかにされた。ＶＤＤを５．０ボルトまで増大する場合、無負荷電流はわずか５０μＡであり、ＤＣ利得は８７ｄＢに等しく、出力短絡電流は±２０ｍＡとなる。加えて、６２度の位相マージンでは６ＭＨｚの利得帯域幅積が達成された。以下のテーブル２には、上述の出力段の組み込まれている典型的な演算増幅器の性能を要約する。テーブル２の結果は、ＶＤＤが５．０ボルト、温度が２５℃におけるものである。
Figure 2007159117
 上述のＡＢ級増幅器出力段は従来のモンティセリの設計の最低動作電圧をわずか３ＶＤＳｓａｔにまで低下させ、駆動強度を減少させることなく、静止電流を低減する。この出力段はコンパクトかつ単純なアーキテクチャを有し、実際の実装において良好な安定性を与える。演算増幅器に組み込まれるとき、この出力段は利得帯域幅積の点から演算増幅器の速度を向上させる。
従来技術のＡＢ級出力段の回路図。 本発明の例示的な一実施形態により構成されるＡＢ級出力段の回路図。 本発明の代替の一実施形態により構成されるＡＢ級出力段の回路図。 本発明の例示的な一実施形態により構成される演算増幅器の回路図。

Claims (20)

  1. ソース、ゲートおよびドレインを有する第１の出力駆動トランジスタと、
    ソース、ゲートおよびドレインを有する第２の出力駆動トランジスタと、第１の出力駆動トランジスタのドレインは第２の出力駆動トランジスタのドレインに結合されていることと、
    第１の出力駆動トランジスタおよび第２の出力駆動トランジスタに結合されている第１の高スイング・カスコード構造と、
    第１の出力駆動トランジスタおよび第２の出力駆動トランジスタに結合されている第２の高スイング・カスコード構造と、
    第１の高スイング・カスコード構造および第２の高スイング・カスコード構造は第１の出力駆動トランジスタをその閾値下の動作領域までバイアスし、かつ、第２の出力駆動トランジスタをその閾値下の動作領域までバイアスすることと、からなるＡＢ級増幅器出力段。
  2. 第１の高スイング・カスコード構造に結合され、かつ、約３ＶＤＳｓａｔの最低動作電圧を供給する電圧源と、ＶＤＳｓａｔは第１の出力駆動トランジスタおよび第２の出力駆動トランジスタにおける飽和ドレイン−ソース電圧であることと、を含む請求項１に記載のＡＢ級増幅器出力段。
  3. 電圧源はＶＤＤの動作電圧を供給することと、第１の出力駆動トランジスタおよび第２の出力駆動トランジスタのオーバードライブ電圧は約ＶＤＤ−ＶＴ−２ＶＤＳｓａｔであることと、ＶＴは第１の出力駆動トランジスタおよび第２の出力駆動トランジスタの閾電圧であることと、を含む請求項２に記載のＡＢ級増幅器出力段。
  4. 第１の高スイング・カスコード構造および第２の高スイング・カスコード構造に結合されているバイアス・アーキテクチャと、
    第１の高スイング・カスコード構造は第１の複数のカスコード・トランジスタからなることと、
    第２の高スイング・カスコード構造は第２の複数のカスコード・トランジスタからなることと、
    バイアス・アーキテクチャは第１の複数のカスコード・トランジスタの各々および第２の複数のカスコード・トランジスタの各々を、それぞれの閾値下の動作領域へバイアスすることと、を含む請求項１に記載のＡＢ級増幅器出力段。
  5. 第１の高スイング・カスコード構造に結合されている第１のカレントミラー構造と、
    第２の高スイング・カスコード構造に結合されている第２のカレントミラー構造と、を含む請求項１に記載のＡＢ級増幅器出力段。
  6. ソース、ゲートおよびドレインを有する第１のカレントミラー・トランジスタならびにソース、ゲートおよびドレインを有する第２のカレントミラー・トランジスタからなる第１のカレントミラー構造と、第１のカレントミラー・トランジスタのゲートは第２のカレントミラー・トランジスタのドレインに結合されていることと、
    ソース、ゲートおよびドレインを有する第３のカレントミラー・トランジスタならびにソース、ゲートおよびドレインを有する第４のカレントミラー・トランジスタからなる第２のカレントミラー構造と、第４のカレントミラー・トランジスタのゲートは第３のカレントミラー・トランジスタのドレインに結合されていることと、を含む請求項５に記載のＡＢ級増幅器出力段。
  7. ソース、ゲートおよびドレインを有するＰＭＯＳ出力駆動トランジスタと、
    ソース、ゲートおよびドレインを有するＮＭＯＳ出力駆動トランジスタと、ＰＭＯＳ出力駆動トランジスタのドレインはＮＭＯＳ出力駆動トランジスタのドレインに結合されていることと、
    ソース、ゲートおよびドレインを有する最初のＰＭＯＳカスコード・トランジスタと、最初のＰＭＯＳカスコード・トランジスタのドレインはＰＭＯＳ出力駆動トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する最初のＮＭＯＳカスコード・トランジスタと、最初のＮＭＯＳカスコード・トランジスタのドレインはＮＭＯＳ出力駆動トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する最後のＰＭＯＳカスコード・トランジスタと、最後のＰＭＯＳカスコード・トランジスタのドレインはＮＭＯＳ出力駆動トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する最後のＮＭＯＳカスコード・トランジスタと、最後のＮＭＯＳカスコード・トランジスタのドレインはＰＭＯＳ出力駆動トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する最初のＰＭＯＳバイアストランジスタと、最初のＰＭＯＳバイアストランジスタのゲートは最初のＰＭＯＳカスコード・トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する最初のＮＭＯＳバイアストランジスと、最初のＮＭＯＳバイアストランジスのゲートは最初のＮＭＯＳカスコード・トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する最後のＰＭＯＳバイアストランジスタと、最後のＰＭＯＳバイアストランジスタのゲートは最後のＰＭＯＳカスコード・トランジスタのゲートに結合されていることと、最後のＰＭＯＳバイアストランジスタのドレインは最初のＰＭＯＳバイアストランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する最後のＮＭＯＳバイアストランジスタと、最後のＮＭＯＳバイアストランジスタのゲートは最後のＮＭＯＳカスコード・トランジスタのゲートに結合されていることと、最後のＮＭＯＳバイアストランジスタのドレインは最初のＮＭＯＳバイアストランジスのゲートに結合されていることと、からなるＡＢ級増幅器出力段。
  8. ＰＭＯＳ出力駆動トランジスタのソースは供給電圧に結合されていることと、
    最初のＰＭＯＳカスコード・トランジスタのソースは供給電圧に結合されていることと、
    最初のＰＭＯＳバイアストランジスタのソースは供給電圧に結合されていることと、
    ＮＭＯＳ出力駆動トランジスタのソースはグランド電位に結合されていることと、
    最初のＮＭＯＳカスコード・トランジスタのソースはグランド電位に結合されていることと、
    最初のＮＭＯＳバイアストランジスのソースはグランド電位に結合されていることと、を含む請求項７のＡＢ級増幅器出力段。
  9. 最初のＰＭＯＳカスコード・トランジスタのドレインは最後のＰＭＯＳカスコード・トランジスタのソースに結合されていることと、
    最初のＮＭＯＳカスコード・トランジスタのドレインは最後のＮＭＯＳカスコード・トランジスタのソースに結合されていることと、を含む請求項７のＡＢ級増幅器出力段。
  10. 最初のＰＭＯＳバイアストランジスタのドレインは最後のＰＭＯＳバイアストランジスタのソースに結合されていることと、
    最初のＮＭＯＳバイアストランジスのドレインは最後のＮＭＯＳバイアストランジスタのソースに結合されていることと、を含む請求項７のＡＢ級増幅器出力段。
  11. 最後のＰＭＯＳバイアストランジスタに結合されている第１の電流源と、第１の電流源は最初のＰＭＯＳバイアストランジスタおよび最後のＰＭＯＳバイアストランジスタに第１のバイアス電流を供給していることと、
    最後のＮＭＯＳバイアストランジスタに結合されている第２の電流源と、第２の電流源は最初のＮＭＯＳバイアストランジスおよび最後のＮＭＯＳバイアストランジスタに第２のバイアス電流を供給していることと、を含む請求項７のＡＢ級増幅器出力段。
  12. 第１のバイアス電流は第２のバイアス電流と等しい請求項１１に記載のＡＢ級増幅器出力段。
  13. ソース、ゲートおよびドレインを有する追加のＰＭＯＳカスコード・トランジスタと、追加のＰＭＯＳカスコード・トランジスタのソースは最初のＰＭＯＳカスコード・トランジスタのドレインに結合されていることと、追加のＰＭＯＳカスコード・トランジスタのドレインは最後のＰＭＯＳカスコード・トランジスタのソースに結合されていることと、
    ソース、ゲートおよびドレインを有する追加のＮＭＯＳカスコード・トランジスタと、
    追加のＮＭＯＳカスコード・トランジスタのソースは最初のＮＭＯＳカスコード・トランジスタのドレインに結合されていることと、追加のＮＭＯＳカスコード・トランジスタのドレインは最後のＮＭＯＳカスコード・トランジスタのソースに結合されていることと、を含む請求項７に記載のＡＢ級増幅器出力段。
  14. ソース、ゲートおよびドレインを有する追加のＰＭＯＳバイアストランジスタと、追加のＰＭＯＳバイアストランジスタのソースは最初のＰＭＯＳバイアストランジスタのドレインに結合されていることと、追加のＰＭＯＳバイアストランジスタのゲートは追加のＰＭＯＳカスコード・トランジスタのゲートに結合されていることと、追加のＰＭＯＳバイアストランジスタのドレインは最後のＰＭＯＳバイアストランジスタのソースに結合されていることと、
    ソース、ゲートおよびドレインを有する追加のＮＭＯＳバイアストランジスタと、追加のＮＭＯＳバイアストランジスタのソースは最初のＮＭＯＳバイアストランジスのドレインに結合されていることと、追加のＮＭＯＳバイアストランジスタのゲートは追加のＮＭＯＳカスコード・トランジスタのゲートに結合されていることと、追加のＮＭＯＳバイアストランジスタのドレインは最後のＮＭＯＳバイアストランジスタのソースに結合されていることと、を含む請求項１３に記載のＡＢ級増幅器出力段。
  15. ソース、ゲートおよびドレインを有する第１の出力駆動トランジスタと、
    ソース、ゲートおよびドレインを有する第２の出力駆動トランジスタと、第１の出力駆動トランジスタのドレインは第２の出力駆動トランジスタのドレインに結合されていることと、
    ソース、ゲートおよびドレインを有する第１のカスコード・トランジスタと、第１のカスコード・トランジスタのドレインは第２の出力駆動トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する第２のカスコード・トランジスタと、第２のカスコード・トランジスタのドレインは第１の出力駆動トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する第１のバイアストランジスタと、第１のバイアストランジスタのゲートは第１のカスコード・トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する第２のバイアストランジスタと、第２のバイアストランジスタのゲートは第２のカスコード・トランジスタのゲートに結合されていることと、第２のバイアストランジスタのドレインは第１のバイアストランジスタのゲートに結合されていることと、
    電流源に結合されている共通ソース・ノード、入力信号の第１の極性成分のための第１のゲート・ノード、入力信号の第２の極性成分のための第２のゲート・ノード、第１のドレイン・ノード、および第２のバイアストランジスタのドレインに結合されている第２のドレイン・ノードを有する差動トランジスタ対と、からなる電子回路。
  16. ソース、ゲートおよびドレインを有する第３のカスコード・トランジスタと、第３のカスコード・トランジスタのドレインは第１の出力駆動トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する第４のカスコード・トランジスタと、第４のカスコード・トランジスタのドレインは第２の出力駆動トランジスタのゲートに結合されていることと、を含む請求項１５の電子回路。
  17. ソース、ゲートおよびドレインを有する第３のバイアストランジスタと、第３のバイアストランジスタのゲートは第３のカスコード・トランジスタのゲートに結合されていることと、
    ソース、ゲートおよびドレインを有する第４のバイアストランジスタと、第４のバイアストランジスタのゲートは第４のカスコード・トランジスタのゲートに結合されていることと、第４のバイアストランジスタのドレインは第３のバイアストランジスタのゲートに結合されていることと、を含む請求項１６の電子回路。
  18. 第１の出力駆動トランジスタ、第３のカスコード・トランジスタ、第４のカスコード・トランジスタ、第３のバイアストランジスタおよび第４のバイアストランジスタはＮＭＯＳトランジスタであることと、
    第２の出力駆動トランジスタ、第１のカスコード・トランジスタ、第２のカスコード・トランジスタ、第１のバイアストランジスタおよび第２のバイアストランジスタはＮＭＯＳトランジスタであることと、を含む請求項１７の電子回路。
  19. 差動トランジスタ対はソース、ゲートおよびドレインを有する第１のＰＭＯＳ入力トランジスタならびにソース、ゲートおよびドレインを有する第２のＰＭＯＳ入力トランジスタを含むことと、
    第１のＰＭＯＳ入力トランジスタのソースおよび第２のＰＭＯＳ入力トランジスタのソースは共通ソース・ノードに結合されていることと、
    第１のＰＭＯＳ入力トランジスタのゲートは第１のゲート・ノードに相当することと、
    第２のＰＭＯＳ入力トランジスタのゲートは第２のゲート・ノードに相当することと、
    第１のＰＭＯＳ入力トランジスタのドレインは第１のドレイン・ノードに相当することと、
    第２のＰＭＯＳ入力トランジスタのドレインは第２のドレイン・ノードに相当することと、を含む請求項１８の電子回路。
  20. 電子回路は演算増幅器を含むことと、
    電子回路は第１の出力駆動トランジスタのドレインに結合され、かつ、第２の出力駆動トランジスタのドレインに結合されている出力ノードを含むことと、を含む請求項１５の電子回路。
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