CN1976218A - 低压低功率类a/b输出级 - Google Patents

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Abstract

一种CMOS类A/B输出级，由于采用了输出驱动晶体管的次阈值偏置，所以提供了高运行速度、低电源电压需求以及低静态电流吸取的优势。所述输出级的体系结构使其尤其适用于诸如便携式仪器、烟雾探测器、传感器等等的对功率要求较高的应用中的运算放大器。

Description

低压低功率类A/B输出级
技术领域
本发明总体上涉及电子电路。更具体来讲，本发明涉及一种类A/B放大器输出级。
背景技术
类A/B放大器输出级普遍应用于要求低运行功率和低工作电压的实际应用中。例如，这种类A/B输出级可以用于移动设备的运算放大器、烟雾探测器、传感器、便携式仪器等等。类A/B输出级的设计在电路的总体驱动能力、功耗和工作电压方面扮演重要的角色。在低压、低功率运算放大器设计过程中，开发人员经常利用Monticelli的类A/B输出级。图1是采用Monticelli设计的类A/B输出级100的电路图。按照常规的方法，一个或多个输入信号作为小信号电流经由电源(标记为IB1)被馈送至输出级100。虽然这种设计被广泛使用，但是用于输出级100的最小电源电压(VDD)是：VDD＝2VT+3VDSsat，其中VT是输出驱动晶体管的阈值电压，而VDSsat是输出驱动晶体管处于饱和时的漏极至源极电压。在此环境下， VD S sat = 2 I μCox ( W L ) = ΔV . 在此表达式中，I是偏置电流，μ是电子/空穴迁移率，Cox是氧化物电容，W是晶体管的沟道宽度而L是晶体管的沟道长度。为了简单起见，把VDSsat表示为ΔV，以供参考。
所述Monticelli输出级使用共射-共基跨导线性环路(cascodetranslinear loop)来控制输出驱动静态电流，其中所述环路中的晶体管必须被偏置到饱和区中。所述静态电流受到与跨导线性环路构造相关联的电流镜比值的控制，其中因为包括输出驱动晶体管的晶体管被偏置到饱和区中，所以不可避免地需要适当量的静态电流。在图1中，晶体管M1-M4形成跨导线性环路，而晶体管M5-M8形成另一跨导线性环路。就此而言， I q = ( W L ) 4 / ( W L ) 1 I B 1 = ( W L ) 8 / ( W L ) 6 I B 1 , 其中 ( W L ) 2 = ( W L ) 3 , 并且 ( W L ) 5 = ( W L ) 7 . 在这些表达式中，Iq是Monticelli输出级的静态电流，而
Figure A20061016307400094
是晶体管Mn的沟道宽度与沟道长度的长宽比。
因此，期望拥有这样一种类A/B输出级，其提供高速运行(简单而无需反馈)、具有较低的最小工作电压要求并且在正常运行期间吸取很少的静态电流。此外，结合附图以及前面的技术领域和背景技术，根据随后的具体实施方式部分和所附权利要求书，本发明的其它期望的特征和特性将变得更加清楚。
发明内容
概括地说，按照本发明示例性实施例配置的系统、设备和方法涉及：一种类A/B放大器输出级，包括：具有源极、栅极和漏极的第一输出驱动晶体管；具有源极、栅极和漏极的第二输出驱动晶体管，所述第一输出驱动晶体管的漏极被耦合至所述第二输出驱动晶体管的漏极；耦合至所述第一输出驱动晶体管和所述第二输出驱动晶体管的第一高摆动共射-共基结构；耦合至所述第一输出驱动晶体管和所述第二输出驱动晶体管的第二高摆动共射-共基结构；所述第一高摆动共射-共基结构和所述第二高摆动共射-共基结构被配置为使所述第一输出驱动晶体管偏置到其次阈值工作区域中，并且使所述第二输出驱动晶体管偏置到其次阈值工作区域中。所述输出级还可以包括耦合至所述第一高摆动共射-共基结构的电压源，所述电压源提供大约3VDSsat的最小工作电压，其中VDSsat是所述第一输出驱动晶体管和所述第二输出驱动晶体管处于饱和时的漏极至源极电压。在一个实施例中，所述电压源提供工作电压VDD，并且用于所述第一输出驱动晶体管和用于所述第二输出驱动晶体管的过驱动电压等于VDD-VT-2VDSsat，其中VT是用于所述第一输出驱动晶体管和所述第二输出驱动晶体管的阈值电压。所述输出级还可以包括耦合至所述第一高摆动共射-共基结构和所述第二高摆动共射-共基结构的偏置体系结构，其中第一高摆动共射-共基结构包括第一组共射-共基晶体管；所述第二高摆动共射-共基结构包括第二组共射-共基晶体管；并且所述偏置体系结构被配置为使所述第一组共射-共基晶体管的每一个和所述第二组共射-共基晶体管的每一个偏置到其相应的次阈值工作区域中。所述输出级还可以包括耦合至所述第一高摆动共射-共基结构的第一电流镜结构，以及耦合至所述第二高摆动共射-共基结构的第二电流镜结构。第一电流镜结构可以包括具有源极、栅极和漏极的第一电流镜晶体管，以及具有源极、栅极和漏极的第二电流镜晶体管，所述第一电流镜晶体管的栅极被耦合至所述第二电流镜晶体管的漏极；并且所述第二电流镜结构可以包括具有源极、栅极和漏极的第三电流镜晶体管，以及具有源极、栅极和漏极的第四电流镜晶体管，所述第四电流镜晶体管的栅极耦合至所述第三电流镜晶体管的漏极。
一种类A/B放大器输出级，包括：具有源极、栅极和漏极的PMOS输出驱动晶体管；具有源极、栅极和漏极的NMOS输出驱动晶体管，所述PMOS输出驱动晶体管的漏极耦合至所述NMOS输出驱动晶体管的漏极；具有源极、栅极和漏极的第一PMOS共射-共基晶体管，所述第一PMOS共射-共基晶体管的漏极耦合至所述PMOS输出驱动晶体管的栅极；具有源极、栅极和漏极的第一NMOS共射-共基晶体管，所述第一NMOS共射-共基晶体管的漏极耦合至所述NMOS输出驱动晶体管的栅极；具有源极、栅极和漏极的最后PMOS共射-共基晶体管，所述最后PMOS共射-共基晶体管的漏极耦合至所述NMOS输出驱动晶体管的栅极；具有源极、栅极和漏极的最后NMOS共射-共基晶体管，所述最后NMOS共射-共基晶体管的漏极耦合至所述PMOS输出驱动晶体管的栅极；具有源极、栅极和漏极的第一PMOS偏置晶体管，所述第一PMOS偏置晶体管的栅极耦合至所述第一PMOS共射-共基晶体管的栅极；具有源极、栅极和漏极的第一NMOS偏置晶体管，所述第一NMOS偏置晶体管的栅极耦合至所述第一NMOS共射-共基晶体管的栅极；具有源极、栅极和漏极的最后PMOS偏置晶体管，所述最后PMOS偏置晶体管的栅极耦合至所述最后PMOS共射-共基晶体管的栅极，并且所述最后PMOS偏置晶体管的漏极耦合至所述第一PMOS偏置晶体管的栅极；以及具有源极、栅极和漏极的最后NMOS偏置晶体管，所述最后NMOS偏置晶体管的栅极耦合至所述最后NMOS共射-共基晶体管的栅极，并且所述最后NMOS偏置晶体管的漏极耦合至所述第一NMOS偏置晶体管的栅极。所述PMOS输出驱动晶体管的源极可以耦合至电源电压；所述第一PMOS共射-共基晶体管的源极可以耦合至所述电源电压；所述第一PMOS偏置晶体管的源极可以耦合至所述电源电压；所述NMOS输出驱动晶体管的源极可以耦合至地电势；所述第一NMOS共射-共基晶体管的源极可以耦合至所述地电势；并且所述第一NMOS偏置晶体管的源极可以耦合至所述地电势。所述第一PMOS共射-共基晶体管的漏极可以耦合至所述最后PMOS共射-共基晶体管的源极；并且所述第一NMOS共射-共基晶体管的漏极可以耦合至所述最后NMOS共射-共基晶体管的源极。所述第一PMOS偏置晶体管的漏极可以耦合至所述最后PMOS偏置晶体管的源极；并且所述第一NMOS偏置晶体管的漏极可以耦合至所述最后NMOS偏置晶体管的源极。所述输出级还可以包括耦合至所述最后PMOS偏置晶体管的第一电流源，所述第一电流源被配置为向所述第一PMOS偏置晶体管和所述最后PMOS偏置晶体管提供第一偏流；以及耦合至所述最后NMOS偏置晶体管的第二电流源，所述第二电流源被配置为向所述第一NMOS偏置晶体管和所述最后NMOS偏置晶体管提供第二偏流。第一偏流可以等于所述第二偏流。所述输出级还可以包括具有源极、源极和漏极的附加PMOS共射-共基晶体管，所述附加PMOS共射-共基晶体管的源极被耦合至所述第一PMOS共射-共基晶体管的漏极，并且所述附加PMOS共射-共基晶体管的漏极被耦合至所述最后PMOS共射-共基晶体管的源极；以及具有源极、源极和漏极的附加NMOS共射-共基晶体管，所述附加NMOS共射-共基晶体管的源极被耦合至所述第一NMOS共射-共基晶体管的漏极，并且所述附加NMOS共射-共基晶体管的漏极被耦合至所述最后NMOS共射-共基晶体管的源极。所述输出级还可以包括具有源极、源极和漏极的附加PMOS偏置晶体管，所述附加PMOS偏置晶体管的源极被耦合至所述第一PMOS偏置晶体管的漏极，并且所述附加PMOS偏置晶体管的栅极被耦合至所述附加PMOS共射-共基晶体管的栅极，并且所述附加PMOS偏置晶体管的漏极被耦合至所述最后PMOS偏置晶体管的源极；以及具有源极、栅极和漏极的附加NMOS偏置晶体管，所述附加NMOS偏置晶体管的源极被耦合至所述第一NMOS偏置晶体管的漏极，所述附加NMOS偏置晶体管的栅极被耦合至所述附加NMOS共射-共基晶体管的栅极，并且所述附加NMOS偏置晶体管的漏极被耦合至所述最后NMOS偏置晶体管的源极。
本发明也可以是一种电子电路，包括：具有源极、栅极和漏极的第一输出驱动晶体管；具有源极、栅极和漏极的第二输出驱动晶体管，所述第一输出驱动晶体管的漏极被耦合至所述第二输出驱动晶体管的漏极；具有源极、栅极和漏极的第一共射-共基晶体管，所述第一共射-共基晶体管的漏极被耦合至所述第二输出驱动晶体管的栅极；具有源极、栅极和漏极的第二共射-共基晶体管，所述第二共射-共基晶体管的漏极被耦合至所述第一输出驱动晶体管的栅极；具有源极、栅极和漏极的第一偏置晶体管，所述第一偏置晶体管的栅极被耦合至所述第一共射-共基晶体管的栅极；具有源极、栅极和漏极的第二偏置晶体管，所述第二偏置晶体管的栅极被耦合至所述第二共射-共基晶体管的栅极，并且所述第二偏置晶体管的漏极被耦合至所述第一偏置晶体管的栅极；以及差动晶体管对，具有耦合至电流源的公共源极节点，输入信号的第一极性组件的第一栅极节点，所述输入信号的第二极性组件的第二栅极节点，第一漏极节点和耦合至所述第二偏置晶体管的漏极的第二漏极节点。所述电子电路还可以包括具有源极、栅极和漏极的第三共射-共基晶体管，所述第三共射-共基晶体管的漏极被耦合至所述第一输出驱动晶体管的栅极；以及具有源极、栅极和漏极的第四共射-共基晶体管，所述第四共射-共基晶体管的漏极被耦合至所述第二输出驱动晶体管的栅极。所述电子电路还可以包括具有源极、栅极和漏极的第三偏置晶体管，所述第三偏置晶体管的栅极被耦合至所述第三共射-共基晶体管的栅极；以及具有源极、栅极和漏极的第四偏置晶体管，所述第四偏置晶体管的栅极被耦合至所述第四共射-共基晶体管的栅极，并且所述第四偏置晶体管的漏极被耦合至所述第三偏置晶体管的栅极。所述第一输出驱动晶体管、所述第三共射-共基晶体管、所述第四共射-共基晶体管、所述第三偏置晶体管以及所述第四偏置晶体管可以是NMOS晶体管；并且所述第二输出驱动晶体管、所述第一共射-共基晶体管、所述第二共射-共基晶体管、所述第一偏置晶体管和所述第二偏置晶体管可以是NMOS晶体管。所述差动晶体管对可以包括具有源极、栅极和漏极的第一PMOS输入晶体管；以及具有源极、栅极和漏极的第二PMOS输入晶体管；其中所述第一PMOS输入晶体管的源极和所述第二PMOS输入晶体管的源极被耦合至所述公共源极节点；所述第一PMOS输入晶体管的栅极对应于所述第一栅极节点；所述第二PMOS输入晶体管的栅极对应于所述第二栅极节点；所述第一PMOS输入晶体管的漏极对应于所述第一漏极节点；并且所述第二PMOS输入晶体管的漏极对应于所述第二漏极节点。所述电子电路可以包括运算放大器；并且所述电子电路还可以包括耦合至所述第一输出驱动晶体管的漏极并且耦合至所述第二输出驱动晶体管的漏极的输出节点。
附图说明
当结合附图考虑时，通过参考具体实施方式部分和权利要求书可以更加透彻地理解本发明，在所述附图中，相似的附图标记表示类似部件。
图1是现有技术的类A/B输出级的电路图；
图2是依照本发明示例性实施例配置的类A/B输出级的电路图；
图3是依照本发明替代性实施例配置的类A/B输出级的电路图；并且
图4是依照本发明示例性实施例配置的运算放大器的电路图。
具体实施方式
随后的具体说明只是示例性的，而不意味着限制本发明或者本发明的应用和用途。此外，不意味着本发明将受到前面的技术领域、背景技术、发明内容或随后的具体说明中所呈现的任何明示或暗示的理论的束缚。
为了简洁，此处没有详细说明与CMOS电路、晶体管运行和偏置、电流提供、电压提供以及其它电路功能方面(以及电路的各个运行组件)相关的常规技术。此外，此处所包含的各个图中所示出的连线意在表示各种元件之间示例性的功能关系和/或物理联结。应该注意的是，在实际的实现方式中，可以存在许多可替换的或额外的功能关系或物理连接。
正如此处使用的那样，“节点”指的是任何内部或外部基准点、连接点、接合点、信号线路、导电元件等等，其中存在有特定信号、逻辑电平、电压、数据模式、电流或数量。此外，可以通过一个物理元件来实现两个或更多节点，并且两个或更多信号可以被复用、调制或者以其它方式加以区别，即使是在公共节点被接收或输出。
下列描述涉及被“连接”或“耦合”在一起的节点或特征。正如此处使用的那样，除非明确说明，否则“连接”指的是一个节点/特征被直接连接到另一节点/特征或直接与其通信，而不一定采用机械方式。同样，除非明确说明，否则“耦合”指的是一个节点/特征被直接或间接地连接到另一节点/特征或者直接或间接地与其通信，而不一定采用机械方式。由此，虽然图中所示的示意图描述了示例性的元件布局，但是在实际的实现方式中还可以存在额外的插入元件、设备、特征或组件(假定所述电路的功能不会受到不利影响)。
图2是依照本发明示例性实施例配置的类A/B输出级200的电路图。所述输出级200通常包括多个PMOS晶体管(标记为M1、M3、M4、M7和M8)以及多个NMOS晶体管(标记为M2、M5、M6、M9和M10)，并且被设置为在输出节点202生成输出电压(标记为Vout)。输入信号作为小信号电流经由电流源208和210被馈送至输出200。虽然所述输出级200使用CMOS晶体管技术，但是本发明的实际实现方式可以依照等效方式使用其它的晶体管类型和技术。所述输出级200最好利用低压电源(标记为VDD)来运行，在实际的实现方式中，其可以提供大约1.5至1.8伏的额定电压。
每一个晶体管M1-M10均具有源极、栅极和漏极，并且图2使用传统的NMOS和PMOS晶体管符号来描述这些晶体管。在此示例性的实施例中，对于输出级200而言，晶体管M1用作第一输出驱动晶体管，晶体管M2用作第二输出驱动晶体管，晶体管M3和M4形成第一高摆动(swing)共射-共基结构，晶体管M5和M6形成第二高摆动共射-共基结构，而晶体管M7-M10形成偏置体系结构。在此方面，晶体管M7和M8是PMOS偏置晶体管，而晶体管M9和M10是NMOS偏置晶体管，并且所述偏置体系结构被耦合至第一和第二高摆动共射-共基结构。晶体管M7和M8形成第一电流镜结构，其被耦合至第一高摆动共射-共基结构，并且晶体管M9和M10形成第二电流镜结构，其被耦合至第二高摆动共射-共基结构。
晶体管M1的源极耦合至电源电压(VDD)，晶体管M1的栅极对应于节点204，并且晶体管M1的漏极耦合至输出节点202。晶体管M2的源极耦合至诸如地电势的基准电压，晶体管M2的栅极对应于节点206，并且晶体管M2的漏极耦合至输出节点202。由此，晶体管M2的漏极还耦合至晶体管M1的漏极。
在此示例性的实施例中，晶体管M3是PMOS共射-共基晶体管。晶体管M3的源极被耦合至VDD，晶体管M3的栅极被耦合至晶体管M7的栅极和晶体管M8的漏极，并且晶体管M3的漏极被耦合至节点204。在此示例性的实施例中，晶体管M4也是PMOS共射-共基晶体管。晶体管M4的源极被耦合至节点204，晶体管M4的栅极被耦合至晶体管M8的栅极，并且晶体管M4的漏极被耦合至节点206。由此，晶体管M3的漏极被耦合至晶体管M4的源极。值得注意的是，通过晶体管M3和M4形成的高摆动共射-共基结构被耦合至输出驱动晶体管M1和M2这二者。
在此示例性的实施例中，晶体管M6是NMOS共射-共基晶体管。晶体管M6的源极被耦合至基准电压(地电势)，晶体管M6的栅极被耦合至晶体管M10的栅极和晶体管M9的漏极，并且晶体管M6的漏极被耦合至节点206。在此示例性的实施例中，晶体管M5也是NMOS共射-共基晶体管。晶体管M5的源极被耦合至节点206，晶体管M5的栅极被耦合至晶体管M9的栅极，并且晶体管M5的漏极被耦合至节点204。由此，晶体管M6的漏极被耦合至晶体管M5的源极。在此例子中，晶体管M5的源极对应于节点206，并且晶体管M5的漏极对应于节点204。值得注意的是，通过晶体管M5和M6形成的高摆动共射-共基结构被耦合至输出驱动晶体管M1和M2这两者。
在此示例性的实施例中，晶体管M7是PMOS偏置晶体管。晶体管M7的源极被耦合至VDD，晶体管M7的栅极被耦合至晶体管M3的栅极和晶体管M8的漏极，并且晶体管M7的漏极被耦合至晶体管M8的源极。在此示例性的实施例中，晶体管M8也是PMOS偏置晶体管。晶体管M8的源极被耦合至晶体管M7的漏极，晶体管M8的栅极被耦合至晶体管M4的栅极，并且晶体管M8的漏极被耦合至晶体管M7的栅极、晶体管M3的栅极以及电流源208。在此示例中，晶体管M8的源极与晶体管M7的漏极相连，晶体管M8的栅极与晶体管M4的栅极相连，并且晶体管M8的漏极与晶体管M7和M3的栅极以及电流源208相连。
在此示例性的实施例中，晶体管M10是NMOS偏置晶体管。晶体管M10的源极被耦合至基准电压(地电势)，晶体管M10的栅极被耦合至晶体管M6的栅极和晶体管M9的漏极，并且晶体管M10的漏极被耦合至晶体管M9的源极。在此示例性的实施例中，晶体管M9也是NMOS偏置晶体管。晶体管M9的源极被耦合至晶体管M10的漏极，晶体管M9的栅极被耦合至晶体管M5的栅极，并且晶体管M9的漏极被耦合至晶体管M10的栅极、晶体管M6的栅极以及电流源210。
耦合在晶体管M8和基准电压之间的电流源208为晶体管M7和晶体管M8提供第一偏流。耦合在晶体管M9和VDD之间的电流源210为晶体管M9和晶体管M10提供第二偏流。在优选的实施例中，第一偏流等于第二偏流，以实现输出级200的对称运行。实际上，电流源208和210可以作为有偏流通过的高阻抗节点来实现。
在实际的实施方式中，电压源提供最小工作电压3VDSsat，其中VDSsat是所述输出驱动晶体管处于饱和时的漏极至源极电压。VDD只需大于3VDSsat，这是因为所述输出级采用了高摆动共射-共基结构，其中晶体管的VGS(栅极至源极电压)被偏置为高于晶体管的VDS(漏极至源极电压)，并且刚好在进入三极管区域之前，即，VGS≈VDSsat+VT。另外，所述静态电流Iq经由对晶体管M4和M5的栅压(VGS)进行调整来通过输出驱动晶体管的栅压(VGS)进行控制。使用这种静态电流控制技术来代替对电流镜比值的调整，以便使输出驱动晶体管偏置到次阈值工作区域中，由此在保持驱动强度的同时降低静态电流。在示例性实施例中，所述偏置体系结构被适当地配置和控制以便使每一个共射-共基晶体管和每一个输出驱动晶体管偏置到其相应的次阈值工作区域中。因此，输出驱动晶体管的过驱动电压等于VDD-VT-2VDSsat，其中VT是所述输出驱动晶体管的阈值电压。输出级200的工作特性可以根据如下表达式来推导出：
CG S M 2 = 2 ΔV - 2 I M 5 μCox ( W L ) 5 ; 其中：
( W L ) 7 = ( W L ) 8 = ( W L ) 3 , 并且 ( W L ) 6 = ( W L ) 9 = ( W L ) 10 .
让IM5＝αIB1并且IM4＝(l-α)IB1，其中α＜1。
于是， VG S M 2 = ΔV ( 2 - α ( W L ) 9 ( W L ) 5 ) .
采用VGSM2≈VT， I q = I O exp ( VD S M 2 - VT n V th ) ; 其中：
IO是当VGS＝VT时的漏极电流；
n是次阈值斜度因数(理想值是1)；并且
Vth是热电压，KT/q。在此表达式中，K是波耳兹曼常数，T是温度，而q是电子电荷。
下面的表1把所述输出级200与采用Monticelli设计的输出级(例如图1中描述的输出级100)的几个工作特性进行对照。
  输出级100(Monticelli)   输出级200
  最小VDD   2VT+3VDSsat   3VDSsat
  过驱动电压(处于输出驱动)   VDD-2VT-2VDSsat   VDD-VT-2VDSsat
  静态电流(相同输出驱动大小)   中度(饱和度)   低(次阈值)
                         表1——输出级对照
类A/B输出级可以包括两“级”以上的共射-共基晶体管和偏置晶体管，如图2所示。就此而言，图3是依照本发明替代性实施例配置的类A/B输出级300的电路图。所述输出级300具有和输出级200相同的多个特征与元素。为了简洁，将不再结合输出级300来描述这些公共的特征、元素和工作特性。为了与输出级200的上述描述相一致，图3标识了晶体管M1-M10，它们对应于图2中用相同数字表示的晶体管。
输出级300的基本体系结构与输出级200所采用的相似。然而，所述输出级300包括附加PMOS共射-共基晶体管(标记为M11)、附加NMOS共射-共基晶体管(标记为M12)、附加PMOS偏置晶体管(标记为M13)和附加NMOS偏置晶体管(标记为M14)。晶体管M11的源极被耦合至晶体管M3的漏极、晶体管M5的漏极和节点302。晶体管M11的栅极被耦合至晶体管M13的栅极，并且晶体管M11的漏极被耦合至晶体管M4的源极。在此示例性的实施例中，晶体管M11的源极对应于节点302，节点302与晶体管M3的漏极相连，并且与晶体管M5的漏极相连。如果在输出级300的此部分中仅使用了三个共射-共基晶体管，那么晶体管M11的漏极可以被连接至晶体管M4的源极。
晶体管M12的源极被耦合至晶体管M6的漏极、晶体管M4的漏极和节点304。晶体管M12的栅极被耦合至晶体管M14的栅极，并且晶体管M12的漏极被耦合至晶体管M5的源极。在此示例性的实施例中，晶体管M12的源极对应于节点304，节点304与晶体管M6的漏极相连，并且与晶体管M4的漏极相连。如果在输出级300的此部分中仅使用了三个共射-共基晶体管，那么晶体管M12的漏极可以被连接至晶体管M5的源极。
晶体管M13的源极被耦合至晶体管M7的漏极，晶体管M13的栅极被耦合至晶体管M11的栅极，并且晶体管M13的漏极被耦合至晶体管M8的源极。如果在输出级300的此部分中仅使用了三个偏置晶体管，那么晶体管M13的漏极可以被连接至晶体管M8的源极。
晶体管M14的源极被耦合至晶体管M10的漏极，晶体管M14的栅极被耦合至晶体管M12的栅极，并且晶体管M14的漏极被耦合至晶体管M9的源极。如果在输出级300的此部分中仅使用了三个偏置晶体管，那么晶体管M14的漏极可以被连接至晶体管M9的源极。
输出级300中的附加晶体管增加输出级300的增益，其代价是静态电流的增加和所需要的电源电压的增加。为了保持运行对称，使用相同数目的附加PMOS共射-共基晶体管、NMOS共射-共基晶体管、PMOS偏置晶体管和NMOS偏置晶体管。然而，图3中的省略号示出了输出级300在所标识的部分中不一定只采用一个附加晶体管。
如上所述的类A/B输出级可以用于很多实用的电子电路。就此而言，图4是依照本发明示例性实施例配置的运算放大器400的电路图。所述运算放大器400具有和如上所述的输出级200相同的多个特征与元素。为了简洁，将不再描述这种公共的特征、元素和工作特性。为了与输出级200的上述描述相一致，图4标识了晶体管M1-M10，它们尽可能对应于图2中用相同数字表示的晶体管。
运算放大器400中的晶体管M1-M6的布局和输出级200中的晶体管M1-M6的布局是一致的。晶体管M1和M2充当运算放大器400的输出驱动晶体管。如图4所示，晶体管M3的栅极被耦合至晶体管M7的栅极，晶体管M4的栅极被耦合至晶体管M8的栅极。晶体管M7和M8是PMOS偏置晶体管，用于形成电流镜体系结构以便依照上述方式来偏置晶体管M3和M4。作为图2中所示电流源208的替代，所述运算放大器400采用晶体管M15和M16来为晶体管M7和M8提供偏流。如图4所示，晶体管M5的栅极被耦合至晶体管M9的栅极，并且晶体管M6的栅极被耦合至晶体管M10的栅极。晶体管M9和M10是NMOS偏置晶体管，用于形成电流镜体系结构以便依照上述方式来偏置晶体管M5和M6。作为图2中所示电流源210的替代，所述运算放大器400采用晶体管M11、M12、M23和M24来为晶体管M9和M10提供偏流。
所述运算放大器400包括差动晶体管对402(包括PMOS晶体管M11和M12)，所述差动晶体管对402具有公共源极节点404、用于输入信号正分量的第一栅极节点406、用于输入信号的负分量的第二栅极节点408、第一漏极节点410和第二漏极节点412。所述公共源极节点404可以耦合至电流源，在此例子中，其是作为晶体管M23和M24的共射-共基组合来实现的。在此实际的实现方式中，所述公共源极节点404对应于晶体管M11的源极并且对应于晶体管M12的源极。另外，第一栅极节点406对应于晶体管M11的栅极，第二栅极节点408对应于晶体管M12的栅极，第一漏极节点410对应于晶体管M11的漏极并且第二漏极节点412对应于晶体管M12的漏极。
晶体管M11的漏极被耦合至晶体管M13的漏极、晶体管M14的栅极以及晶体管M16的栅极。在此示例中，晶体管M11的漏极与晶体管M13的漏极、晶体管M14的栅极以及晶体管M16的栅极相连。同样，晶体管M12的漏极与晶体管M9的漏极、晶体管M10的栅极以及晶体管M6的栅极相连。在此示例中，晶体管M12的漏极与晶体管M9的漏极、晶体管M10的栅极以及晶体管M6的栅极相连。
运行中，Vbias1和Vbias2的适当值(分别是M4和M5晶体管的栅极处的电压)被设置为使晶体管偏置为VGS≈VDSsat+VT。换言之，晶体管M5的栅压相对于VSS等于2ΔV，而晶体管M4的栅压相对于VDD等于2ΔV。此外，VGSM1和VGSM2遵循上面的等式。由此，为了把输出驱动设置到次阈值区域，必须满足两个条件：(1)通过Vbias1和Vbias2利用VGS≈VDSsat+VT来设置晶体管M4和晶体管M5；以及(2)使用上面结合输出级200的描述而提出的表达式来调整VGSM1和VGSM2。依照此方式，所述输出驱动晶体管被设置到次阈值区域，从而可以实现较低的静态电流而不必通过减小尺寸来降低其驱动强度。Vbias1和Vbias2的值可以通过优化偏置电路(例如，晶体管M17-M22)来生成。在运算放大器400中，该值例如可以通过使晶体管M19的沟道长度五倍于晶体管M15的沟道长度，并且通过使晶体管M22的沟道长度五倍于晶体管M21的沟道长度来设置。另外，可以简单地实现没有反馈的紧凑设计，该设计为高速运行提供了很好的稳定性。模拟实验揭示出：实际的运算放大器400能够在有负载的情况下在1.5伏的最小单电源电压(VDD)下运行。如果把VDD增加到5.0伏，那么空载电流只有50μA，同时DC增益等于87分贝；输出短路电流可以达到±20毫安。另外，在62度的相位容限的情况下，可以获得6兆赫的增益带宽乘积。下面的表2概括了采用如上所述的输出级的典型运算放大器的性能。表2中的结果是基于5.0伏的VDD和25℃的温度。
Figure A20061016307400221
                 表2——运算放大器性能
如上所述的类A/B放大器输出级把传统Monticelli设计的最小工作电压降低为仅有3VDSsat，并且减少了静态电流而不会降低驱动强度。所述输出级具有紧凑的并且简单的体系结构，由此在实际实现中具有优良的稳定性。当并入运算放大器时，所述输出级根据增益带宽乘积来提高运算放大器的速度。
虽然已经在前面的具体实施方式部分呈现了至少一个示例性的实施例，但是应该理解的是，还存在许多的变化。还应该理解的是，此处所描述的示例性实施例不意味着以任何方式来限制本发明的范围、应用性或者配置。确切的讲，前面的具体实施方式部分将为本领域技术人员提供用于实现所描述的一个或多个实施例的便利途径。应该理解的是，在不脱离本发明的精神和范围的情况下，可以在功能以及元素设置方面做出各种改变，本发明的范围由所附权利要求书及其法定等同物来限定。

Claims (20)

1.一种类A/B放大器输出级，包括：
具有源极、栅极和漏极的第一输出驱动晶体管；
具有源极、栅极和漏极的第二输出驱动晶体管，所述第一输出驱动晶体管的漏极耦合至所述第二输出驱动晶体管的漏极；
耦合至所述第一输出驱动晶体管和所述第二输出驱动晶体管的第一高摆动共射-共基结构；
耦合至所述第一输出驱动晶体管和所述第二输出驱动晶体管的第二高摆动共射-共基结构；
其中所述第一高摆动共射-共基结构和所述第二高摆动共射-共基结构使所述第一输出驱动晶体管偏置到其次阈值工作区域，并且使所述第二输出驱动晶体管偏置到其次阈值工作区域。
2.如权利要求1所述的类A/B放大器输出级，还包括耦合至所述第一高摆动共射-共基结构的电压源，所述电压电源提供约为3VDSsat的最小工作电压；其中VDSsat是所述第一输出驱动晶体管和所述第二输出驱动晶体管处于饱和时的漏极至源极电压。
3.如权利要求2所述的类A/B放大器输出级，其中：
所述电压源提供工作电压VDD，并且所述第一和第二输出驱动晶体管的过驱动电压约为VDD-VT-2VDSsat，其中VT是所述第一和第二输出驱动晶体管的阈值电压。
4.如权利要求1所述的类A/B放大器输出级，还包括耦合至所述第一高摆动共射-共基结构和所述第二高摆动共射-共基结构的偏置体系结构，其中：
所述第一高摆动共射-共基结构包括第一组共射-共基晶体管；
所述第二高摆动共射-共基结构包括第二组共射-共基晶体管；并且
所述偏置体系结构使所述第一组共射-共基晶体管中的每一个和所述第二组共射-共基晶体管中的每一个偏置到其相应的次阈值工作区域中。
5.如权利要求1所述的类A/B放大器输出级，还包括：
耦合至所述第一高摆动共射-共基结构的第一电流镜结构；以及
耦合至所述第二高摆动共射-共基结构的第二电流镜结构。
6.如权利要求5所述的类A/B放大器输出级，其中：
所述第一电流镜结构包括具有源极、栅极和漏极的第一电流镜晶体管，以及具有源极、栅极和漏极的第二电流镜晶体管，所述第一电流镜晶体管的栅极耦合至所述第二电流镜晶体管的漏极；并且
所述第二电流镜结构包括具有源极、栅极和漏极的第三电流镜晶体管，以及具有源极、栅极和漏极的第四电流镜晶体管，所述第四电流镜晶体管的栅极耦合至所述第三电流镜晶体管的漏极。
7.一种类A/B放大器输出级，包括：
具有源极、栅极和漏极的PMOS输出驱动晶体管；
具有源极、栅极和漏极的NMOS输出驱动晶体管，所述PMOS输出驱动晶体管的漏极耦合至所述NMOS输出驱动晶体管的漏极；
具有源极、栅极和漏极的第一PMOS共射-共基晶体管，所述第一PMOS共射-共基晶体管的漏极耦合至所述PMOS输出驱动晶体管的栅极；
具有源极、栅极和漏极的第一NMOS共射-共基晶体管，所述第一NMOS共射-共基晶体管的漏极耦合至所述NMOS输出驱动晶体管的栅极；
具有源极、栅极和漏极的最后PMOS共射-共基晶体管，所述最后PMOS共射-共基晶体管的漏极耦合至所述NMOS输出驱动晶体管的栅极；
具有源极、栅极和漏极的最后NMOS共射-共基晶体管，所述最后NMOS共射-共基晶体管的漏极耦合至所述PMOS输出驱动晶体管的栅极；
具有源极、栅极和漏极的第一PMOS偏置晶体管，所述第一PMOS偏置晶体管的栅极耦合至所述第一PMOS共射-共基晶体管的栅极；
具有源极、栅极和漏极的第一NMOS偏置晶体管，所述第一NMOS偏置晶体管的栅极耦合至所述第一NMOS共射-共基晶体管的栅极；
具有源极、栅极和漏极的最后PMOS偏置晶体管，所述最后PMOS偏置晶体管的栅极耦合至所述最后PMOS共射-共基晶体管的栅极，并且所述最后PMOS偏置晶体管的漏极耦合至所述第一PMOS偏置晶体管的栅极；以及
具有源极、栅极和漏极的最后NMOS偏置晶体管，所述最后NMOS偏置晶体管的栅极耦合至所述最后NMOS共射-共基晶体管的栅极，并且所述最后NMOS偏置晶体管的漏极耦合至所述第一NMOS偏置晶体管的栅极。
8.如权利要求7所述的类A/B放大器输出级，其中：
所述PMOS输出驱动晶体管的源极耦合至电源电压；
所述第一PMOS共射-共基晶体管的源极耦合至所述电源电压；
所述第一PMOS偏置晶体管的源极耦合至所述电源电压；
所述NMOS输出驱动晶体管的源极耦合至地电势；
所述第一NMOS共射-共基晶体管的源极耦合至所述地电势；并且
所述第一NMOS偏置晶体管的源极耦合至所述地电势。
9.如权利要求7所述的类A/B放大器输出级，其中所述第一PMOS共射-共基晶体管的漏极被耦合至所述最后PMOS共射-共基晶体管的源极；并且所述第一NMOS共射-共基晶体管的漏极被耦合至所述最后NMOS共射-共基晶体管的源极。
10.如权利要求7所述的类A/B放大器输出级，其中所述第一PMOS偏置晶体管的漏极被耦合至所述最后PMOS偏置晶体管的源极；并且所述第一NMOS偏置晶体管的漏极被耦合至所述最后NMOS偏置晶体管的源极。
11.如权利要求7所述的类A/B放大器输出级，还包括：
耦合至所述最后PMOS偏置晶体管的第一电流源，所述第一电流源为所述第一PMOS偏置晶体管和所述最后PMOS偏置晶体管提供第一偏流；以及
耦合至所述最后NMOS偏置晶体管的第二电流源，所述第二电流源为所述第一NMOS偏置晶体管和所述最后NMOS偏置晶体管提供第二偏流。
12.如权利要求11所述的类A/B放大器输出级，其中所述第一偏流等于所述第二偏流。
13.如权利要求7所述的类A/B放大器输出级，还包括：
具有源极、源极和漏极的附加PMOS共射-共基晶体管，所述附加PMOS共射-共基晶体管的源极被耦合至所述第一PMOS共射-共基晶体管的漏极，并且所述附加PMOS共射-共基晶体管的漏极被耦合至所述最后PMOS共射-共基晶体管的源极；以及
具有源极、源极和漏极的附加NMOS共射-共基晶体管，所述附加NMOS共射-共基晶体管的源极被耦合至所述第一NMOS共射-共基晶体管的漏极，并且所述附加NMOS共射-共基晶体管的漏极被耦合至所述最后NMOS共射-共基晶体管的源极。
14.如权利要求13所述的类A/B放大器输出级，还包括：
具有源极、源极和漏极的附加PMOS偏置晶体管，所述附加PMOS偏置晶体管的源极被耦合至所述第一PMOS偏置晶体管的漏极，并且所述附加PMOS偏置晶体管的栅极被耦合至所述附加PMOS共射-共基晶体管的栅极，并且所述附加PMOS偏置晶体管的漏极被耦合至所述最后PMOS偏置晶体管的源极；以及
具有源极、源极和漏极的附加NMOS偏置晶体管，所述附加NMOS偏置晶体管的源极被耦合至所述第一NMOS偏置晶体管的漏极，所述附加NMOS偏置晶体管的栅极被耦合至所述附加NMOS共射-共基晶体管的栅极，并且所述附加NMOS偏置晶体管的漏极被耦合至所述最后NMOS偏置晶体管的源极。
15.一种电子电路，包括：
具有源极、栅极和漏极的第一输出驱动晶体管；
具有源极、栅极和漏极的第二输出驱动晶体管，所述第一输出驱动晶体管的漏极被耦合至所述第二输出驱动晶体管的漏极；
具有源极、栅极和漏极的第一共射-共基晶体管，所述第一共射-共基晶体管的漏极被耦合至所述第二输出驱动晶体管的栅极；
具有源极、栅极和漏极的第二共射-共基晶体管，所述第二共射-共基晶体管的漏极被耦合至所述第一输出驱动晶体管的栅极；
具有源极、栅极和漏极的第一偏置晶体管，所述第一偏置晶体管的栅极被耦合至所述第一共射-共基晶体管的栅极；
具有源极、栅极和漏极的第二偏置晶体管，所述第二偏置晶体管的栅极被耦合至所述第二共射-共基晶体管的栅极，并且所述第二偏置晶体管的漏极被耦合至所述第一偏置晶体管的栅极；以及
差动晶体管对，具有耦合至电流源的公共源极节点，输入信号的第一极性组件的第一栅极节点，所述输入信号的第二极性组件的第二栅极节点，第一漏极节点，和耦合至所述第二偏置晶体管的漏极的第二漏极节点。
16.如权利要求15所述的电子电路，还包括：
具有源极、栅极和漏极的第三共射-共基晶体管，所述第三共射-共基晶体管的漏极被耦合至所述第一输出驱动晶体管的栅极；以及
具有源极、栅极和漏极的第四共射-共基晶体管，所述第四共射-共基晶体管的漏极被耦合至所述第二输出驱动晶体管的栅极。
17.如权利要求16所述的电子电路，还包括：
具有源极、栅极和漏极的第三偏置晶体管，所述第三偏置晶体管的栅极被耦合至所述第三共射-共基晶体管的栅极；以及
具有源极、栅极和漏极的第四偏置晶体管，所述第四偏置晶体管的栅极被耦合至所述第四共射-共基晶体管的栅极，并且所述第四偏置晶体管的漏极被耦合至所述第三偏置晶体管的栅极。
18.如权利要求17所述的电子电路，其中所述第一输出驱动晶体管、所述第三共射-共基晶体管、所述第四共射-共基晶体管、所述第三偏置晶体管以及所述第四偏置晶体管是NMOS晶体管；并且所述第二输出驱动晶体管、所述第一共射-共基晶体管、所述第二共射-共基晶体管、所述第一偏置晶体管和所述第二偏置晶体管是NMOS晶体管。
19.如权利要求18所述的电子电路，其中所述差动晶体管对包括：
具有源极、栅极和漏极的第一PMOS输入晶体管；以及
具有源极、栅极和漏极的第二PMOS输入晶体管；其中
所述第一PMOS输入晶体管的源极和所述第二PMOS输入晶体管的源极被耦合至所述公共源极节点；
所述第一PMOS输入晶体管的栅极对应于所述第一栅极节点；
所述第二PMOS输入晶体管的栅极对应于所述第二栅极节点；
所述第一PMOS输入晶体管的漏极对应于所述第一漏极节点；并且
所述第二PMOS输入晶体管的漏极对应于所述第二漏极节点。
20.如权利要求15所述的电子电路，其中所述电子电路包括运算放大器；并且所述电子电路还包括耦合至所述第一输出驱动晶体管的漏极并且耦合至所述第二输出驱动晶体管的漏极的输出节点。
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