JPH0629823A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0629823A JPH0629823A JP4184828A JP18482892A JPH0629823A JP H0629823 A JPH0629823 A JP H0629823A JP 4184828 A JP4184828 A JP 4184828A JP 18482892 A JP18482892 A JP 18482892A JP H0629823 A JPH0629823 A JP H0629823A
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- JP
- Japan
- Prior art keywords
- channel mos
- output
- cmos
- turned
- mos transistor
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】ＣＭＯＳトランジスタ回路使用のインバータに
おいて、ＣＭＯＳインバータのＰチャンネルＭＯＳトラ
ンジスタとＮチャンネルＭＯＳトランジスタが同時オン
するタイミングがあることにより流れる貫通電流を抑え
る。 【構成】出力ゲート回路Ｇ0 のＰチャンネルＭＯＳトラ
ンジスタをオフし、ＮチャンネルＭＯＳトランジスタを
オンする場合、トランスファゲートＧ1 と常にオンする
トランスファゲートＧ2 を並列接続してＰチャンネルＭ
ＯＳトランジスタを駆動するため、ＰチャンネルＭＯＳ
トランジスタは速くオフし、一方、常にオンするトラン
スファゲートＧ4 のみを介してＮチャンネルＭＯＳトラ
ンジスタを駆動するため、ＮチャンネルＭＯＳトランジ
スタは遅くオンする。したがって、ＮチャンネルＭＯＳ
トランジスタが充分オンしないうちにＰチャンネルＭＯ
Ｓトランジスタをオフさせることになり、貫通電流は抑
えられる。
おいて、ＣＭＯＳインバータのＰチャンネルＭＯＳトラ
ンジスタとＮチャンネルＭＯＳトランジスタが同時オン
するタイミングがあることにより流れる貫通電流を抑え
る。 【構成】出力ゲート回路Ｇ0 のＰチャンネルＭＯＳトラ
ンジスタをオフし、ＮチャンネルＭＯＳトランジスタを
オンする場合、トランスファゲートＧ1 と常にオンする
トランスファゲートＧ2 を並列接続してＰチャンネルＭ
ＯＳトランジスタを駆動するため、ＰチャンネルＭＯＳ
トランジスタは速くオフし、一方、常にオンするトラン
スファゲートＧ4 のみを介してＮチャンネルＭＯＳトラ
ンジスタを駆動するため、ＮチャンネルＭＯＳトランジ
スタは遅くオンする。したがって、ＮチャンネルＭＯＳ
トランジスタが充分オンしないうちにＰチャンネルＭＯ
Ｓトランジスタをオフさせることになり、貫通電流は抑
えられる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（相補型ＭＯ
Ｓ）トランジスタ回路使用のインバータに関する。
Ｓ）トランジスタ回路使用のインバータに関する。
【０００２】
【従来の技術】大容量負荷を駆動するＣＭＯＳ型インバ
ータの構成は、たとえば図４に示すように、ＣＭＯＳイ
ンバータＩ1 ，Ｉ2 ，Ｉ3 を多段接続し、ＣＭＯＳイン
バータＩ1 ，Ｉ2 ，Ｉ3 と順次駆動能力を強化していく
回路となる。このとき、ＣＭＯＳインバータのＰチャン
ネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジ
スタは反転動作中に同時にオンするタイミングがあり、
負荷駆動に寄与しない貫通電流と呼ばれる成分が流れ
る。
ータの構成は、たとえば図４に示すように、ＣＭＯＳイ
ンバータＩ1 ，Ｉ2 ，Ｉ3 を多段接続し、ＣＭＯＳイン
バータＩ1 ，Ｉ2 ，Ｉ3 と順次駆動能力を強化していく
回路となる。このとき、ＣＭＯＳインバータのＰチャン
ネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジ
スタは反転動作中に同時にオンするタイミングがあり、
負荷駆動に寄与しない貫通電流と呼ばれる成分が流れ
る。
【０００３】
【発明が解決しようとする課題】このとき、特に負荷駆
動能力を高めたＣＭＯＳインバータＩ3 の貫通電流は大
きく、無駄な電流を消費することになる。
動能力を高めたＣＭＯＳインバータＩ3 の貫通電流は大
きく、無駄な電流を消費することになる。
【０００４】本発明は上記問題を解決するもので、ＣＭ
ＯＳインバータの反転動作中に、ＰチャンネルＭＯＳト
ランジスタとＮチャンネルＭＯＳトランジスタが同時に
オンする場合に流れる電流を抑えるためには、トランジ
スタのオフを速くし、オンを遅くする回路構成とすれば
よいことに鑑み、ＣＭＯＳ型インバータ回路に簡単なタ
イミング制御機能を付加することによって、貫通電流を
抑えることができるようにした半導体集積回路装置を提
供することを目的とするものである。
ＯＳインバータの反転動作中に、ＰチャンネルＭＯＳト
ランジスタとＮチャンネルＭＯＳトランジスタが同時に
オンする場合に流れる電流を抑えるためには、トランジ
スタのオフを速くし、オンを遅くする回路構成とすれば
よいことに鑑み、ＣＭＯＳ型インバータ回路に簡単なタ
イミング制御機能を付加することによって、貫通電流を
抑えることができるようにした半導体集積回路装置を提
供することを目的とするものである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路装置は、第１のＣＭＯＳ型
インバータと、前記第１のＣＭＯＳ型インバータの出力
端子に接続された入力端子をもつ第２のＣＭＯＳ型イン
バータと、直列接続されたＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯＳトランジスタからなる出力ゲ
ート回路と、前記第２のＣＭＯＳ型インバータの出力端
子と前記出力ゲート回路のＰチャンネルＭＯＳトランジ
スタの入力端子との間に接続され前記第１のＣＭＯＳ型
インバータの入力・出力に応答して動作する第１のトラ
ンスファゲートと、前記第２のＣＭＯＳ型インバータの
出力端子と前記出力ゲート回路のＰチャンネルＭＯＳト
ランジスタの入力端子との間に接続され常にオン状態で
動作する第２のトランスファゲートと、前記第２のＣＭ
ＯＳ型インバータの出力端子と前記出力ゲート回路のＮ
チャンネルＭＯＳトランジスタの入力端子との間に接続
され前記第１のＣＭＯＳ型インバータの入力・出力に応
答して動作する第３のトランスファゲートと、前記第２
のＣＭＯＳ型インバータの出力端子と前記出力ゲート回
路のＮチャンネルＭＯＳトランジスタの入力端子との間
に接続され常にオン状態で動作する第４のトランスファ
ゲートとを備えたものである。
に、本発明の半導体集積回路装置は、第１のＣＭＯＳ型
インバータと、前記第１のＣＭＯＳ型インバータの出力
端子に接続された入力端子をもつ第２のＣＭＯＳ型イン
バータと、直列接続されたＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯＳトランジスタからなる出力ゲ
ート回路と、前記第２のＣＭＯＳ型インバータの出力端
子と前記出力ゲート回路のＰチャンネルＭＯＳトランジ
スタの入力端子との間に接続され前記第１のＣＭＯＳ型
インバータの入力・出力に応答して動作する第１のトラ
ンスファゲートと、前記第２のＣＭＯＳ型インバータの
出力端子と前記出力ゲート回路のＰチャンネルＭＯＳト
ランジスタの入力端子との間に接続され常にオン状態で
動作する第２のトランスファゲートと、前記第２のＣＭ
ＯＳ型インバータの出力端子と前記出力ゲート回路のＮ
チャンネルＭＯＳトランジスタの入力端子との間に接続
され前記第１のＣＭＯＳ型インバータの入力・出力に応
答して動作する第３のトランスファゲートと、前記第２
のＣＭＯＳ型インバータの出力端子と前記出力ゲート回
路のＮチャンネルＭＯＳトランジスタの入力端子との間
に接続され常にオン状態で動作する第４のトランスファ
ゲートとを備えたものである。
【０００６】
【作用】上記構成により、第１のＣＭＯＳインバータ回
路の入力がＬ→Ｈになる場合、第１のトランスファゲー
トがオンとなり、第１のトランスファゲートと第２のト
ランスファゲートが並列接続されて出力ゲート回路のＰ
チャンネルＭＯＳトランジスタを駆動するため、出力ゲ
ート回路のＰチャンネルＭＯＳトランジスタが速くオフ
となる。一方、第３のトランスファゲートがオフとな
り、第４のトランスファゲートのみが出力ゲート回路の
ＮチャンネルＭＯＳトランジスタを駆動するため、出力
ゲート回路のＮチャンネルＭＯＳトランジスタが遅れて
オンとなる。その結果、出力ゲート回路のＮチャンネル
ＭＯＳトランジスタが充分オンしないうちにＰチャンネ
ルＭＯＳトランジスタのオフが完了するため貫通電流は
抑えられる。また、第１のＣＭＯＳインバータ回路の入
力がＨ→Ｌになる場合、第３のトランスファゲートがオ
ンとなり、第３のトランスファゲートと第４のトランス
ファゲートが並列接続されて出力ゲート回路のＮチャン
ネルＭＯＳトランジスタを駆動するため、出力ゲート回
路のＮチャンネルＭＯＳトランジスタが速くオフとな
る。一方、第１のトランスファゲートがオフとなり、第
２のトランスファゲートのみが出力ゲート回路のＰチャ
ンネルＭＯＳトランジスタを駆動するため、出力ゲート
回路のＰチャンネルＭＯＳトランジスタが遅れてオンと
なる。その結果、出力ゲート回路のＰチャンネルＭＯＳ
トランジスタが充分オンしないうちにＮチャンネルＭＯ
Ｓトランジスタのオフが完了するため貫通電流は抑えら
れる。
路の入力がＬ→Ｈになる場合、第１のトランスファゲー
トがオンとなり、第１のトランスファゲートと第２のト
ランスファゲートが並列接続されて出力ゲート回路のＰ
チャンネルＭＯＳトランジスタを駆動するため、出力ゲ
ート回路のＰチャンネルＭＯＳトランジスタが速くオフ
となる。一方、第３のトランスファゲートがオフとな
り、第４のトランスファゲートのみが出力ゲート回路の
ＮチャンネルＭＯＳトランジスタを駆動するため、出力
ゲート回路のＮチャンネルＭＯＳトランジスタが遅れて
オンとなる。その結果、出力ゲート回路のＮチャンネル
ＭＯＳトランジスタが充分オンしないうちにＰチャンネ
ルＭＯＳトランジスタのオフが完了するため貫通電流は
抑えられる。また、第１のＣＭＯＳインバータ回路の入
力がＨ→Ｌになる場合、第３のトランスファゲートがオ
ンとなり、第３のトランスファゲートと第４のトランス
ファゲートが並列接続されて出力ゲート回路のＮチャン
ネルＭＯＳトランジスタを駆動するため、出力ゲート回
路のＮチャンネルＭＯＳトランジスタが速くオフとな
る。一方、第１のトランスファゲートがオフとなり、第
２のトランスファゲートのみが出力ゲート回路のＰチャ
ンネルＭＯＳトランジスタを駆動するため、出力ゲート
回路のＰチャンネルＭＯＳトランジスタが遅れてオンと
なる。その結果、出力ゲート回路のＰチャンネルＭＯＳ
トランジスタが充分オンしないうちにＮチャンネルＭＯ
Ｓトランジスタのオフが完了するため貫通電流は抑えら
れる。
【０００７】
【実施例】以下本発明の一実施例を図面に基づいて説明
する。図１は本発明の第１の実施例におけるＣＭＯＳ型
インバータ構成の半導体集積回路装置の回路図を示す。
図４と比較すれば明らかなように、本回路ではトランス
ファゲートＧ1 ，Ｇ2 ，Ｇ3 ，Ｇ4 を第２のＣＭＯＳイ
ンバータＩ2 の出力端子と出力ゲート回路Ｇ0 の入力の
間に付加接続した点が異なる。すなわち、トランスファ
ゲートＧ1 ，Ｇ2 は第２のＣＭＯＳインバータＩ2 の出
力と、直列接続されたＰチャンネルＭＯＳトランジスタ
とＮチャンネルＭＯＳトランジスタからなる出力ゲート
回路Ｇ0 のＰチャンネルＭＯＳトランジスタの入力の間
に接続され、トランスファゲートＧ1 は第１のＣＭＯＳ
インバータＩ1 の入力・出力によって開閉され、トラン
スファゲートＧ2 は常にオン状態にある。また、トラン
スファゲートＧ3 ，Ｇ4 は第２のＣＭＯＳインバータＩ
2 の出力と出力ゲート回路Ｇ0 のＮチャンネルＭＯＳト
ランジスタの入力の間に接続され、トランスファゲート
Ｇ3 は第１のＣＭＯＳインバータＩ1 の入力・出力によ
って開閉され、トランスファゲートＧ4 は常にオン状態
にある。
する。図１は本発明の第１の実施例におけるＣＭＯＳ型
インバータ構成の半導体集積回路装置の回路図を示す。
図４と比較すれば明らかなように、本回路ではトランス
ファゲートＧ1 ，Ｇ2 ，Ｇ3 ，Ｇ4 を第２のＣＭＯＳイ
ンバータＩ2 の出力端子と出力ゲート回路Ｇ0 の入力の
間に付加接続した点が異なる。すなわち、トランスファ
ゲートＧ1 ，Ｇ2 は第２のＣＭＯＳインバータＩ2 の出
力と、直列接続されたＰチャンネルＭＯＳトランジスタ
とＮチャンネルＭＯＳトランジスタからなる出力ゲート
回路Ｇ0 のＰチャンネルＭＯＳトランジスタの入力の間
に接続され、トランスファゲートＧ1 は第１のＣＭＯＳ
インバータＩ1 の入力・出力によって開閉され、トラン
スファゲートＧ2 は常にオン状態にある。また、トラン
スファゲートＧ3 ，Ｇ4 は第２のＣＭＯＳインバータＩ
2 の出力と出力ゲート回路Ｇ0 のＮチャンネルＭＯＳト
ランジスタの入力の間に接続され、トランスファゲート
Ｇ3 は第１のＣＭＯＳインバータＩ1 の入力・出力によ
って開閉され、トランスファゲートＧ4 は常にオン状態
にある。
【０００８】この回路の動作を図３のタイムチャートを
参照しながら説明する。第１のＣＭＯＳインバータＩ1
の入力１がＬ→Ｈとなる場合、第１のＣＭＯＳインバー
タＩ 1 の出力２はＨ→Ｌとなり、トランスファゲートＧ
1 はオンとなる。第２のＣＭＯＳインバータＩ2 の出力
３がＬ→Ｈとなり、出力ゲート回路Ｇ0 のＰチャンネル
ＭＯＳトランジスタの入力４がトランスファゲート
Ｇ1 ，Ｇ2 の並列接続によって駆動され、Ｐチャンネル
ＭＯＳトランジスタは速くオフとなる。一方、トランス
ファゲートＧ3 はオフとなり、出力ゲート回路Ｇ0 のＮ
チャンネルＭＯＳトランジスタの入力５がトランスファ
ゲートＧ4 のみによって駆動され、ＮチャンネルＭＯＳ
トランジスタは遅れてオンとなり、貫通電流は抑えられ
る。
参照しながら説明する。第１のＣＭＯＳインバータＩ1
の入力１がＬ→Ｈとなる場合、第１のＣＭＯＳインバー
タＩ 1 の出力２はＨ→Ｌとなり、トランスファゲートＧ
1 はオンとなる。第２のＣＭＯＳインバータＩ2 の出力
３がＬ→Ｈとなり、出力ゲート回路Ｇ0 のＰチャンネル
ＭＯＳトランジスタの入力４がトランスファゲート
Ｇ1 ，Ｇ2 の並列接続によって駆動され、Ｐチャンネル
ＭＯＳトランジスタは速くオフとなる。一方、トランス
ファゲートＧ3 はオフとなり、出力ゲート回路Ｇ0 のＮ
チャンネルＭＯＳトランジスタの入力５がトランスファ
ゲートＧ4 のみによって駆動され、ＮチャンネルＭＯＳ
トランジスタは遅れてオンとなり、貫通電流は抑えられ
る。
【０００９】逆に、第１のＣＭＯＳインバータＩ1 の入
力１がＨ→Ｌとなる場合、第１のＣＭＯＳインバータＩ
1 の出力２はＬ→Ｈとなり、トランスファゲートＧ3 は
オンとなる。一方、第２のＣＭＯＳインバータの出力３
がＨ→Ｌとなり、出力ゲート回路Ｇ0 のＮチャンネルＭ
ＯＳトランジスタの入力５がトランスファゲートＧ3，
Ｇ4 の並列接続によって駆動され、ＮチャンネルＭＯＳ
トランジスタは速くオフとなる。一方、トランスファゲ
ートＧ1 はオフとなり、出力ゲート回路Ｇ0 のＰチャン
ネルＭＯＳトランジスタの入力４がトランスファゲート
Ｇ2 によってのみ駆動され、ＰチャンネルＭＯＳトラン
ジスタは遅れてオンとなり、貫通電流は抑えられる。
力１がＨ→Ｌとなる場合、第１のＣＭＯＳインバータＩ
1 の出力２はＬ→Ｈとなり、トランスファゲートＧ3 は
オンとなる。一方、第２のＣＭＯＳインバータの出力３
がＨ→Ｌとなり、出力ゲート回路Ｇ0 のＮチャンネルＭ
ＯＳトランジスタの入力５がトランスファゲートＧ3，
Ｇ4 の並列接続によって駆動され、ＮチャンネルＭＯＳ
トランジスタは速くオフとなる。一方、トランスファゲ
ートＧ1 はオフとなり、出力ゲート回路Ｇ0 のＰチャン
ネルＭＯＳトランジスタの入力４がトランスファゲート
Ｇ2 によってのみ駆動され、ＰチャンネルＭＯＳトラン
ジスタは遅れてオンとなり、貫通電流は抑えられる。
【００１０】図２は図１と同様の構成であるが、トラン
スファゲートＧ1 ，Ｇ2 ，Ｇ3 ，Ｇ 4 を簡略化して半分
にしたものであり、トランスファゲートＧ1 はＰチャン
ネルＭＯＳトランジスタのみで、トランスファゲートＧ
2 はＮチャンネルＭＯＳトランジスタのみで、トランス
ファゲートＧ3 はＮチャンネルＭＯＳトランジスタのみ
で、トランスファゲートＧ4 はＰチャンネルＭＯＳトラ
ンジスタのみで構成されている。動作は図１と同様であ
る。
スファゲートＧ1 ，Ｇ2 ，Ｇ3 ，Ｇ 4 を簡略化して半分
にしたものであり、トランスファゲートＧ1 はＰチャン
ネルＭＯＳトランジスタのみで、トランスファゲートＧ
2 はＮチャンネルＭＯＳトランジスタのみで、トランス
ファゲートＧ3 はＮチャンネルＭＯＳトランジスタのみ
で、トランスファゲートＧ4 はＰチャンネルＭＯＳトラ
ンジスタのみで構成されている。動作は図１と同様であ
る。
【００１１】
【発明の効果】以上のように、本発明によれば、ＣＭＯ
Ｓ型インバータ回路に簡単なタイミング制御機能を付加
するだけでＣＭＯＳ型インバータに特有の貫通電流を抑
えることができ極めて有用である。
Ｓ型インバータ回路に簡単なタイミング制御機能を付加
するだけでＣＭＯＳ型インバータに特有の貫通電流を抑
えることができ極めて有用である。
【図１】本発明の一実施例の半導体集積回路装置を示す
回路図である。
回路図である。
【図２】本発明の他の実施例の半導体集積回路装置を示
す回路図である。
す回路図である。
【図３】本発明の半導体集積回路装置における動作説明
のためのタイムチャートである。
のためのタイムチャートである。
【図４】従来のＣＭＯＳ型インバータ回路を示す回路図
である。
である。
Ｉ1 ，Ｉ2 ＣＭＯＳインバータ Ｇ0 出力ゲート回路 Ｇ1 ，Ｇ2 ，Ｇ3 ，Ｇ4 トランスファゲート １ 第１のＣＭＯＳインバータの入力 ２ 第１のＣＭＯＳインバータの出力 ３ 第２のＣＭＯＳインバータの入力 ４ 出力ゲート回路のＰチャンネルＭＯＳト
ランジスタの入力 ５ 出力ゲート回路のＮチャンネルＭＯＳト
ランジスタの入力 ６ 出力ゲート回路の出力
ランジスタの入力 ５ 出力ゲート回路のＮチャンネルＭＯＳト
ランジスタの入力 ６ 出力ゲート回路の出力
Claims (1)
- 【請求項１】 第１のＣＭＯＳ型インバータと、前記第
１のＣＭＯＳ型インバータの出力端子に接続された入力
端子をもつ第２のＣＭＯＳ型インバータと、直列接続さ
れたＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタからなる出力ゲート回路と、前記第２
のＣＭＯＳ型インバータの出力端子と前記出力ゲート回
路のＰチャンネルＭＯＳトランジスタの入力端子との間
に接続され前記第１のＣＭＯＳ型インバータの入力・出
力に応答して動作する第１のトランスファゲートと、前
記第２のＣＭＯＳ型インバータの出力端子と前記出力ゲ
ート回路のＰチャンネルＭＯＳトランジスタの入力端子
との間に接続され常にオン状態で動作する第２のトラン
スファゲートと、前記第２のＣＭＯＳ型インバータの出
力端子と前記出力ゲート回路のＮチャンネルＭＯＳトラ
ンジスタの入力端子との間に接続され前記第１のＣＭＯ
Ｓ型インバータの入力・出力に応答して動作する第３の
トランスファゲートと、前記第２のＣＭＯＳ型インバー
タの出力端子と前記出力ゲート回路のＮチャンネルＭＯ
Ｓトランジスタの入力端子との間に接続された常にオン
状態で動作する第４のトランスファゲートとを備えた半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184828A JPH0629823A (ja) | 1992-07-13 | 1992-07-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184828A JPH0629823A (ja) | 1992-07-13 | 1992-07-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629823A true JPH0629823A (ja) | 1994-02-04 |
Family
ID=16160013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4184828A Pending JPH0629823A (ja) | 1992-07-13 | 1992-07-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629823A (ja) |
-
1992
- 1992-07-13 JP JP4184828A patent/JPH0629823A/ja active Pending
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