JPH04343517A - 出力回路 - Google Patents
出力回路Info
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- JPH04343517A JPH04343517A JP3115216A JP11521691A JPH04343517A JP H04343517 A JPH04343517 A JP H04343517A JP 3115216 A JP3115216 A JP 3115216A JP 11521691 A JP11521691 A JP 11521691A JP H04343517 A JPH04343517 A JP H04343517A
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- JP
- Japan
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- channel mos
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- mos field
- input
- transistor
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- Pending
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- 230000003111 delayed effect Effects 0.000 claims abstract description 5
- 230000005669 field effect Effects 0.000 claims description 15
- 230000000694 effects Effects 0.000 claims description 3
- 238000007599 discharging Methods 0.000 abstract description 7
- 230000008054 signal transmission Effects 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、出力回路に関し、特に
論理回路の出力回路に関する。
論理回路の出力回路に関する。
【０００２】
【従来の技術】出力回路は、前段の論理回路から入力さ
れる信号を外部の回路に出力し駆動するためのものであ
って、回路構成としては、基本的にはインバータ回路で
ある。しかし、後段の回路を十分速く駆動することがで
きるように、用いられるトランジスタは、前段の論理回
路に用いられるものよりも非常に大きな電流能力をもっ
ている。ところが、大きな電流が非常に短かい時間に急
激に流れると、電源電位や接地電位が変動して、この出
力回路と電源線や接地線とを共有している他の回路が誤
動作を起してしまうなどの不都合が起るため、従来、出
力回路のトランジスタに大きな電流が急激に流れないよ
うな色々な工夫がなされている。図２にこのような工夫
を施した従来の出力回路の一例の回路図を示す。
れる信号を外部の回路に出力し駆動するためのものであ
って、回路構成としては、基本的にはインバータ回路で
ある。しかし、後段の回路を十分速く駆動することがで
きるように、用いられるトランジスタは、前段の論理回
路に用いられるものよりも非常に大きな電流能力をもっ
ている。ところが、大きな電流が非常に短かい時間に急
激に流れると、電源電位や接地電位が変動して、この出
力回路と電源線や接地線とを共有している他の回路が誤
動作を起してしまうなどの不都合が起るため、従来、出
力回路のトランジスタに大きな電流が急激に流れないよ
うな色々な工夫がなされている。図２にこのような工夫
を施した従来の出力回路の一例の回路図を示す。
【０００３】図２を参照すると、この従来の出力回路で
は、ＰチャンネルＭＯＳ電界効果型トランジスタ（以後
ＰＭＯＳトランジスタと記す）Ｐ１ と、Ｎチャンネル
ＭＯＳ電界効果型トランジスタ（以後ＮＭＯＳトランジ
スタと記す）Ｎ１ とがドレインを共通にして直列に接
続されている。ＰＭＯＳトランジスタＰ１ は、ソース
が抵抗Ｒ１ を介して高位電源端子１に接続され、ＮＭ
ＯＳトランジスタＮ１ は、ソースが抵抗Ｒ２ を介し
て接地端子２に接続されている。そしてこの２つのＭＯ
Ｓトランジスタのゲートは共通に接続されており、この
共通のゲートがこの出力回路の入力端子３になっている
。又、２つのＭＯＳトランジスタの共通のドレインがこ
の出力回路の出力端子４となっている。なお、出力端子
４と接地端子２との間に接続された容量Ｃは、この出力
回路によって駆動される外部の負荷としての容量（負荷
容量）を表すものである。
は、ＰチャンネルＭＯＳ電界効果型トランジスタ（以後
ＰＭＯＳトランジスタと記す）Ｐ１ と、Ｎチャンネル
ＭＯＳ電界効果型トランジスタ（以後ＮＭＯＳトランジ
スタと記す）Ｎ１ とがドレインを共通にして直列に接
続されている。ＰＭＯＳトランジスタＰ１ は、ソース
が抵抗Ｒ１ を介して高位電源端子１に接続され、ＮＭ
ＯＳトランジスタＮ１ は、ソースが抵抗Ｒ２ を介し
て接地端子２に接続されている。そしてこの２つのＭＯ
Ｓトランジスタのゲートは共通に接続されており、この
共通のゲートがこの出力回路の入力端子３になっている
。又、２つのＭＯＳトランジスタの共通のドレインがこ
の出力回路の出力端子４となっている。なお、出力端子
４と接地端子２との間に接続された容量Ｃは、この出力
回路によって駆動される外部の負荷としての容量（負荷
容量）を表すものである。
【０００４】図２に示す従来の出力回路には、入力端子
３への入力信号のレベルにより下記に示す２つの動作状
態がある。
３への入力信号のレベルにより下記に示す２つの動作状
態がある。
【０００５】■入力信号レベルがロウレベル（以下“Ｌ
”と記す）の場合 ＰＭＯＳトランジスタＰ１ がオン状態になりＮＭＯＳ
トランジスタＮ１ がオフ状態となって高位電源端子１
から電流が出力端子４に向っかって流れるが、抵抗Ｒ１
を介しているため負荷容量Ｃを充電する時間がかかり
、出力端子４のレベルはゆっくりハイレベル（以下“Ｈ
”と記す）になる。
”と記す）の場合 ＰＭＯＳトランジスタＰ１ がオン状態になりＮＭＯＳ
トランジスタＮ１ がオフ状態となって高位電源端子１
から電流が出力端子４に向っかって流れるが、抵抗Ｒ１
を介しているため負荷容量Ｃを充電する時間がかかり
、出力端子４のレベルはゆっくりハイレベル（以下“Ｈ
”と記す）になる。
【０００６】■入力信号レベルが“Ｈ”の場合ＰＭＯＳ
トランジスタＰ１ がオフ状態になりＮＭＯＳトランジ
スタＮ１ がオン状態となって負荷容量Ｃから放電電流
が接地端子２に向かって流れる。この場合も上述の（１
）の場合と同様に抵抗Ｒ２ を介しているので負荷容量
Ｃを放電するのに時間がかかり、出力端子４はゆっくり
“Ｌ”になる。
トランジスタＰ１ がオフ状態になりＮＭＯＳトランジ
スタＮ１ がオン状態となって負荷容量Ｃから放電電流
が接地端子２に向かって流れる。この場合も上述の（１
）の場合と同様に抵抗Ｒ２ を介しているので負荷容量
Ｃを放電するのに時間がかかり、出力端子４はゆっくり
“Ｌ”になる。
【０００７】以上２つの動作状態について説明を行なっ
たが、いずれの場合でもＰＭＯＳトランジスタＰ１ ま
たはＮＭＯＳトランジスタＮ１ が各々オン状態になる
時、抵抗Ｒ１ 又は抵抗Ｒ２ を介することで充電また
は放電がゆっくり行なわれるようにして、高位電源端子
１から急激に大電流が流れたり、接地端子２に急激に大
電流が流れたりすることを防ぎ、高電位電源電位および
接地電位の揺れを防ぐ様に対策している。
たが、いずれの場合でもＰＭＯＳトランジスタＰ１ ま
たはＮＭＯＳトランジスタＮ１ が各々オン状態になる
時、抵抗Ｒ１ 又は抵抗Ｒ２ を介することで充電また
は放電がゆっくり行なわれるようにして、高位電源端子
１から急激に大電流が流れたり、接地端子２に急激に大
電流が流れたりすることを防ぎ、高電位電源電位および
接地電位の揺れを防ぐ様に対策している。
【０００８】
【発明が解決しようとする課題】この従来の出力回路で
は、大電流を流すことの出来る２つのＭＯＳトランジス
タ（ＰＭＯＳトランジスタＰ１ およびＮＭＯＳトラン
ジスタＮ１ ）のソース側に抵抗Ｒ１ およびＲ２ を
付加することで高位電源電位および接地電位の揺れを防
ぐ対策を行なっているが、負荷容量Ｃの充放電電流を全
体的にゆっくり流す為に出力のＭＯＳトランジスタの動
作スピートが遅れるという問題点があった。
は、大電流を流すことの出来る２つのＭＯＳトランジス
タ（ＰＭＯＳトランジスタＰ１ およびＮＭＯＳトラン
ジスタＮ１ ）のソース側に抵抗Ｒ１ およびＲ２ を
付加することで高位電源電位および接地電位の揺れを防
ぐ対策を行なっているが、負荷容量Ｃの充放電電流を全
体的にゆっくり流す為に出力のＭＯＳトランジスタの動
作スピートが遅れるという問題点があった。
【０００９】
【課題を解決するための手段】本発明の出力回路は、負
荷を駆動する出力のトランジスタが、互いに並列に接続
された電流能力の異なる複数のトランジスタに分割され
、分割されたそれぞれのトランジスタの制御電極には外
部からの入力信号または前記入力信号が遅延された信号
が入力されることにより、負荷を小なる電流から順次大
なる電流により駆動するように動作することを特徴とす
る。
荷を駆動する出力のトランジスタが、互いに並列に接続
された電流能力の異なる複数のトランジスタに分割され
、分割されたそれぞれのトランジスタの制御電極には外
部からの入力信号または前記入力信号が遅延された信号
が入力されることにより、負荷を小なる電流から順次大
なる電流により駆動するように動作することを特徴とす
る。
【００１０】
【作用】本発明の出力回路は、外部の負荷回路への信号
伝達の遅れの原因となる従来の出力回路の問題点を除去
するために、大電流を流すトランジスタを能力の小さな
トランジスタと能力の大きなトランジスタの２つに分割
している。そして、電流を流す時間を２つの領域に分け
、前半にゆっくり電流を流し、後半は急激に電流を流す
ことによって信号伝達の遅れを防ぐようにしている。
伝達の遅れの原因となる従来の出力回路の問題点を除去
するために、大電流を流すトランジスタを能力の小さな
トランジスタと能力の大きなトランジスタの２つに分割
している。そして、電流を流す時間を２つの領域に分け
、前半にゆっくり電流を流し、後半は急激に電流を流す
ことによって信号伝達の遅れを防ぐようにしている。
【００１１】
【実施例】次に、本発明の最適な実施例について図面を
用いて説明する。図１は、本発明の一実施例の回路図お
よび出力タイミング図である。
用いて説明する。図１は、本発明の一実施例の回路図お
よび出力タイミング図である。
【００１２】図１（ａ）を参照すると、本実施例の出力
回路では、電流能力の小さいＰＭＯＳトランジスタＰ１
１と電流能力の大きいＰＭＯＳトランジスタＰ１２とが
並列接続され、電流能力の小さいＮＭＯＳトランジスタ
Ｎ１１と電流能力の大きいＮＭＯＳトランジスタＮ１２
とが並列接続されている。これらのＰＭＯＳトランジス
タ群とＮＭＯＳトランジスタ群とは、高位電源端子１と
接地端子２との間に、ドレインを共通にして直列接続さ
れている。この共通のドレインが本実施例の出力端子４
である。
回路では、電流能力の小さいＰＭＯＳトランジスタＰ１
１と電流能力の大きいＰＭＯＳトランジスタＰ１２とが
並列接続され、電流能力の小さいＮＭＯＳトランジスタ
Ｎ１１と電流能力の大きいＮＭＯＳトランジスタＮ１２
とが並列接続されている。これらのＰＭＯＳトランジス
タ群とＮＭＯＳトランジスタ群とは、高位電源端子１と
接地端子２との間に、ドレインを共通にして直列接続さ
れている。この共通のドレインが本実施例の出力端子４
である。
【００１３】電流能力の小さいＰＭＯＳトランジスタＰ
１１およびＮＭＯＳトランジスタＮ１１のゲートは入力
端子３に直接接続されている。一方、電流能力の大きい
ＰＭＯＳトランジスタＰ１２のゲートは、２入力のＯＲ
回路５の出力端に接続されている。このＯＲ回路５には
、入力信号と、入力信号が遅延回路６によって遅延され
た信号とが入力されている。又、電流能力の大きいＮＭ
ＯＳトランジスタＮ１２のゲートは２入力のＡＮＤ回路
７の出力端に接続されている。このＡＮＤ回路７には、
入力信号と、入力信号が遅延回路８によって遅延された
信号とが入力されている。次に本実施例の動作について
述べる。 本実施例には、前述の従来の入力回路と同様に、下記の
２つの動作状態がある。
１１およびＮＭＯＳトランジスタＮ１１のゲートは入力
端子３に直接接続されている。一方、電流能力の大きい
ＰＭＯＳトランジスタＰ１２のゲートは、２入力のＯＲ
回路５の出力端に接続されている。このＯＲ回路５には
、入力信号と、入力信号が遅延回路６によって遅延され
た信号とが入力されている。又、電流能力の大きいＮＭ
ＯＳトランジスタＮ１２のゲートは２入力のＡＮＤ回路
７の出力端に接続されている。このＡＮＤ回路７には、
入力信号と、入力信号が遅延回路８によって遅延された
信号とが入力されている。次に本実施例の動作について
述べる。 本実施例には、前述の従来の入力回路と同様に、下記の
２つの動作状態がある。
【００１４】■入力信号レベルが“Ｌ”の場合先ずＰＭ
ＯＳトランジスタＰ１１が、図１（ｂ）の時刻ｔ０ に
オン状態となって負荷容量Ｃに充電を開始する。ところ
が、このＰＭＯＳトランジスタＰ１１には電流能力の小
さいものが用いられているため電流供給が少なく、負荷
容量Ｃはゆっくりと充電され、出力端子４のレベルはゆ
っくりと“Ｈ”に向かう。次に遅延回路６での遅延時間
Ｔ１ だけ経過した時刻ｔ１ になると、それまでオフ
状態だったＰＭＯＳトランジスタＰ１２がオン状態にな
る。 ２入力ＯＲ回路５の片側の入力レベルが“Ｌ”、もう一
方の入力レベルが遅延回路６により時刻ｔ０ から時間
Ｔ１だけ遅れて時刻ｔ１ に“Ｌ”になり、２入力ＯＲ
回路５が“Ｌ”を出力するからである。ここで、ＰＭＯ
ＳトランジスタＰ１２は電流能力が大きいために時刻ｔ
１ 以後の負荷容量Ｃの充電時間は短くなる。この結果
出力端子４のレベルは、図１（ｂ）に示すように、時間
Ｔ１ の遅れ後急激に“Ｈ”に向かい信号伝達の遅れは
少ない。 又、電流に関しても時間（Ｔ１ ＋Ｔ２ ）で充電され
るため、急激に大電流を流さなくても済むので、高位電
源電位の揺れは起らない。
ＯＳトランジスタＰ１１が、図１（ｂ）の時刻ｔ０ に
オン状態となって負荷容量Ｃに充電を開始する。ところ
が、このＰＭＯＳトランジスタＰ１１には電流能力の小
さいものが用いられているため電流供給が少なく、負荷
容量Ｃはゆっくりと充電され、出力端子４のレベルはゆ
っくりと“Ｈ”に向かう。次に遅延回路６での遅延時間
Ｔ１ だけ経過した時刻ｔ１ になると、それまでオフ
状態だったＰＭＯＳトランジスタＰ１２がオン状態にな
る。 ２入力ＯＲ回路５の片側の入力レベルが“Ｌ”、もう一
方の入力レベルが遅延回路６により時刻ｔ０ から時間
Ｔ１だけ遅れて時刻ｔ１ に“Ｌ”になり、２入力ＯＲ
回路５が“Ｌ”を出力するからである。ここで、ＰＭＯ
ＳトランジスタＰ１２は電流能力が大きいために時刻ｔ
１ 以後の負荷容量Ｃの充電時間は短くなる。この結果
出力端子４のレベルは、図１（ｂ）に示すように、時間
Ｔ１ の遅れ後急激に“Ｈ”に向かい信号伝達の遅れは
少ない。 又、電流に関しても時間（Ｔ１ ＋Ｔ２ ）で充電され
るため、急激に大電流を流さなくても済むので、高位電
源電位の揺れは起らない。
【００１５】■入力信号レベルが“Ｈ”の場合先ずＮＭ
ＯＳトランジスタＮ１１が、図１（ｃ）の時刻ｔ０ に
オン状態となって負荷容量Ｃが放電され始める。ところ
がこのＮＭＯＳトランジスタＮ１１には電流能力の小さ
いものが用いられているため放電電流が少なく、負荷容
量Ｃはゆっくりと放電され、出力端子４のレベルはゆっ
くりと“Ｌ”に向かう。次に、遅延回路８での遅延時間
Ｔ１ だけ経過した時刻ｔ１ になると、それまでオフ
状態であったＮＭＯＳトランジスタＮ１２がオン状態に
なる。２入力ＡＮＤ回路７の片側のレベルが“Ｈ”、も
う一方の入力レベルが遅延回路８により時刻Ｔ０ から
時間Ｔ１だけ遅れて時刻ｔ１ に“Ｈ”になり、２入力
ＡＮＤ回路７が“Ｈ”を出力するからである。ここで、
ＮＭＯＳトランジスタＮ１２は電流能力が大きいため時
刻ｔ１ 以降負荷容量Ｃの放電時間は短くなる。この結
果図１（ｃ）に示すように、出力端子４のレベルは、時
間Ｔ１ の遅れの後急激に“Ｌ”に向い、信号伝達の遅
れは少ない。又、電流に関しても時間（Ｔ１ ＋Ｔ２
）で放電されるため、急激に大電流を流さなくても済む
ので、接地電位の揺れは起らない。
ＯＳトランジスタＮ１１が、図１（ｃ）の時刻ｔ０ に
オン状態となって負荷容量Ｃが放電され始める。ところ
がこのＮＭＯＳトランジスタＮ１１には電流能力の小さ
いものが用いられているため放電電流が少なく、負荷容
量Ｃはゆっくりと放電され、出力端子４のレベルはゆっ
くりと“Ｌ”に向かう。次に、遅延回路８での遅延時間
Ｔ１ だけ経過した時刻ｔ１ になると、それまでオフ
状態であったＮＭＯＳトランジスタＮ１２がオン状態に
なる。２入力ＡＮＤ回路７の片側のレベルが“Ｈ”、も
う一方の入力レベルが遅延回路８により時刻Ｔ０ から
時間Ｔ１だけ遅れて時刻ｔ１ に“Ｈ”になり、２入力
ＡＮＤ回路７が“Ｈ”を出力するからである。ここで、
ＮＭＯＳトランジスタＮ１２は電流能力が大きいため時
刻ｔ１ 以降負荷容量Ｃの放電時間は短くなる。この結
果図１（ｃ）に示すように、出力端子４のレベルは、時
間Ｔ１ の遅れの後急激に“Ｌ”に向い、信号伝達の遅
れは少ない。又、電流に関しても時間（Ｔ１ ＋Ｔ２
）で放電されるため、急激に大電流を流さなくても済む
ので、接地電位の揺れは起らない。
【００１６】
【発明の効果】以上説明したように本発明は、大電流を
流すＭＯＳトランジスタを能力の小さなトランジスタと
能力の大きなトランジスタに分割し、電流の充放電時間
を複数の時間域に分け、始めに小さな電流で負荷容量を
充放電し、後から大きな電流で充放電することにより、
従来の出力回路の欠点であった信号伝達の遅れを伴うこ
となしに、大きな充放電電流による高位電源電位または
接地電位の変動を防ぐことができるという効果を有する
。
流すＭＯＳトランジスタを能力の小さなトランジスタと
能力の大きなトランジスタに分割し、電流の充放電時間
を複数の時間域に分け、始めに小さな電流で負荷容量を
充放電し、後から大きな電流で充放電することにより、
従来の出力回路の欠点であった信号伝達の遅れを伴うこ
となしに、大きな充放電電流による高位電源電位または
接地電位の変動を防ぐことができるという効果を有する
。
【図１】分図（ａ）は、本発明の一実施例の出力回路の
回路図である。分図（ｂ）および（ｃ）は、分図（ａ）
の回路の出力タイミング図である。
回路図である。分図（ｂ）および（ｃ）は、分図（ａ）
の回路の出力タイミング図である。
【図２】従来の出力回路の回路図である。
１ 高位電源端子
２ 接地端子
３ 入力端子
４ 出力端子
５ ＯＲ回路
６，８ 遅延回路
７ ＡＮＤ回路
Claims (2)
- 【請求項１】 負荷を駆動する出力のトランジスタが
、互いに並列に接続された電流能力の異なる複数のトラ
ンジスタに分割され、分割されたそれぞれのトランジス
タの制御電極には外部からの入力信号または前記入力信
号が遅延された信号が入力されることにより、負荷を小
なる電流から順次大なる電流により駆動するように動作
することを特徴とする出力回路。 - 【請求項２】 電流能力の小なる第１のＰチャンネル
ＭＯＳ電界効果型トランジスタと電流能力の大なる第２
のＰチャンネルＭＯＳ電界効果型トランジスタとが並列
に接続され、電流能力の小なる第１のＮチャンネルＭＯ
Ｓ電界効果型トランジスタと電流能力の大なる第２のＮ
チャンネルＭＯＳ電界効果型トランジスタとが並列に接
続され、前記２つのＰチャンネルＭＯＳ電界効果型トラ
ンジスタからなるトランジスタ群と前記２つのＮチャン
ネルＭＯＳ電界効果型トランジスタからなるトランジス
タ群とが、高位電源端子と接地端子との間に直列に接続
され、前記第１のＰチャンネルＭＯＳ電界効果型トラン
ジスタおよび前記第１のＮチャンネルＭＯＳ電界効果型
トランジスタのゲートは入力端に接続され、前記第２の
ＰチャンネルＭＯＳ電界効果型トランジスタのゲートは
、前記入力端へ入力される入力信号と前記入力信号が遅
延回路によって遅延された信号とを入力とする２入力の
ＯＲ回路の出力端に接続され、前記第２のＮチャンネル
ＭＯＳ電界効果型トランジスタのゲートは、前記入力信
号と前記入力信号が遅延回路によって遅延された信号と
を入力とする２入力のＡＮＤ回路の出力端に接続されて
いることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115216A JPH04343517A (ja) | 1991-05-21 | 1991-05-21 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115216A JPH04343517A (ja) | 1991-05-21 | 1991-05-21 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343517A true JPH04343517A (ja) | 1992-11-30 |
Family
ID=14657240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115216A Pending JPH04343517A (ja) | 1991-05-21 | 1991-05-21 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343517A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045428A (ja) * | 2003-07-25 | 2005-02-17 | Toshiba Corp | ゲート駆動回路及び半導体装置 |
-
1991
- 1991-05-21 JP JP3115216A patent/JPH04343517A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045428A (ja) * | 2003-07-25 | 2005-02-17 | Toshiba Corp | ゲート駆動回路及び半導体装置 |
| US7068082B2 (en) | 2003-07-25 | 2006-06-27 | Kabushiki Kaisha Toshiba | Gate driving circuit and semiconductor device |
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