JPH07249975A - 状態遷移時間制御型差動出力回路 - Google Patents
状態遷移時間制御型差動出力回路Info
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- JPH07249975A JPH07249975A JP6039423A JP3942394A JPH07249975A JP H07249975 A JPH07249975 A JP H07249975A JP 6039423 A JP6039423 A JP 6039423A JP 3942394 A JP3942394 A JP 3942394A JP H07249975 A JPH07249975 A JP H07249975A
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Abstract
(57)【要約】
【目的】 状態遷移時間制御型差動出力回路に関し、状
態遷移時間を制御することによって、対ノイズ特性を向
上する改良である。 【構成】 ＴＲ２のゲートとＴＲ３のゲートとが接続さ
れて信号Ｃが入力され、ＴＲ１のゲートとＴＲ４のゲー
トとが接続されて反転信号ＸＣが入力され、ＴＲ１のソ
ースとＴＲ２のドレインとが接続されて信号Ｄを出力
し、ＴＲ３のソースとＴＲ４のドレインとが接続されて
反転信号ＸＤを出力し、ＴＲ１のドレインとＴＲ３のド
レインとが正側電源に接続され、ＴＲ２のソースとＴＲ
４のソースとが負側電源に接続される状態遷移時間制御
回路４と、ＴＲ５のドレインから出力Ｘを出力し、ＴＲ
６のドレインから反転出力ＸＸを出力し、ＴＲ５のソー
スとＴＲ６のソースとが負側電源に接続されるオープン
ドレイン型差動出力バッファ対５とよりなる状態遷移時
間制御型差動出力回路である。
態遷移時間を制御することによって、対ノイズ特性を向
上する改良である。 【構成】 ＴＲ２のゲートとＴＲ３のゲートとが接続さ
れて信号Ｃが入力され、ＴＲ１のゲートとＴＲ４のゲー
トとが接続されて反転信号ＸＣが入力され、ＴＲ１のソ
ースとＴＲ２のドレインとが接続されて信号Ｄを出力
し、ＴＲ３のソースとＴＲ４のドレインとが接続されて
反転信号ＸＤを出力し、ＴＲ１のドレインとＴＲ３のド
レインとが正側電源に接続され、ＴＲ２のソースとＴＲ
４のソースとが負側電源に接続される状態遷移時間制御
回路４と、ＴＲ５のドレインから出力Ｘを出力し、ＴＲ
６のドレインから反転出力ＸＸを出力し、ＴＲ５のソー
スとＴＲ６のソースとが負側電源に接続されるオープン
ドレイン型差動出力バッファ対５とよりなる状態遷移時
間制御型差動出力回路である。
Description
【０００１】
【産業上の利用分野】本発明は、高速動作を行うＬＳＩ
の内部に組み込まれ、高速小振幅伝送を行う入出力部に
使用することのできる状態遷移時間制御型差動出力回路
に関する。特に、状態遷移時間を制御することによっ
て、状態遷移時間が早すぎて誤動作するようなことのな
い、対ノイズ特性を向上するようにする改良に関する。
の内部に組み込まれ、高速小振幅伝送を行う入出力部に
使用することのできる状態遷移時間制御型差動出力回路
に関する。特に、状態遷移時間を制御することによっ
て、状態遷移時間が早すぎて誤動作するようなことのな
い、対ノイズ特性を向上するようにする改良に関する。
【０００２】
【従来の技術】近年の電子デバイス機器の省電力化に対
する要求は、バイポーラトランジスタやガリウム砒素ト
ランジスタ等のＭＯＳトランジスタ以外のデバイスで構
成された高速のシステムに、安価で省消費電力化が可能
なＭＯＳデバイスへの置き換えを求めている。そして、
このＭＯＳデバイスは高速性と同時にＭＯＳ以外のデバ
イスとのインタフェースができるよう小振幅レベルであ
ることが求められている。
する要求は、バイポーラトランジスタやガリウム砒素ト
ランジスタ等のＭＯＳトランジスタ以外のデバイスで構
成された高速のシステムに、安価で省消費電力化が可能
なＭＯＳデバイスへの置き換えを求めている。そして、
このＭＯＳデバイスは高速性と同時にＭＯＳ以外のデバ
イスとのインタフェースができるよう小振幅レベルであ
ることが求められている。
【０００３】図４参照 図４は高速小振幅伝送を行うオープンドレイン型差動出
力回路の回路図を示す。図４において、１はＣＭＯＳイ
ンバータ回路構成の入力バッファであり、２はＣＭＯＳ
インバータ回路であり、５はＮ型ＭＯＳトランジスタＴ
Ｒ５とＴＲ６とからなるオープンドレイン型差動出力バ
ッファ対である。入力バッファ１とインバータ回路２と
出力バッファ対５とにより、オープンドレイン型差動出
力回路を構成している。ＴＲ５とＴＲ６とのそれぞれの
ドレインは、これに接続される負荷抵抗Ｒ１とＲ２を介
して正側電源に接続されている。差動出力ＸとＸＸとは
ＴＲ５とＴＲ６のそれぞれのドレインより得ている。本
回路は、入力Ａを入力バッファ１とインバータ回路２と
により差動信号Ｂ、ＸＢを取り出してオープンドレイン
型差動出力バッファ対５を駆動している。オープンドレ
イン型差動出力バッファ対５の正側電源電圧をＣＭＯＳ
回路の正側電源電圧より低めることにより、本回路はＣ
ＭＯＳ回路より小振幅の差動出力を得ている。
力回路の回路図を示す。図４において、１はＣＭＯＳイ
ンバータ回路構成の入力バッファであり、２はＣＭＯＳ
インバータ回路であり、５はＮ型ＭＯＳトランジスタＴ
Ｒ５とＴＲ６とからなるオープンドレイン型差動出力バ
ッファ対である。入力バッファ１とインバータ回路２と
出力バッファ対５とにより、オープンドレイン型差動出
力回路を構成している。ＴＲ５とＴＲ６とのそれぞれの
ドレインは、これに接続される負荷抵抗Ｒ１とＲ２を介
して正側電源に接続されている。差動出力ＸとＸＸとは
ＴＲ５とＴＲ６のそれぞれのドレインより得ている。本
回路は、入力Ａを入力バッファ１とインバータ回路２と
により差動信号Ｂ、ＸＢを取り出してオープンドレイン
型差動出力バッファ対５を駆動している。オープンドレ
イン型差動出力バッファ対５の正側電源電圧をＣＭＯＳ
回路の正側電源電圧より低めることにより、本回路はＣ
ＭＯＳ回路より小振幅の差動出力を得ている。
【０００４】
【発明が解決しようとする課題】ところで、図４に示す
回路においては出力の状態遷移時の立上がり時間、立下
がり時間はトランジスタの特性に左右される。最近の半
導体製造技術の向上は集積度の向上だけでなく状態遷移
時間の向上をももたらしている。このため、出力の状態
遷移時間が短くなり過ぎ、ノイズに対する耐性が低くな
り、誤動作の要因となっている。
回路においては出力の状態遷移時の立上がり時間、立下
がり時間はトランジスタの特性に左右される。最近の半
導体製造技術の向上は集積度の向上だけでなく状態遷移
時間の向上をももたらしている。このため、出力の状態
遷移時間が短くなり過ぎ、ノイズに対する耐性が低くな
り、誤動作の要因となっている。
【０００５】本発明の目的は、この問題を解消すること
にあり、耐ノイズ性を向上することのできる状態遷移時
間制御型差動出力回路を提供することにある。
にあり、耐ノイズ性を向上することのできる状態遷移時
間制御型差動出力回路を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的は次に述べる
いずれの手段によっても達成される。
いずれの手段によっても達成される。
【０００７】第１の手段は、第２のＰ型ＭＯＳトランジ
スタ（ＴＲ２）のゲートと第３のＰ型ＭＯＳトランジス
タ（ＴＲ３）のゲートとが接続された箇所に信号Ｃが入
力され、第１のＰ型ＭＯＳトランジスタ（ＴＲ１）のゲ
ートと第４のＰ型ＭＯＳトランジスタ（ＴＲ４）のゲー
トとが接続された箇所に信号Ｃの反転信号ＸＣが入力さ
れ、前記の第１のＰ型ＭＯＳトランジスタ（ＴＲ１）の
ソースと前記の第２のＰ型ＭＯＳトランジスタ（ＴＲ
２）のドレインとが接続された箇所から信号Ｄを出力
し、前記の第３のＰ型ＭＯＳトランジスタ（ＴＲ３）の
ソースと前記の第４のＰ型ＭＯＳトランジスタ（ＴＲ
４）のドレインとが接続された箇所から信号Ｄの反転信
号ＸＤを出力し、前記の第１のＰ型ＭＯＳトランジスタ
（ＴＲ１）のドレインと前記の第３のＰ型ＭＯＳトラン
ジスタ（ＴＲ３）のドレインとが正側電源に接続され、
前記の第２のＰ型ＭＯＳトランジスタ（ＴＲ２）のソー
スと前記の第４のＰ型ＭＯＳトランジスタ（ＴＲ４）の
ソースとが負側電源に接続されている状態遷移時間制御
回路（４）と、第１のＮ型ＭＯＳトランジスタ（ＴＲ
５）のゲートに前記の信号Ｄが入力され、第２のＮ型Ｍ
ＯＳトランジスタ（ＴＲ６）のゲートに前記の信号ＸＤ
が入力され、前記の第１のＮ型ＭＯＳトランジスタ（Ｔ
Ｒ５）のドレインから出力Ｘを出力し、前記の第２のＮ
型ＭＯＳトランジスタ（ＴＲ６）のドレインから出力Ｘ
の反転出力ＸＸを出力し、前記の第１のＮ型ＭＯＳトラ
ンジスタ（ＴＲ５）のソースと前記の第２のＮ型ＭＯＳ
トランジスタ（ＴＲ６）のソースとが負側電源に接続さ
れているオープンドレイン型差動出力バッファ対（５）
とよりなる状態遷移時間制御型差動出力回路である。
スタ（ＴＲ２）のゲートと第３のＰ型ＭＯＳトランジス
タ（ＴＲ３）のゲートとが接続された箇所に信号Ｃが入
力され、第１のＰ型ＭＯＳトランジスタ（ＴＲ１）のゲ
ートと第４のＰ型ＭＯＳトランジスタ（ＴＲ４）のゲー
トとが接続された箇所に信号Ｃの反転信号ＸＣが入力さ
れ、前記の第１のＰ型ＭＯＳトランジスタ（ＴＲ１）の
ソースと前記の第２のＰ型ＭＯＳトランジスタ（ＴＲ
２）のドレインとが接続された箇所から信号Ｄを出力
し、前記の第３のＰ型ＭＯＳトランジスタ（ＴＲ３）の
ソースと前記の第４のＰ型ＭＯＳトランジスタ（ＴＲ
４）のドレインとが接続された箇所から信号Ｄの反転信
号ＸＤを出力し、前記の第１のＰ型ＭＯＳトランジスタ
（ＴＲ１）のドレインと前記の第３のＰ型ＭＯＳトラン
ジスタ（ＴＲ３）のドレインとが正側電源に接続され、
前記の第２のＰ型ＭＯＳトランジスタ（ＴＲ２）のソー
スと前記の第４のＰ型ＭＯＳトランジスタ（ＴＲ４）の
ソースとが負側電源に接続されている状態遷移時間制御
回路（４）と、第１のＮ型ＭＯＳトランジスタ（ＴＲ
５）のゲートに前記の信号Ｄが入力され、第２のＮ型Ｍ
ＯＳトランジスタ（ＴＲ６）のゲートに前記の信号ＸＤ
が入力され、前記の第１のＮ型ＭＯＳトランジスタ（Ｔ
Ｒ５）のドレインから出力Ｘを出力し、前記の第２のＮ
型ＭＯＳトランジスタ（ＴＲ６）のドレインから出力Ｘ
の反転出力ＸＸを出力し、前記の第１のＮ型ＭＯＳトラ
ンジスタ（ＴＲ５）のソースと前記の第２のＮ型ＭＯＳ
トランジスタ（ＴＲ６）のソースとが負側電源に接続さ
れているオープンドレイン型差動出力バッファ対（５）
とよりなる状態遷移時間制御型差動出力回路である。
【０００８】第２の手段は、第１２のＮ型ＭＯＳトラン
ジスタ（ＴＲ１２）のゲートと第１３のＮ型ＭＯＳトラ
ンジスタ（ＴＲ１３）のゲートとが接続された箇所に信
号Ｃが入力され、第１１のＮ型ＭＯＳトランジスタ（Ｔ
Ｒ１１）のゲートと第１４のＮ型ＭＯＳトランジスタ
（ＴＲ１４）のゲートとが接続された箇所に信号Ｃの反
転信号ＸＣが入力され、前記の第１１のＮ型ＭＯＳトラ
ンジスタ（ＴＲ１１）のソースと前記の第１２のＮ型Ｍ
ＯＳトランジスタ（ＴＲ１２）のドレインとが接続され
た箇所から信号Ｄを出力し、前記の第１３のＮ型ＭＯＳ
トランジスタ（ＴＲ１３）のソースと前記の第１４のＮ
型ＭＯＳトランジスタ（ＴＲ１４）のドレインとが接続
された箇所から信号Ｄの反転信号ＸＤを出力し、前記の
第１１のＮ型ＭＯＳトランジスタ（ＴＲ１１）のドレイ
ンと前記の第１３のＮ型ＭＯＳトランジスタ（ＴＲ１
３）のドレインとが負側電源に接続され、前記の第１２
のＮ型ＭＯＳトランジスタ（ＴＲ１２）のソースと前記
の第１４のＮ型ＭＯＳトランジスタ（ＴＲ１４）のソー
スとが正側電源に接続されている状態遷移時間制御回路
（４）と、第１１のＰ型ＭＯＳトランジスタ（ＴＲ１
５）のゲートに前記の信号Ｄが入力され、第１２のＰ型
ＭＯＳトランジスタ（ＴＲ１６）のゲートに前記の信号
ＸＤが入力され、前記の第１１のＰ型ＭＯＳトランジス
タ（ＴＲ１５）のドレインから出力Ｘを出力し、前記の
第１２のＰ型ＭＯＳトランジスタ（ＴＲ１６）のドレイ
ンから出力Ｘの反転出力ＸＸを出力し、前記の第１１の
Ｐ型ＭＯＳトランジスタ（ＴＲ１５）のソースと前記の
第１２のＰ型ＭＯＳトランジスタ（ＴＲ１６）のソース
とが正側電源に接続されているオープンドレイン型差動
出力バッファ対（５）とよりなる状態遷移時間制御型差
動出力回路である。
ジスタ（ＴＲ１２）のゲートと第１３のＮ型ＭＯＳトラ
ンジスタ（ＴＲ１３）のゲートとが接続された箇所に信
号Ｃが入力され、第１１のＮ型ＭＯＳトランジスタ（Ｔ
Ｒ１１）のゲートと第１４のＮ型ＭＯＳトランジスタ
（ＴＲ１４）のゲートとが接続された箇所に信号Ｃの反
転信号ＸＣが入力され、前記の第１１のＮ型ＭＯＳトラ
ンジスタ（ＴＲ１１）のソースと前記の第１２のＮ型Ｍ
ＯＳトランジスタ（ＴＲ１２）のドレインとが接続され
た箇所から信号Ｄを出力し、前記の第１３のＮ型ＭＯＳ
トランジスタ（ＴＲ１３）のソースと前記の第１４のＮ
型ＭＯＳトランジスタ（ＴＲ１４）のドレインとが接続
された箇所から信号Ｄの反転信号ＸＤを出力し、前記の
第１１のＮ型ＭＯＳトランジスタ（ＴＲ１１）のドレイ
ンと前記の第１３のＮ型ＭＯＳトランジスタ（ＴＲ１
３）のドレインとが負側電源に接続され、前記の第１２
のＮ型ＭＯＳトランジスタ（ＴＲ１２）のソースと前記
の第１４のＮ型ＭＯＳトランジスタ（ＴＲ１４）のソー
スとが正側電源に接続されている状態遷移時間制御回路
（４）と、第１１のＰ型ＭＯＳトランジスタ（ＴＲ１
５）のゲートに前記の信号Ｄが入力され、第１２のＰ型
ＭＯＳトランジスタ（ＴＲ１６）のゲートに前記の信号
ＸＤが入力され、前記の第１１のＰ型ＭＯＳトランジス
タ（ＴＲ１５）のドレインから出力Ｘを出力し、前記の
第１２のＰ型ＭＯＳトランジスタ（ＴＲ１６）のドレイ
ンから出力Ｘの反転出力ＸＸを出力し、前記の第１１の
Ｐ型ＭＯＳトランジスタ（ＴＲ１５）のソースと前記の
第１２のＰ型ＭＯＳトランジスタ（ＴＲ１６）のソース
とが正側電源に接続されているオープンドレイン型差動
出力バッファ対（５）とよりなる状態遷移時間制御型差
動出力回路である。
【０００９】そして、前記の状態遷移時間制御回路
（４）の前段に、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳ
トランジスタとのドレイン同士ソース同士が接続された
並列回路であるトランスミッションゲートを４個（ＴＧ
１とＴＧ２とＴＧ３とＴＧ４）有し、第１のトランスミ
ッションゲート（ＴＧ１）と第４のトランスミッション
ゲート（ＴＧ４）のＰ型ＭＯＳトランジスタのゲートと
第２のトランスミッションゲート（ＴＧ２）と第３のト
ランスミッションゲート（ＴＧ３）のＮ型ＭＯＳトラン
ジスタのゲートとが接続された箇所に差動信号Ｂが入力
され、前記の第１のトランスミッションゲート（ＴＧ
１）と前記の第４のトランスミッションゲート（ＴＧ
４）のＮ型ＭＯＳトランジスタのゲートと前記の第２の
トランスミッションゲート（ＴＧ２）と前記の第３のト
ランスミッションゲート（ＴＧ３）のＰ型ＭＯＳトラン
ジスタのゲートとが接続された箇所に差動信号ＸＢが入
力され、前記の第１のトランスミッションゲート（ＴＧ
１）と前記の第２のトランスミッションゲート（ＴＧ
２）のソース同士が接続された箇所より信号Ｃが取り出
され、前記の第３のトランスミッションゲート（ＴＧ
３）と前記の第４のトランスミッションゲート（ＴＧ
４）のソース同士が接続された箇所より信号ＸＣが取り
出され、そして、前記の第１のトランスミッションゲー
ト（ＴＧ１）と前記の第３のトランスミッションゲート
（ＴＧ３）のドレインとが正側電源に、前記の第２のト
ランスミッションゲート（ＴＧ２）と前記の第４のトラ
ンスミッションゲート（ＴＧ４）のドレインとが負側電
源に接続されている差動位相補正回路（３）が接続され
ていると、信号Ｂと信号ＸＢとの間に位相差があって
も、信号Ｃと信号ＸＣとの間に位相差を無くすることが
でき、ひいては、状態遷移時間制御型差動出力回路の出
力ＸとＸＸとの間にも位相差のない差動出力を出力する
ことができ都合がよい。
（４）の前段に、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳ
トランジスタとのドレイン同士ソース同士が接続された
並列回路であるトランスミッションゲートを４個（ＴＧ
１とＴＧ２とＴＧ３とＴＧ４）有し、第１のトランスミ
ッションゲート（ＴＧ１）と第４のトランスミッション
ゲート（ＴＧ４）のＰ型ＭＯＳトランジスタのゲートと
第２のトランスミッションゲート（ＴＧ２）と第３のト
ランスミッションゲート（ＴＧ３）のＮ型ＭＯＳトラン
ジスタのゲートとが接続された箇所に差動信号Ｂが入力
され、前記の第１のトランスミッションゲート（ＴＧ
１）と前記の第４のトランスミッションゲート（ＴＧ
４）のＮ型ＭＯＳトランジスタのゲートと前記の第２の
トランスミッションゲート（ＴＧ２）と前記の第３のト
ランスミッションゲート（ＴＧ３）のＰ型ＭＯＳトラン
ジスタのゲートとが接続された箇所に差動信号ＸＢが入
力され、前記の第１のトランスミッションゲート（ＴＧ
１）と前記の第２のトランスミッションゲート（ＴＧ
２）のソース同士が接続された箇所より信号Ｃが取り出
され、前記の第３のトランスミッションゲート（ＴＧ
３）と前記の第４のトランスミッションゲート（ＴＧ
４）のソース同士が接続された箇所より信号ＸＣが取り
出され、そして、前記の第１のトランスミッションゲー
ト（ＴＧ１）と前記の第３のトランスミッションゲート
（ＴＧ３）のドレインとが正側電源に、前記の第２のト
ランスミッションゲート（ＴＧ２）と前記の第４のトラ
ンスミッションゲート（ＴＧ４）のドレインとが負側電
源に接続されている差動位相補正回路（３）が接続され
ていると、信号Ｂと信号ＸＢとの間に位相差があって
も、信号Ｃと信号ＸＣとの間に位相差を無くすることが
でき、ひいては、状態遷移時間制御型差動出力回路の出
力ＸとＸＸとの間にも位相差のない差動出力を出力する
ことができ都合がよい。
【００１０】
【作用】本発明に係る状態遷移時間制御型差動出力回路
の第１の手段は状態遷移時間制御回路４を有している。
状態遷移時間制御回路４は、２個のＰ型ＭＯＳトランジ
スタＴＲ１とＴＲ２とを直列接続した組と、２個のＰ型
ＭＯＳトランジスタＴＲ３とＴＲ４とを直列接続した組
とを使用し、信号ＣをＴＲ２とＴＲ３のゲートに印加
し、信号Ｃの反転信号ＸＣをＴＲ１とＴＲ４のゲートに
印加している。そして、直列接続したＴＲ１とＴＲ２と
の中点から信号Ｄを取り出し、直列接続したＴＲ３とＴ
Ｒ４との中点から信号Ｄを反転した信号ＸＤを取り出し
ている。
の第１の手段は状態遷移時間制御回路４を有している。
状態遷移時間制御回路４は、２個のＰ型ＭＯＳトランジ
スタＴＲ１とＴＲ２とを直列接続した組と、２個のＰ型
ＭＯＳトランジスタＴＲ３とＴＲ４とを直列接続した組
とを使用し、信号ＣをＴＲ２とＴＲ３のゲートに印加
し、信号Ｃの反転信号ＸＣをＴＲ１とＴＲ４のゲートに
印加している。そして、直列接続したＴＲ１とＴＲ２と
の中点から信号Ｄを取り出し、直列接続したＴＲ３とＴ
Ｒ４との中点から信号Ｄを反転した信号ＸＤを取り出し
ている。
【００１１】この状態遷移時間制御回路の動作特性を図
２に示す。
２に示す。
【００１２】図２参照 図２は、信号Ｃが１となり、信号ＸＣが０となる期間Ｔ
１と、信号Ｃが０となり、信号ＸＣが１となる期間Ｔ２
とのそれぞれに対して、信号Ｄの時間に対する経過を示
している。信号Ｄは、期間Ｔ１においては１を出力して
おり、期間Ｔ２においては時間が十分経過してもＰ型Ｍ
ＯＳトランジスタＴＲ２が完全な導通状態にならないた
めｘ状態（不完全導通状態）にある。信号Ｄがｘ状態に
あるときの出力レベルは、ＴＲ１とＴＲ２との駆動能力
により変化し、ＴＲ２の駆動能力が増大するにつれて減
少する。同様に、期間Ｔ１におけるＰ型ＭＯＳトランジ
スタＴＲ４の出力ＸＤは、図示していないが、ＴＲ３と
ＴＲ４との駆動能力により変化し、ＴＲ４の駆動能力が
増大するにつれて出力レベルが減少するｘ状態にある。
そして、ｘ状態の出力レベルがＮ型ＭＯＳトランジスタ
ＴＲ５とＴＲ６とからなる差動出力バッファ対の特性に
より決まる閾値を超えていさえすれば、図示していない
が、差動出力バッファ対は期間Ｔ１と期間Ｔ２とで、ｏ
ｎとｏｆｆとに反転する差動出力を出力することにな
る。
１と、信号Ｃが０となり、信号ＸＣが１となる期間Ｔ２
とのそれぞれに対して、信号Ｄの時間に対する経過を示
している。信号Ｄは、期間Ｔ１においては１を出力して
おり、期間Ｔ２においては時間が十分経過してもＰ型Ｍ
ＯＳトランジスタＴＲ２が完全な導通状態にならないた
めｘ状態（不完全導通状態）にある。信号Ｄがｘ状態に
あるときの出力レベルは、ＴＲ１とＴＲ２との駆動能力
により変化し、ＴＲ２の駆動能力が増大するにつれて減
少する。同様に、期間Ｔ１におけるＰ型ＭＯＳトランジ
スタＴＲ４の出力ＸＤは、図示していないが、ＴＲ３と
ＴＲ４との駆動能力により変化し、ＴＲ４の駆動能力が
増大するにつれて出力レベルが減少するｘ状態にある。
そして、ｘ状態の出力レベルがＮ型ＭＯＳトランジスタ
ＴＲ５とＴＲ６とからなる差動出力バッファ対の特性に
より決まる閾値を超えていさえすれば、図示していない
が、差動出力バッファ対は期間Ｔ１と期間Ｔ２とで、ｏ
ｎとｏｆｆとに反転する差動出力を出力することにな
る。
【００１３】信号Ｄの状態遷移における時間的変化は、
図２に示すように、ｘ状態が０でないレベルにあること
により入力の変化より小さな勾配で変化することにな
る。このため、ＴＲ１（ＴＲ３）とＴＲ２（ＴＲ４）と
の駆動能力を制御することによって、状態遷移時間を制
御することができ、必要な高速動作を持つとともにノイ
ズに対しては応答しないようにすることができる。
図２に示すように、ｘ状態が０でないレベルにあること
により入力の変化より小さな勾配で変化することにな
る。このため、ＴＲ１（ＴＲ３）とＴＲ２（ＴＲ４）と
の駆動能力を制御することによって、状態遷移時間を制
御することができ、必要な高速動作を持つとともにノイ
ズに対しては応答しないようにすることができる。
【００１４】図３参照 第２の手段は、図３に示すように、第１の手段のＰ型Ｍ
ＯＳをＮ型ＭＯＳに、Ｎ型ＭＯＳをＰ型ＭＯＳに変え、
同時に、電源電圧の正負を逆にしている。したがって、
第２の手段の回路の状態遷移時間も、第１の手段と全く
同様になり、ＴＲ１１（ＴＲ１３）とＴＲ１２（ＴＲ１
４）との駆動能力を制御することによって、状態遷移時
間を制御することができ、必要な高速動作を持つととも
にノイズに対しては応答しないようにすることができ
る。
ＯＳをＮ型ＭＯＳに、Ｎ型ＭＯＳをＰ型ＭＯＳに変え、
同時に、電源電圧の正負を逆にしている。したがって、
第２の手段の回路の状態遷移時間も、第１の手段と全く
同様になり、ＴＲ１１（ＴＲ１３）とＴＲ１２（ＴＲ１
４）との駆動能力を制御することによって、状態遷移時
間を制御することができ、必要な高速動作を持つととも
にノイズに対しては応答しないようにすることができ
る。
【００１５】
【実施例】以下、図面を参照して、本発明の１実施例に
係る状態遷移時間制御型差動出力回路についてさらに詳
細に説明する。
係る状態遷移時間制御型差動出力回路についてさらに詳
細に説明する。
【００１６】図１参照 図１は本発明の１実施例に係る状態遷移時間制御型差動
出力回路を示す図である。図１において、１はＣＭＯＳ
インバータ回路構成の入力バッファであり、２はＣＭＯ
Ｓインバータ回路であり、入力Ａが入力端子より入力さ
れ、入力バッファ１とインバータ回路２とにより差動信
号Ｂ、ＸＢを得ている。
出力回路を示す図である。図１において、１はＣＭＯＳ
インバータ回路構成の入力バッファであり、２はＣＭＯ
Ｓインバータ回路であり、入力Ａが入力端子より入力さ
れ、入力バッファ１とインバータ回路２とにより差動信
号Ｂ、ＸＢを得ている。
【００１７】３は差動位相補正回路であり、Ｎ型ＭＯＳ
トランジスタとＰ型ＭＯＳトランジスタとのドレイン同
士ソース同士を接続した並列回路であるトランスミッシ
ョンゲートを４個（ＴＧ１とＴＧ２とＴＧ３とＴＧ４）
使用して下記のように接続している。すなわち、ＴＧ１
とＴＧ４のＰ型ＭＯＳトランジスタのゲートとＴＧ２と
ＴＧ３のＮ型ＭＯＳトランジスタのゲートとを接続した
箇所に差動信号Ｂを入力し、ＴＧ１とＴＧ４のＮ型ＭＯ
ＳトランジスタのゲートとＴＧ２とＴＧ３のＰ型ＭＯＳ
トランジスタのゲートとを接続した箇所に差動信号ＸＢ
を入力し、ＴＧ１とＴＧ２のソース同士を接続した箇所
より信号Ｃを取り出し、ＴＧ３とＴＧ４のソース同士を
接続した箇所より信号ＸＣを取り出している。そして、
ＴＧ１とＴＧ３のドレインを正側電源に、ＴＧ２とＴＧ
４のドレインを負側電源に接続し給電している。差動位
相補正回路３においては、信号Ｂと信号ＸＢとの間に多
少の位相ずれがあっても、信号ＸＣは信号Ｃの反転信号
となり、信号ＸＣと信号Ｃとの間には位相のずれがな
く、位相の補正を行うことができる。
トランジスタとＰ型ＭＯＳトランジスタとのドレイン同
士ソース同士を接続した並列回路であるトランスミッシ
ョンゲートを４個（ＴＧ１とＴＧ２とＴＧ３とＴＧ４）
使用して下記のように接続している。すなわち、ＴＧ１
とＴＧ４のＰ型ＭＯＳトランジスタのゲートとＴＧ２と
ＴＧ３のＮ型ＭＯＳトランジスタのゲートとを接続した
箇所に差動信号Ｂを入力し、ＴＧ１とＴＧ４のＮ型ＭＯ
ＳトランジスタのゲートとＴＧ２とＴＧ３のＰ型ＭＯＳ
トランジスタのゲートとを接続した箇所に差動信号ＸＢ
を入力し、ＴＧ１とＴＧ２のソース同士を接続した箇所
より信号Ｃを取り出し、ＴＧ３とＴＧ４のソース同士を
接続した箇所より信号ＸＣを取り出している。そして、
ＴＧ１とＴＧ３のドレインを正側電源に、ＴＧ２とＴＧ
４のドレインを負側電源に接続し給電している。差動位
相補正回路３においては、信号Ｂと信号ＸＢとの間に多
少の位相ずれがあっても、信号ＸＣは信号Ｃの反転信号
となり、信号ＸＣと信号Ｃとの間には位相のずれがな
く、位相の補正を行うことができる。
【００１８】４は状態遷移時間制御回路である。状態遷
移時間制御回路４は４個のＰ型ＭＯＳトランジスタＴＲ
１、ＴＲ２、ＴＲ３、ＴＲ４からなり、下記のように接
続されている。すなわち、ＴＲ２のゲートとＴＲ３のゲ
ートとが接続された箇所に信号Ｃが入力され、ＴＲ１の
ゲートとＴＲ４のゲートとが接続された箇所に信号Ｃの
反転信号ＸＣが入力され、ＴＲ１のソースとＴＲ２のド
レインとが接続された箇所から信号Ｄを取り出し、ＴＲ
３のソースとＴＲ４のドレインとが接続された箇所から
信号Ｄの反転信号ＸＤを取り出し、ＴＲ１のドレインと
ＴＲ３のドレインとを正側電源に接続し、前記のＴＲ２
のソースと前記のＴＲ４のソースとを負側電源に接続し
ている。
移時間制御回路４は４個のＰ型ＭＯＳトランジスタＴＲ
１、ＴＲ２、ＴＲ３、ＴＲ４からなり、下記のように接
続されている。すなわち、ＴＲ２のゲートとＴＲ３のゲ
ートとが接続された箇所に信号Ｃが入力され、ＴＲ１の
ゲートとＴＲ４のゲートとが接続された箇所に信号Ｃの
反転信号ＸＣが入力され、ＴＲ１のソースとＴＲ２のド
レインとが接続された箇所から信号Ｄを取り出し、ＴＲ
３のソースとＴＲ４のドレインとが接続された箇所から
信号Ｄの反転信号ＸＤを取り出し、ＴＲ１のドレインと
ＴＲ３のドレインとを正側電源に接続し、前記のＴＲ２
のソースと前記のＴＲ４のソースとを負側電源に接続し
ている。
【００１９】５は２個のＮ型ＭＯＳトランジスタＴＲ５
とＴＲ６とからなるオープンドレイン型差動出力バッフ
ァ対である。ＴＲ５のドレインは差動出力Ｘを出力し、
ＴＲ６のドレインは差動出力ＸＸを出力する。ＴＲ５の
ソースとＴＲ６のソースとはＮ型ＭＯＳトランジスタＴ
Ｒ７のドレインに接続されている。ＴＲ７は、そのソー
スが負側電源に接続され、外部からＴＲ７のゲートに印
加される電圧に対応する定電流を差動出力バッファ対５
に供給している。
とＴＲ６とからなるオープンドレイン型差動出力バッフ
ァ対である。ＴＲ５のドレインは差動出力Ｘを出力し、
ＴＲ６のドレインは差動出力ＸＸを出力する。ＴＲ５の
ソースとＴＲ６のソースとはＮ型ＭＯＳトランジスタＴ
Ｒ７のドレインに接続されている。ＴＲ７は、そのソー
スが負側電源に接続され、外部からＴＲ７のゲートに印
加される電圧に対応する定電流を差動出力バッファ対５
に供給している。
【００２０】ＴＲ５のドレインとＴＲ６のドレインと
は、オープンドレイン型差動出力バッファ対５の外部に
設けられている負荷抵抗Ｒ１とＲ２を介して、正側電源
に接続されている。オープンドレイン型差動出力バッフ
ァ対５の正側電源電圧をＭＯＳ回路の正側電源電圧より
低く設定することにより、ＭＯＳ回路より小振幅の差動
出力を取り出している。
は、オープンドレイン型差動出力バッファ対５の外部に
設けられている負荷抵抗Ｒ１とＲ２を介して、正側電源
に接続されている。オープンドレイン型差動出力バッフ
ァ対５の正側電源電圧をＭＯＳ回路の正側電源電圧より
低く設定することにより、ＭＯＳ回路より小振幅の差動
出力を取り出している。
【００２１】状態遷移時間制御回路４の動作は、既に本
発明の作用において述べたとおりであり、ＴＲ１（ＴＲ
３）とＴＲ２（ＴＲ４）との駆動能力を制御することに
よって、状態遷移時間を制御することができ、必要な高
速動作を持つとともにノイズに対しては応答しないよう
にすることができる。
発明の作用において述べたとおりであり、ＴＲ１（ＴＲ
３）とＴＲ２（ＴＲ４）との駆動能力を制御することに
よって、状態遷移時間を制御することができ、必要な高
速動作を持つとともにノイズに対しては応答しないよう
にすることができる。
【００２２】図１に示す状態遷移時間制御型差動出力回
路においては、オープンドレイン型差動出力バッファ対
５にＮ型ＭＯＳトランジスタＴＲ７による定電流回路を
設けているが、ＴＲ７を使用する必然性はない。
路においては、オープンドレイン型差動出力バッファ対
５にＮ型ＭＯＳトランジスタＴＲ７による定電流回路を
設けているが、ＴＲ７を使用する必然性はない。
【００２３】図３参照 図３に示すように、全てのＰ型ＭＯＳに変えてＮ型ＭＯ
Ｓを使用し、全てのＮ型ＭＯＳに変えてＰ型ＭＯＳを使
用し、同時に、電源電圧の正負を逆にした回路であって
もよい。この場合においても、同様に状態遷移時間を制
御することができ、必要な高速動作を持つとともにノイ
ズに対しては応答しないようにすることができる。
Ｓを使用し、全てのＮ型ＭＯＳに変えてＰ型ＭＯＳを使
用し、同時に、電源電圧の正負を逆にした回路であって
もよい。この場合においても、同様に状態遷移時間を制
御することができ、必要な高速動作を持つとともにノイ
ズに対しては応答しないようにすることができる。
【００２４】なお、入力信号Ａが反転するときに、差動
信号ＢはＸＢに対しインバータ回路１段分だけ遅れる。
差動位相補正回路３の出力である差動信号ＣとＸＣとは
共に差動位相補正回路３への入力ＸＢに対しトランスミ
ッションゲート１段分だけ遅れるが、差動信号ＣとＸＣ
との間には時間のずれがなく、差動信号ＢとＸＢとの間
にある時間のずれを補正する特徴を有している。
信号ＢはＸＢに対しインバータ回路１段分だけ遅れる。
差動位相補正回路３の出力である差動信号ＣとＸＣとは
共に差動位相補正回路３への入力ＸＢに対しトランスミ
ッションゲート１段分だけ遅れるが、差動信号ＣとＸＣ
との間には時間のずれがなく、差動信号ＢとＸＢとの間
にある時間のずれを補正する特徴を有している。
【００２５】
【発明の効果】以上説明したように、本発明に係る状態
遷移時間制御型差動出力回路によれば、２個のＰ型ＭＯ
Ｓトランジスタを直列接続した組を２組使用し、一方の
組の正側電源に近いトランジスタのゲートと他方の組の
負側電源に近いトランジスタのゲートとを接続し、これ
に信号を印加し、一方の組の負側電源に近いトランジス
タのゲートと他方の組の正側電源に近いトランジスタの
ゲートとを接続し、これに前記信号の反転信号を印加し
ている。そして、直列接続されたトランジスタの中点の
それぞれより差動信号を取り出して、オープンドレイン
型差動出力バッファ対に印加している。このため、この
差動信号の出力レベルは正側電圧に近い値の状態１と負
側電圧より正側電圧に近づいた状態ｘの間を、入力の変
化より低い変化率で変化することとなる。そこで、オー
プンドレイン型差動出力バッファ対はｏｎとｏｆｆとの
状態遷移時間を必要な程度に早く、かつ、ノイズに対し
ては応答しないようにすることができ、対ノイズ性が向
上する。
遷移時間制御型差動出力回路によれば、２個のＰ型ＭＯ
Ｓトランジスタを直列接続した組を２組使用し、一方の
組の正側電源に近いトランジスタのゲートと他方の組の
負側電源に近いトランジスタのゲートとを接続し、これ
に信号を印加し、一方の組の負側電源に近いトランジス
タのゲートと他方の組の正側電源に近いトランジスタの
ゲートとを接続し、これに前記信号の反転信号を印加し
ている。そして、直列接続されたトランジスタの中点の
それぞれより差動信号を取り出して、オープンドレイン
型差動出力バッファ対に印加している。このため、この
差動信号の出力レベルは正側電圧に近い値の状態１と負
側電圧より正側電圧に近づいた状態ｘの間を、入力の変
化より低い変化率で変化することとなる。そこで、オー
プンドレイン型差動出力バッファ対はｏｎとｏｆｆとの
状態遷移時間を必要な程度に早く、かつ、ノイズに対し
ては応答しないようにすることができ、対ノイズ性が向
上する。
【００２６】Ｐ型ＭＯＳとＮ型ＭＯＳとを逆にした回路
も極性が反転するだけで、同様の効果を発揮する。
も極性が反転するだけで、同様の効果を発揮する。
【００２７】さらに、トランスミッションゲートを４個
使用した差動位相補正回路が設けられていると、たとえ
入力信号に位相差があっても、位相差のない信号とする
ことができるので、質の高い差動出力を得ることができ
る。
使用した差動位相補正回路が設けられていると、たとえ
入力信号に位相差があっても、位相差のない信号とする
ことができるので、質の高い差動出力を得ることができ
る。
【図１】本発明の１実施例に係る状態遷移時間制御型差
動出力回路の回路図である。
動出力回路の回路図である。
【図２】本発明に係る状態遷移時間制御回路の作用説明
図である。
図である。
【図３】本発明の他の実施例に係る状態遷移時間制御型
差動出力回路の回路図である。
差動出力回路の回路図である。
【図４】オープンドレイン型差動出力回路の回路図であ
る。
る。
１ 入力バッファ ２ インバータ回路 ３ 差動位相補正回路 ４ 状態遷移時間制御回路 ５ オープンドレイン型差動出力バッファ対 ＴＲ１ 第１のＰ型ＭＯＳトランジスタ ＴＲ２ 第２のＰ型ＭＯＳトランジスタ ＴＲ３ 第３のＰ型ＭＯＳトランジスタ ＴＲ４ 第４のＰ型ＭＯＳトランジスタ ＴＲ５ 第１のＮ型ＭＯＳトランジスタ ＴＲ６ 第２のＮ型ＭＯＳトランジスタ ＴＲ７ 第３のＮ型ＭＯＳトランジスタ Ｒ１・Ｒ２ 負荷抵抗 Ａ・Ｂ・ＸＢ・Ｃ・ＸＣ・Ｄ・ＸＤ・Ｘ・ＸＸ 信号
Claims (3)
- 【請求項１】 第２のＰ型ＭＯＳトランジスタ（ＴＲ
２）のゲートと第３のＰ型ＭＯＳトランジスタ（ＴＲ
３）のゲートとが接続された箇所に信号Ｃが入力され、
第１のＰ型ＭＯＳトランジスタ（ＴＲ１）のゲートと第
４のＰ型ＭＯＳトランジスタ（ＴＲ４）のゲートとが接
続された箇所に信号Ｃの反転信号ＸＣが入力され、 前記第１のＰ型ＭＯＳトランジスタ（ＴＲ１）のソース
と前記第２のＰ型ＭＯＳトランジスタ（ＴＲ２）のドレ
インとが接続された箇所から信号Ｄを出力し、前記第３
のＰ型ＭＯＳトランジスタ（ＴＲ３）のソースと前記第
４のＰ型ＭＯＳトランジスタ（ＴＲ４）のドレインとが
接続された箇所から信号Ｄの反転信号ＸＤを出力し、 前記第１のＰ型ＭＯＳトランジスタ（ＴＲ１）のドレイ
ンと前記第３のＰ型ＭＯＳトランジスタ（ＴＲ３）のド
レインとが正側電源に接続され、前記第２のＰ型ＭＯＳ
トランジスタ（ＴＲ２）のソースと前記第４のＰ型ＭＯ
Ｓトランジスタ（ＴＲ４）のソースとが負側電源に接続
されてなる状態遷移時間制御回路（４）と、 第１のＮ型ＭＯＳトランジスタ（ＴＲ５）のゲートに前
記信号Ｄが入力され、第２のＮ型ＭＯＳトランジスタ
（ＴＲ６）のゲートに前記信号ＸＤが入力され、 前記第１のＮ型ＭＯＳトランジスタ（ＴＲ５）のドレイ
ンから出力Ｘを出力し、前記第２のＮ型ＭＯＳトランジ
スタ（ＴＲ６）のドレインから出力Ｘの反転出力ＸＸを
出力し、 前記第１のＮ型ＭＯＳトランジスタ（ＴＲ５）のソース
と前記第２のＮ型ＭＯＳトランジスタ（ＴＲ６）のソー
スとが負側電源に接続されてなるオープンドレイン型差
動出力バッファ対（５）とよりなることを特徴とする状
態遷移時間制御型差動出力回路。 - 【請求項２】 第１２のＮ型ＭＯＳトランジスタ（ＴＲ
１２）のゲートと第１３のＮ型ＭＯＳトランジスタ（Ｔ
Ｒ１３）のゲートとが接続された箇所に信号Ｃが入力さ
れ、第１１のＮ型ＭＯＳトランジスタ（ＴＲ１１）のゲ
ートと第１４のＮ型ＭＯＳトランジスタ（ＴＲ１４）の
ゲートとが接続された箇所に信号Ｃの反転信号ＸＣが入
力され、 前記第１１のＮ型ＭＯＳトランジスタ（ＴＲ１１）のソ
ースと前記第１２のＮ型ＭＯＳトランジスタ（ＴＲ１
２）のドレインとが接続された箇所から信号Ｄを出力
し、前記第１３のＮ型ＭＯＳトランジスタ（ＴＲ１３）
のソースと前記第１４のＮ型ＭＯＳトランジスタ（ＴＲ
１４）のドレインとが接続された箇所から信号Ｄの反転
信号ＸＤを出力し、 前記第１１のＮ型ＭＯＳトランジスタ（ＴＲ１１）のド
レインと前記第１３のＮ型ＭＯＳトランジスタ（ＴＲ１
３）のドレインとが負側電源に接続され、前記第１２の
Ｎ型ＭＯＳトランジスタ（ＴＲ１２）のソースと前記第
１４のＮ型ＭＯＳトランジスタ（ＴＲ１４）のソースと
が正側電源に接続されてなる状態遷移時間制御回路
（４）と、 第１１のＰ型ＭＯＳトランジスタ（ＴＲ１５）のゲート
に前記信号Ｄが入力され、第１２のＰ型ＭＯＳトランジ
スタ（ＴＲ１６）のゲートに前記信号ＸＤが入力され、 前記第１１のＰ型ＭＯＳトランジスタ（ＴＲ１５）のド
レインから出力Ｘを出力し、前記第１２のＰ型ＭＯＳト
ランジスタ（ＴＲ１６）のドレインから出力Ｘの反転出
力ＸＸを出力し、前記第１１のＰ型ＭＯＳトランジスタ
（ＴＲ１５）のソースと前記第１２のＰ型ＭＯＳトラン
ジスタ（ＴＲ１６）のソースとが正側電源に接続されて
なるオープンドレイン型差動出力バッファ対（５）とよ
りなることを特徴とする状態遷移時間制御型差動出力回
路。 - 【請求項３】 前記状態遷移時間制御回路（４）の前段
に、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
とのドレイン同士ソース同士が接続された並列回路であ
るトランスミッションゲートを４個（ＴＧ１とＴＧ２と
ＴＧ３とＴＧ４）有し、 第１のトランスミッションゲート（ＴＧ１）と第４のト
ランスミッションゲート（ＴＧ４）のＰ型ＭＯＳトラン
ジスタのゲートと第２のトランスミッションゲート（Ｔ
Ｇ２）と第３のトランスミッションゲート（ＴＧ３）の
Ｎ型ＭＯＳトランジスタのゲートとが接続された箇所に
差動信号Ｂが入力され、前記第１のトランスミッション
ゲート（ＴＧ１）と前記第４のトランスミッションゲー
ト（ＴＧ４）のＮ型ＭＯＳトランジスタのゲートと前記
第２のトランスミッションゲート（ＴＧ２）と前記第３
のトランスミッションゲート（ＴＧ３）のＰ型ＭＯＳト
ランジスタのゲートとが接続された箇所に差動信号ＸＢ
が入力され、 前記第１のトランスミッションゲート（ＴＧ１）と前記
第２のトランスミッションゲート（ＴＧ２）のソース同
士が接続された箇所より信号Ｃが取り出され、前記第３
のトランスミッションゲート（ＴＧ３）と前記第４のト
ランスミッションゲート（ＴＧ４）のソース同士が接続
された箇所より信号ＸＣが取り出され、 そして、前記第１のトランスミッションゲート（ＴＧ
１）と前記第３のトランスミッションゲート（ＴＧ３）
のドレインとが正側電源に、前記第２のトランスミッシ
ョンゲート（ＴＧ２）と前記第４のトランスミッション
ゲート（ＴＧ４）のドレインとが負側電源に接続されて
なる差動位相補正回路（３）が接続されてなることを特
徴とする請求項１またはに請求項２記載の状態遷移時間
制御型差動出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6039423A JPH07249975A (ja) | 1994-03-10 | 1994-03-10 | 状態遷移時間制御型差動出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6039423A JPH07249975A (ja) | 1994-03-10 | 1994-03-10 | 状態遷移時間制御型差動出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249975A true JPH07249975A (ja) | 1995-09-26 |
Family
ID=12552583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6039423A Withdrawn JPH07249975A (ja) | 1994-03-10 | 1994-03-10 | 状態遷移時間制御型差動出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249975A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386929B1 (ko) * | 1995-07-27 | 2003-08-25 | 텔레폰아크티에볼라게트 엘엠 에릭슨 | 일반적인송신기장치 |
| JP2005123773A (ja) * | 2003-10-15 | 2005-05-12 | Matsushita Electric Ind Co Ltd | 小振幅差動インターフェース回路 |
| DE112018005419T5 (de) | 2017-11-30 | 2020-07-02 | Hitachi Automotive Systems, Ltd. | Sensorausgangsschaltung |
-
1994
- 1994-03-10 JP JP6039423A patent/JPH07249975A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386929B1 (ko) * | 1995-07-27 | 2003-08-25 | 텔레폰아크티에볼라게트 엘엠 에릭슨 | 일반적인송신기장치 |
| JP2005123773A (ja) * | 2003-10-15 | 2005-05-12 | Matsushita Electric Ind Co Ltd | 小振幅差動インターフェース回路 |
| DE112018005419T5 (de) | 2017-11-30 | 2020-07-02 | Hitachi Automotive Systems, Ltd. | Sensorausgangsschaltung |
| US11381228B2 (en) | 2017-11-30 | 2022-07-05 | Hitachi Astemo, Ltd. | Sensor output circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |