KR20080092494A - 듀티 사이클 보정 회로 - Google Patents

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Abstract

본 발명의 듀티 사이클 보정 회로는, 입력 클럭의 듀티비를 감지하여 복수 비트의 듀티비 제어 신호를 생성하는 듀티비 제어 신호 생성 수단; 출력 노드에 전원을 공급하는 전원 공급 수단; 및 상기 복수 비트의 듀티비 제어 신호에 응답하여 상기 입력 클럭의 전위에 따라 상기 출력 노드의 전위를 제어하는 신호 처리 수단;을 포함하는 것을 특징으로 한다.
듀티 사이클, 싱글 루프, 차동 증폭기

Description

듀티 사이클 보정 회로{Circuit for Correcting Duty Cycle}
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 전원 공급 수단 및 신호 처리 수단의 구성도,
도 3은 도 1에 도시한 듀티비 제어 신호 생성 수단의 구성도,
도 4는 도 3에 도시한 듀티비 감지부의 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 듀티비 제어 신호 생성 수단 20 : 전원 공급 수단
30 : 신호 처리 수단 110 : 듀티비 감지부
120 : 카운트 제어부 130 : 카운터
본 발명은 듀티 사이클 보정 회로에 관한 것으로, 보다 상세하게는 클럭의 듀티 사이클 보정 동작을 보다 안정적으로 수행하는 듀티 사이클 보정 회로에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도 체 집적 회로는 클럭을 이용하여 데이터를 처리함으로써 그 동작 속도를 향상시킨다. 따라서 클럭의 라이징 에지 구간과 폴링 에지 구간의 비율, 즉 듀티비가 50:50으로 일치되지 않으면 동작 효율이 떨어지게 된다. 그러나 실제로 반도체 집적 회로 내에서 사용되는 클럭은 반도체 집적 회로의 실장 환경에서 노이즈 등의 여러 가지 요인에 의해 정확한 비율의 듀티비를 갖기가 어렵게 된다. 그러므로 반도체 집적 회로는 동작 효율을 향상시키기 위해 클럭의 듀티비를 보정하기 위한 듀티 사이클 보정 회로를 구비하여 클럭의 듀티비를 보정하고 있다.
현재까지 듀티 사이클 보정 회로는 듀얼 루프(Dual Loop)를 구비하여 두 클럭의 라이징 에지를 일치시킨 후 위상을 혼합하는 형태로 구현되고 있다. 따라서 그 구성이 간단하지 않고, 두 클럭의 라이징 에지가 일치되지 않으면 오동작할 수 있다는 단점이 존재한다. 그런데 이와 같은 듀티 사이클 보정 회로가 실장되는 반도체 집적 회로의 환경에서는, PVT(Process, Voltage, Temperature : 공정, 전압, 온도)의 변화에 따라 듀얼 루프를 통과한 두 클럭의 라이징 에지가 어긋나는 일이 자주 발생하게 된다. 따라서 종래의 기술에 따른 듀티 사이클 보정 회로는 PVT 변화에 의한 동작 효율 저하 또는 오동작 발생 가능성에 취약하다는 기술적 한계를 가지고 있었다. 게다가, 점유 면적 및 전력 소모가 크고, 설계 변경이 용이하지 않다는 단점 또한 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, PVT 변화에도 안정적인 동작을 수행하는 듀티 사이클 보정 회로를 제공하는 데에 그 기술적 과제 가 있다.
또한 본 발명은 점유 면적 및 전력 소모를 감소시키는 듀티 사이클 보정 회로를 제공하는 데에 다른 기술적 과제가 있다.
그리고 본 발명은 설계 변경이 용이한 듀티 사이클 보정 회로를 제공하는 데에 또 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로는, 입력 클럭의 듀티비를 감지하여 복수 비트의 듀티비 제어 신호를 생성하는 듀티비 제어 신호 생성 수단; 출력 노드에 전원을 공급하는 전원 공급 수단; 및 상기 복수 비트의 듀티비 제어 신호에 응답하여 상기 입력 클럭의 전위에 따라 상기 출력 노드의 전위를 제어하는 신호 처리 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로는, 입력 클럭 쌍의 듀티비를 감지하여 복수 비트의 듀티비 제어 신호를 생성하는 듀티비 제어 신호 생성 수단; 및 상기 복수 비트의 듀티비 제어 신호에 의해 선택적으로 활성화되며, 상기 입력 클럭 쌍을 각각 입력 받는 소자의 구동력에 따라 상기 입력 클럭 쌍으로부터 출력 클럭 쌍을 생성하는 복수 개의 신호 처리부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 듀티 사이클 보정 회로는, 입력 클럭 쌍(clk_in, /clk_in)의 듀티비를 감지하여 n 비트의 듀티비 제어 신호(dtcnt<1:n>)를 생성하는 듀티비 제어 신호 생성 수단(10), 출력 클럭 쌍(clk_out, /clk_out)이 각각 출력되는 출력 노드 쌍(Nout, /Nout)에 전원을 공급하는 전원 공급 수단(20) 및 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>)에 응답하여 상기 입력 클럭 쌍(clk_in, /clk_in)의 전위에 따라 상기 출력 노드 쌍(Nout, /Nout)의 전위를 제어하는 신호 처리 수단(30)을 포함한다.
상기 입력 클럭 쌍(clk_in, /clk_in)은 반도체 집적 회로 내의 DLL 회로에서 출력되는 클럭 쌍 또는 데이터 출력 클럭 쌍일 수 있으며, 어떠한 클럭에도 한정되지 않는다. 즉, 상기 입력 클럭 쌍(clk_in, /clk_in)은 듀티 사이클 보정을 위하여 상기 듀티 사이클 보정 회로에 입력되는 클럭 쌍을 일반화한 명칭이다.
상기 듀티비 제어 신호 생성 수단(10)으로부터 생성되는 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>)는 n 비트 중 하나의 비트만이 제 1 레벨(예를 들어, 하이 레벨(High Level))을 갖는 신호이다. 상기 신호 처리 수단(30)은 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>)에 각각 대응되는 n 개의 신호 처리부를 구비하며, 상기 n 개의 신호 처리부 중 상기 제 1 레벨인 신호가 전달되는 신호 처리부만이 활성화된다.
상기 전원 공급 수단(20)과 상기 n 개의 신호 처리부는 각각 차동 증폭기를 형성한다. 여기에서는 상기 전원 공급 수단(20)이 차동 증폭기의 풀업부가 되고, 상기 n 개의 신호 처리부가 각각 차동 증폭기의 풀다운부가 되는 것을 예로 들어 설명하겠으나, 그 반대의 경우도 본 발명의 범주에 포함되는 것임을 밝혀 둔다.
이와 같은 상기 전원 공급 수단(20) 및 상기 신호 처리 수단(30)의 구성은 도 2를 참조하여 보다 상세히 설명하기로 한다.
도 2는 도 1에 도시한 전원 공급 수단 및 신호 처리 수단의 구성도이다.
도시한 것과 같이, 상기 전원 공급 수단(20)은 외부 공급전원(VDD)의 공급단과 부 출력 노드(/Nout) 사이에 구비되는 제 1 저항(R1) 및 상기 외부 공급전원(VDD)의 공급단과 정 출력 노드(Nout) 사이에 구비되는 제 2 저항(R2)을 포함한다.
그리고 상기 신호 처리 수단(30)은 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>) 중 어느 하나의 비트에 대응하여 활성화되며, 상기 입력 클럭 쌍(clk_in, /clk_in)의 전위에 따라 상기 출력 노드 쌍(Nout, /Nout)의 전위를 제어하는 n 개의 신호 처리부(310)를 포함한다.
상기 n 개의 신호 처리부(310)는 각각 상기 부 출력 노드(/Nout)와 제 1 노드(N1) 사이에 구비되어 정 입력 클럭(clk_in)의 제어에 따라 동작하는 제 1 트랜지스터(TR1), 상기 정 출력 노드(Nout)와 상기 제 1 노드(N1) 사이에 구비되어 부 입력 클럭(/clk_in)의 제어에 따라 동작하는 제 2 트랜지스터(TR2) 및 상기 제 1 노드(N1)와 접지단 사이에 구비되어 어느 한 비트의 상기 듀티비 제어 신 호(dtcnt<i>)의 제어에 따라 동작하는 제 3 트랜지스터(TR3)를 포함한다.
여기에서 상기 정 입력 클럭(clk_in)과 상기 부 입력 클럭(/clk_in)은 서로 반대의 위상을 가지고 상기 입력 클럭 쌍(clk_in, /clk_in)으로서 활용된다. 그리고 상기 출력 클럭 쌍(clk_out, /clk_out)은 서로 반대의 위상을 갖는 정 출력 클럭(clk_out)과 부 출력 클럭(/clk_out)으로서 구현되며, 상기 정 출력 클럭(clk_out)은 상기 정 출력 노드(Nout)에 인가되고, 상기 부 출력 클럭(/clk_out)은 상기 부 출력 노드(/Nout)에 인가된다.
상기 n 개의 신호 처리부(310)에 구비되는 상기 제 1 트랜지스터(TR1)와 상기 제 2 트랜지스터(TR2)의 저항비는 각 신호 처리부(310)마다 다르게 구비된다. 상기 신호 처리 수단(30)은 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>)가 어느 하나의 신호 처리부(310)를 활성화시키면, 활성화된 신호 처리부(310)의 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)의 저항비에 따라 상기 입력 클럭(clk_in)의 듀티비를 보정하여 상기 출력 클럭(clk_out)을 생성한다.
예를 들어, 상기 n이 4이고, 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>)의 논리값이 (0, 0, 0, 1)이며, 이는 상기 정 입력 클럭(clk_in)의 하이 구간이 로우 구간에 비해 좁은 상태임을 의미한다고 가정하기로 한다. 이 때 활성화되는 신호 처리부(310)는 저항값이 큰 제 1 트랜지스터(TR1)와 저항값이 작은 제 2 트랜지스터(TR2)를 구비한다. 따라서 상기 제 1 트랜지스터(TR1)가 상기 부 출력 노드(/Nout)의 전위를 로우 레벨(Low Level)로 싱크(Sink) 시키는 속도가 느려지고, 상기 제 2 트랜지스터(TR2)가 상기 정 출력 노드(Nout)의 전위를 로우 레벨로 싱크 시키는 속도가 빨라지므로, 상기 출력 클럭 쌍(clk_out, /clk_out)의 듀티비가 보정된다.
마찬가지로, 상기 n이 4이고, 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>)의 논리값이 (1, 0, 0, 0)이며, 이는 상기 정 입력 클럭(clk_in)의 하이 구간이 로우 구간에 비해 넓은 상태임을 의미한다고 가정하기로 한다. 이 때 활성화되는 신호 처리부(310)는 저항값이 작은 제 1 트랜지스터(TR1)와 저항값이 큰 제 2 트랜지스터(TR2)를 구비한다. 따라서 상기 제 1 트랜지스터(TR1)가 상기 부 출력 노드(/Nout)의 전위를 로우 레벨(Low Level)로 싱크(Sink) 시키는 속도가 빨라지고, 상기 제 2 트랜지스터(TR2)가 상기 정 출력 노드(Nout)의 전위를 로우 레벨로 싱크시키는 속도가 느려지므로, 상기 출력 클럭 쌍(clk_out, /clk_out)의 듀티비가 보정된다.
도 3은 도 1에 도시한 듀티비 제어 신호 생성 수단의 구성도이다.
상기 듀티비 제어 신호 생성 수단(10)은 상기 입력 클럭 쌍(clk_in, /clk_in)의 듀티비를 감지하여 제 1 전압(V1) 및 제 2 전압(V2)을 생성하는 듀티비 감지부(110), 상기 제 1 전압(V1)과 상기 제 2 전압(V2)의 레벨에 대응하여 카운트 제어 신호(cntctrl)를 생성하는 카운트 제어부(120) 및 상기 카운트 제어 신호(cntctrl)에 응답하여 카운팅 동작하여 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>)를 생성하는 카운터(130)를 포함한다.
여기에서 상기 제 1 전압(V1)은 상기 정 입력 클럭(clk_in)의 하이 구간의 길이에 대한 정보를 그 전위 레벨에 담는 전압이고, 상기 제 2 전압(V2)은 상기 부 입력 클럭(/clk_in)의 하이 구간의 길이, 즉 상기 정 입력 클럭(clk_in)의 로우 구간의 길이에 대한 정보를 그 전위 레벨에 담는 전압이다.
상기 제 1 전압(V1)과 상기 제 2 전압(V2)의 전위 레벨에 의해 전달되는 상기 입력 클럭 쌍(clk_in, /clk_in)의 듀티비 정보는 상기 카운트 제어부(120)에 전달되며, 상기 카운트 제어부(120)는 상기 카운트 제어 신호(cntctrl)를 이용하여 상기 카운터(130)의 동작을 제어하게 된다. 상기 카운터(130)는 상기 카운트 제어 신호(cntctrl)의 전위 레벨에 따라 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>)의 논리값을 증가 또는 감소시킨다.
예를 들어, 상기 듀티비 감지부(110)가 상기 정 입력 클럭(clk_in)의 하이 구간이 좁은 것을 감지하면, 상기 카운트 제어부(120)는 하이 레벨의 상기 카운트 제어 신호(cntctrl)를 생성하고, 상기 카운터(130)는 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>)의 논리값을 증가시킨다. 마찬가지로, 상기 듀티비 감지부(110)가 상기 정 입력 클럭(clk_in)의 하이 구간이 넓은 것을 감지하면, 상기 카운트 제어부(120)는 로우 레벨의 상기 카운트 제어 신호(cntctrl)를 생성하고, 상기 카운터(130)는 상기 n 비트의 듀티비 제어 신호(dtcnt<1:n>)의 논리값을 감소시킨다.
도 4는 도 3에 도시한 듀티비 감지부의 구성도이다.
상기 듀티비 감지부(110)는, 바이어스 전압(Vbias)을 입력 받아 상기 정 입력 클럭(clk_in)과 상기 부 입력 클럭(/clk_in)의 전위를 비교하는 비교부(111), 상기 비교부(111)의 비교 결과에 따라 상기 제 1 전압(V1)의 충전을 제어하는 제 1 충전 제어부(113), 상기 비교부(111)의 비교 결과에 따라 상기 제 2 전압(V2)의 충 전을 제어하는 제 2 충전 제어부(115), 상기 제 1 충전 제어부(113)의 제어에 따라 상기 제 1 전압(V1)을 충전하는 제 1 충전부(117) 및 상기 제 2 충전 제어부(115)의 제어에 따라 상기 제 2 전압(V2)을 충전하는 제 2 충전부(119)를 포함한다.
여기에서 상기 비교부(111)는, 게이트 단과 드레인 단이 제 2 노드(N2)에 연결되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 4 트랜지스터(TR4), 게이트 단과 드레인 단이 제 3 노드(N3)에 연결되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 5 트랜지스터(TR5), 게이트 단에 상기 정 입력 클럭(clk_in)이 입력되고 드레인 단이 상기 제 2 노드(N2)에 연결되며 소스 단이 제 4 노드(N4)에 연결되는 제 6 트랜지스터(TR6), 게이트 단에 상기 부 입력 클럭(/clk_in)이 입력되고 드레인 단이 상기 제 3 노드(N3)에 연결되며 소스 단이 상기 제 4 노드(N4)에 연결되는 제 7 트랜지스터(TR7) 및 게이트 단에 상기 바이어스 전압(Vbias)이 인가되고 드레인 단이 상기 제 4 노드(N4)에 연결되며 소스 단이 접지되는 제 8 트랜지스터(TR8)를 포함한다.
그리고 상기 제 1 충전 제어부(113)는, 게이트 단이 상기 제 2 노드(N2)에 연결되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 제 5 노드(N5)에 연결되는 제 9 트랜지스터(TR9), 게이트 단이 상기 제 3 노드(N3)에 연결되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 제 6 노드(N6)에 연결되는 제 10 트랜지스터(TR10), 게이트 단이 상기 제 6 노드(N6)와 연결되고 드레인 단이 상기 제 5 노드(N5)에 연결되는 제 11 트랜지스터(TR11), 게이트 단과 드레인 단이 상기 제 6 노드(N6)에 연결되고 소스 단이 제 7 노드(N7)에 연결되는 제 12 트랜지스터(TR12), 게이트 단이 상기 제 7 노드(N7)에 연결되고 드레인 단이 상기 제 11 트랜지스터(TR11)의 소스 단에 연결되며 소스 단이 접지되는 제 13 트랜지스터(TR13) 및 게이트 단과 드레인 단이 상기 제 7 노드(N7)에 연결되고 소스 단이 접지되는 제 14 트랜지스터(TR14)를 포함한다.
또한 상기 제 2 충전 제어부(115)는, 게이트 단이 상기 제 3 노드(N3)에 연결되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 제 8 노드(N8)에 연결되는 제 15 트랜지스터(TR15), 게이트 단이 상기 제 2 노드(N2)에 연결되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 제 9 노드(N9)에 연결되는 제 16 트랜지스터(TR16), 게이트 단이 상기 제 9 노드(N9)와 연결되고 드레인 단이 상기 제 8 노드(N8)에 연결되는 제 17 트랜지스터(TR17), 게이트 단과 드레인 단이 상기 제 9 노드(N9)에 연결되고 소스 단이 제 10 노드(N10)에 연결되는 제 18 트랜지스터(TR18), 게이트 단이 상기 제 10 노드(N10)에 연결되고 드레인 단이 상기 제 17 트랜지스터(TR17)의 소스 단에 연결되며 소스 단이 접지되는 제 19 트랜지스터(TR19) 및 게이트 단과 드레인 단이 상기 제 10 노드(N10)에 연결되고 소스 단이 접지되는 제 20 트랜지스터(TR20)를 포함한다.
상기 제 1 충전부(117)는 상기 제 5 노드(N5)와 접지단 사이에 구비되어 상기 제 1 전압(V1)을 저장하는 제 1 캐패시터(CAP1)를 포함한다.
그리고 상기 제 2 충전부(119)는 상기 제 8 노드(N8)와 접지단 사이에 구비되어 상기 제 2 전압(V2)을 저장하는 제 2 캐패시터(CAP2)를 포함한다.
상기 정 입력 클럭(clk_in)의 전위가 하이 레벨일 때, 상기 제 9 트랜지스 터(TR9)와 상기 제 16 트랜지스터(TR16)를 통해 흐르는 전류의 양은 상기 제 10 트랜지스터(TR10)와 상기 제 15 트랜지스터(TR15)를 통해 흐르는 전류의 양보다 크다. 따라서 이 경우에는 상기 제 1 충전부(117)의 상기 제 1 캐패시터(CAP1)에 저장되는 전하의 양이 상기 제 2 충전부(119)의 상기 제 2 캐패시터(CAP2)에 저장되는 전하의 양보다 크다.
반대로, 상기 정 입력 클럭(clk_in)의 전위가 로우 레벨이고 상기 부 입력 클럭(/clk_in)의 전위가 하이 레벨일 때, 상기 제 10 트랜지스터(TR10)와 상기 제 15 트랜지스터(TR15)를 통해 흐르는 전류의 양은 상기 제 9 트랜지스터(TR9)와 상기 제 16 트랜지스터(TR16)를 통해 흐르는 전류의 양보다 크다. 따라서 이 경우에는 상기 제 2 캐패시터(CAP2)에 저장되는 전하의 양이 상기 제 1 캐패시터(CAP1)에 저장되는 전하의 양보다 크다.
상기 제 9 트랜지스터(TR9)로부터 상기 제 11 트랜지스터(TR11)로 흐르는 전류의 양은 상기 제 4 트랜지스터(TR4)로부터 상기 제 6 트랜지스터(TR6)로 흐르는 전류의 양(이하, I1)에서 상기 제 5 트랜지스터(TR5)로부터 상기 제 7 트랜지스터(TR7)로 흐르는 전류의 양(I2)를 뺀 값에 비례한다. 또한 상기 제 15 트랜지스터(TR15)로부터 상기 제 17 트랜지스터(TR17)로 흐르는 전류의 양은 상기 I2에서 상기 I1을 뺀 값에 비례한다. 상기 I1과 상기 I2는 상기 입력 클럭 쌍(clk_in, /clk_in)의 듀티비에 따라 그 크기가 달라지게 된다. 즉, 상기 정 입력 클럭(clk_in)의 하이 구간이 로우 구간에 비해 넓으면 상기 I1이 상기 I2보다 커지게 되고, 반대의 경우에는 상기 I2가 상기 I1보다 커지게 된다. 그러므로, 상기 제 1 전압(V1)과 상기 제 2 전압(V2)은 그 전위 레벨에 상기 입력 클럭 쌍(clk_in, /clk_in)의 듀티비 정보를 담게 된다.
상기 듀티비 감지부(110)로부터 상기 제 1 전압(V1)과 상기 제 2 전압(V2)을 전달 받는 상기 카운트 제어부(120)는 상기 제 1 전압(V1)과 상기 제 2 전압(V2)을 비교하는 비교기를 구비함으로써, 상기 카운트 제어 신호(cntctrl)를 통해 상기 입력 클럭 쌍(clk_in, /clk_in)의 듀티비 정보를 상기 카운터(130)에 용이하게 전달할 수 있다. 이와 같은 상기 카운트 제어부(120)의 구성은 당업자라면 용이하게 실시할 수 있는 기술에 해당한다.
상술한 바와 같이, 본 발명의 듀티 사이클 보정 회로는, 클럭의 듀티비를 감지하여 복수 비트의 듀티비 제어 신호를 생성하고, 이를 이용하여 한 개의 풀업부와 복수 개의 풀다운부로 구성된 차동증폭기의 어느 하나의 풀다운부를 활성화시킨다. 이후, 풀다운부는 입력 클럭 쌍을 각각 입력 받는 소자의 저항비를 이용하여 출력 클럭의 듀티비를 제어한다. 즉, 본 발명의 듀티 사이클 보정 회로는, 싱글 루프(Single Loop)를 구비하여 클럭의 듀티 사이클 보정 동작을 수행하므로, 두 클럭의 라이징 에지를 일치시켜야만 정확한 듀티 사이클 보정 동작을 수행하던 종래의 기술에 비해 PVT 변화에도 보다 안정적인 동작을 수행한다. 또한 점유 면적 및 전력 소모 측면에서 이득을 취할 수 있고, 비교적 설계 변경이 용이하다는 장점을 갖는다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사 상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 듀티 사이클 보정 회로는, PVT 변화에도 안정적인 동작을 수행하는 효과가 있다.
또한 본 발명의 듀티 사이클 보정 회로는 점유 면적 및 전력 소모를 감소시키는 효과가 있다.
아울러, 본 발명의 듀티 사이클 보정 회로는 설계 변경이 용이하다는 효과가 있다.

Claims (20)

  1. 입력 클럭의 듀티비를 감지하여 복수 비트의 듀티비 제어 신호를 생성하는 듀티비 제어 신호 생성 수단;
    출력 노드에 전원을 공급하는 전원 공급 수단; 및
    상기 복수 비트의 듀티비 제어 신호에 응답하여 상기 입력 클럭의 전위에 따라 상기 출력 노드의 전위를 제어하는 신호 처리 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  2. 제 1 항에 있어서,
    상기 듀티비 제어 신호 생성 수단은 복수 비트 중 하나의 비트만이 제 1 레벨을 갖는 상기 복수 비트의 듀티비 제어 신호를 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 듀티비 제어 신호 생성 수단은,
    상기 입력 클럭의 듀티비를 감지하여 제 1 전압 및 제 2 전압을 생성하는 듀티비 감지부;
    상기 제 1 전압과 상기 제 2 전압의 레벨에 대응하여 카운트 제어 신호를 생성하는 카운트 제어부; 및
    상기 카운트 제어 신호에 응답하여 카운팅 동작하여 상기 복수 비트의 듀티비 제어 신호를 생성하는 카운터;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  4. 제 3 항에 있어서,
    상기 듀티비 감지부는, 상기 입력 클럭의 하이 구간의 길이에 대한 정보를 그 전위 레벨에 담는 상기 제 1 전압과, 상기 입력 클럭의 로우 구간의 길이에 대한 정보를 그 전위 레벨에 담는 상기 제 2 전압을 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  5. 제 4 항에 있어서,
    상기 입력 클럭은 서로 위상이 반대인 정 입력 클럭과 부 입력 클럭을 포함하며,
    상기 듀티비 감지부는,
    바이어스 전압을 입력 받아 상기 정 입력 클럭과 상기 부 입력 클럭의 전위를 비교하는 비교부;
    상기 비교부의 비교 결과에 따라 상기 제 1 전압의 충전을 제어하는 제 1 충전 제어부;
    상기 비교부의 비교 결과에 따라 상기 제 2 전압의 충전을 제어하는 제 2 충전 제어부;
    상기 제 1 충전 제어부의 제어에 따라 상기 제 1 전압을 충전하는 제 1 충전부; 및
    상기 제 2 충전 제어부의 제어에 따라 상기 제 2 전압을 충전하는 제 2 충전부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  6. 제 3 항에 있어서,
    상기 카운트 제어부는, 상기 제 1 전압의 레벨이 상기 제 2 전압의 레벨보다 높으면 제 1 레벨의 상기 카운트 제어 신호를 생성하고, 상기 제 1 전압의 레벨이 상기 제 2 전압의 레벨보다 낮으면 제 2 레벨의 상기 카운트 제어 신호를 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  7. 제 6 항에 있어서,
    상기 카운터는, 상기 카운트 제어 신호의 전위가 상기 제 1 레벨이면 상기 듀티비 제어 신호의 논리값을 증가시키고, 상기 카운트 제어 신호의 전위가 상기 제 2 레벨이면 상기 듀티비 제어 신호의 논리값을 감소시키는 것을 특징으로 하는 듀티 사이클 보정 회로.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 신호 처리 수단은, 상기 복수 비트의 듀티비 제어 신호 중 어느 하나의 비트에 응답하여 활성화되며, 상기 입력 클럭의 전위에 따라 상기 출력 노드의 전위를 제어하는 복수 개의 신호 처리부를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  9. 제 8 항에 있어서,
    상기 입력 클럭은 서로 위상이 반대인 정 입력 클럭과 부 입력 클럭을 포함하고, 상기 출력 노드는 정 출력 노드와 부 출력 노드를 포함하며,
    상기 복수 개의 신호 처리부 각각은,
    상기 부 출력 노드와 제 1 노드 사이에 구비되어 상기 정 입력 클럭의 제어에 따라 동작하는 제 1 트랜지스터;
    상기 정 출력 노드와 상기 제 1 노드 사이에 구비되어 상기 부 입력 클럭의 제어에 따라 동작하는 제 2 트랜지스터; 및
    상기 제 1 노드와 접지단 사이에 구비되어 상기 복수 비트의 듀티비 제어 신호 중 어느 한 비트의 제어에 따라 동작하는 제 3 트랜지스터;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  10. 제 9 항에 있어서,
    상기 복수 개의 신호 처리부에 각각 구비되는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 각 신호 처리부마다 그 저항비가 상이한 것을 것을 특징으로 하는 듀티 사이클 보정 회로.
  11. 입력 클럭 쌍의 듀티비를 감지하여 복수 비트의 듀티비 제어 신호를 생성하는 듀티비 제어 신호 생성 수단; 및
    상기 복수 비트의 듀티비 제어 신호에 의해 선택적으로 활성화되며, 상기 입력 클럭 쌍을 각각 입력 받는 소자의 구동력에 따라 상기 입력 클럭 쌍으로부터 출력 클럭 쌍을 생성하는 복수 개의 신호 처리부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  12. 제 11 항에 있어서,
    상기 복수 개의 신호 처리부는 차동증폭기의 풀업부 또는 풀다운부를 구성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  13. 제 11 항에 있어서,
    상기 듀티비 제어 신호 생성 수단은 복수 비트 중 하나의 비트만이 제 1 레벨을 갖는 상기 복수 비트의 듀티비 제어 신호를 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  14. 제 11 항 또는 제 13 항에 있어서,
    상기 듀티비 제어 신호 생성 수단은,
    상기 입력 클럭 쌍의 듀티비를 감지하여 제 1 전압 및 제 2 전압을 생성하는 듀티비 감지부;
    상기 제 1 전압과 상기 제 2 전압의 레벨에 대응하여 카운트 제어 신호를 생성하는 카운트 제어부; 및
    상기 카운트 제어 신호에 응답하여 카운팅 동작하여 상기 복수 비트의 듀티비 제어 신호를 생성하는 카운터;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  15. 제 14 항에 있어서,
    상기 입력 클럭 쌍은 서로 위상이 반대인 정 입력 클럭과 부 입력 클럭을 포함하며,
    상기 듀티비 감지부는, 상기 정 입력 클럭의 하이 구간의 길이에 대한 정보를 그 전위 레벨에 담는 상기 제 1 전압과, 상기 부 입력 클럭의 하이 구간의 길이에 대한 정보를 그 전위 레벨에 담는 상기 제 2 전압을 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  16. 제 15 항에 있어서,
    상기 듀티비 감지부는,
    바이어스 전압을 입력 받아 상기 정 입력 클럭과 상기 부 입력 클럭의 전위를 비교하는 비교부;
    상기 비교부의 비교 결과에 따라 상기 제 1 전압의 충전을 제어하는 제 1 충 전 제어부;
    상기 비교부의 비교 결과에 따라 상기 제 2 전압의 충전을 제어하는 제 2 충전 제어부;
    상기 제 1 충전 제어부의 제어에 따라 상기 제 1 전압을 충전하는 제 1 충전부; 및
    상기 제 2 충전 제어부의 제어에 따라 상기 제 2 전압을 충전하는 제 2 충전부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  17. 제 14 항에 있어서,
    상기 카운트 제어부는, 상기 제 1 전압의 레벨이 상기 제 2 전압의 레벨보다 높으면 제 1 레벨의 상기 카운트 제어 신호를 생성하고, 상기 제 1 전압의 레벨이 상기 제 2 전압의 레벨보다 낮으면 제 2 레벨의 상기 카운트 제어 신호를 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  18. 제 17 항에 있어서,
    상기 카운터는, 상기 카운트 제어 신호의 전위가 상기 제 1 레벨이면 상기 듀티비 제어 신호의 논리값을 증가시키고, 상기 카운트 제어 신호의 전위가 상기 제 2 레벨이면 상기 듀티비 제어 신호의 논리값을 감소시키는 것을 특징으로 하는 듀티 사이클 보정 회로.
  19. 제 11 항 또는 제 12 항에 있어서,
    상기 입력 클럭 쌍은 서로 위상이 반대인 정 입력 클럭과 부 입력 클럭을 포함하고, 상기 출력 클럭 쌍은 서로 위상이 반대인 정 출력 클럭과 부 출력 클럭을 포함하며,
    상기 복수 개의 신호 처리부 각각은,
    상기 부 출력 클럭이 형성되는 노드와 제 1 노드 사이에 구비되어 상기 정 입력 클럭의 제어에 따라 동작하는 제 1 트랜지스터;
    상기 정 출력 클럭이 형성되는 노드와 상기 제 1 노드 사이에 구비되어 상기 부 입력 클럭의 제어에 따라 동작하는 제 2 트랜지스터; 및
    상기 제 1 노드와 접지단 사이에 구비되어 상기 복수 비트의 듀티비 제어 신호 중 어느 한 비트의 제어에 따라 동작하는 제 3 트랜지스터;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  20. 제 19 항에 있어서,
    상기 복수 개의 신호 처리부에 각각 구비되는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 각 신호 처리부마다 그 구동력이 상이한 것을 것을 특징으로 하는 듀티 사이클 보정 회로.
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