KR20090123500A - 전류원을 이용한 클럭 지연회로 - Google Patents
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Abstract
Description
Claims (11)
- 입력되는 전류량에 기반하여 클럭의 지연시간이 조절되는 직렬로 연결된 적어도 하나 이상의 전류조절 시간지연 셀과,클럭의 지연시간에 상응하는 1 개의 입력 바이어스 전류량을 상기 전류조절 시간지연 셀에 각각 입력하는 지연시간 조절부를 포함하는 것을 특징으로 하는 클럭 지연회로.
- 제 1 항에 있어서, 상기 지연시간 조절부는상기 전류조절 시간지연 셀이 게이트단과 연결되고, 드레인단 및 게이트단이 전류원에 연결되고, 소스단이 그라운드에 연결된 하나의 제 1 n-MOS FET로 구성되는 것을 특징으로 하는 클럭 지연회로.
- 제 1 항에 있어서, 상기 전류조절 시간지연 셀은p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와,p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터를 포함하는 것을 특징으로 하는 클럭 지연회로.
- 제 1 항 또는 제 3 항에 있어서, 상기 전류조절 시간지연 셀은p-MOS FET의 소스단과 제 2 n-MOS FET의 드레인단이 서로 연결된 적어도 2개 이상의 인버터와,상기 인버터 회로 중 제일 앞단에 위치하는 인버터 회로의 p-MOS FET와 제 2 n-MOS FET의 연결단 사이에 제 3 n-MOS FET를 포함하며, 상기 제 3 n-MOS FET의 드레인단에는 상기 p-MOS FET의 소스단이 연결되고, 상기 제 3 n-MOS FET의 소스단에는 상기 제 2 n-MOS FET의 드레인단이 연결되고, 상기 제 3 n-MOS FET의 게이트단에는 상기 지연시간 조절부와 연결되는 변형된 인버터를 포함하는 것을 특징으로 하는 클럭 지연회로.
- 제 1 항에 있어서, 상기 전류조절 시간지연 셀은p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와,상기 제 1 단 회로부와 동일한 구성을 갖고, 상기 제 1 단 회로부와 직렬로 연결되는 제 2 단 회로부를 포함하는 것을 특징으로 하는 클럭 지연회로.
- 제 1 항 또는 제 5 항에 있어서, 상기 전류조절 시간지연 셀은p-MOS FET 및 제 2 n-MOS FET로 이루어진 두 개의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 제 2 n-MOS FET 사이에 전류가 인가되는 제 3 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와,p-MOS FET 및 제 2 n-MOS FET로 이루어진 두 개의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 제 2 n-MOS FET 사이에 전류가 인가되는 제 3 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성되고, 상기 제 1 단 회로부의 출력을 상기 p-MOS FET 및 제 2 n-MOS FET의 게이트단자로 입력받고, 상기 제 3 n-MOS FET의 게이트단에 상기 지연시간 조절부가 연결되는 변형된 인버터로 구성된 제 2 단 회로부를 포함하는 것을 특징으로 하는 클럭 지연회로.
- 제 1 항에 있어서, 상기 클럭의 지연시간은상기 전류조절 시간지연 셀의 첫 번째 인버터 구조 사이에 삽입되는 제 3 n-MOS FET의 너비(width) 조절, 제 3 n-MOS FET에 인가되는 전류량 및 전류조절 시간지연 셀 블록의 수에 따라서 제어되는 것을 특징으로 하는 클럭 지연회로.
- p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와,p-MOS FET 및 n-MOS FET 사이에 클럭의 시간을 지연하기 위한 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터를 포함하는 것을 특징으로 하는 클럭 지연회로.
- 제 8 항에 있어서,상기 인버터는 p-MOS FET의 소스단과 제 2 n-MOS FET의 드레인단이 서로 연 결된 적어도 2개 이상인 것을 특징으로 하는 클럭 지연회로.
- 제 8 항에 있어서,상기 변형된 인버터는 상기 인버터 회로 중 제일 앞단에 위치하는 인버터 회로의 p-MOS FET와 제 2 n-MOS FET의 연결단 사이에 제 3 n-MOS FET를 포함하며, 상기 제 3 n-MOS FET의 드레인단에는 상기 p-MOS FET의 소스단이 연결되고, 상기 제 3 n-MOS FET의 소스단에는 상기 제 2 n-MOS FET의 드레인단이 연결되고, 상기 제 3 n-MOS FET의 게이트단에는 클럭의 시간을 지연하기 위한 전류가 입력되는 것을 특징으로 하는 클럭 지연회로.
- p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와,상기 제 1 단 회로부와 동일한 구성을 갖고, 상기 제 1 단 회로부와 직렬로 연결되는 제 2 단 회로부를 포함하는 것을 특징으로 하는 클럭 지연회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080049618A KR100987426B1 (ko) | 2008-05-28 | 2008-05-28 | 전류원을 이용한 클럭 지연회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080049618A KR100987426B1 (ko) | 2008-05-28 | 2008-05-28 | 전류원을 이용한 클럭 지연회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090123500A true KR20090123500A (ko) | 2009-12-02 |
KR100987426B1 KR100987426B1 (ko) | 2010-10-12 |
Family
ID=41685732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020080049618A KR100987426B1 (ko) | 2008-05-28 | 2008-05-28 | 전류원을 이용한 클럭 지연회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100987426B1 (ko) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07115351A (ja) * | 1993-10-19 | 1995-05-02 | Hitachi Ltd | 遅延回路およびそれを用いた信号処理回路、ならびにこの信号処理回路を内蔵した半導体集積回路装置 |
KR100311046B1 (ko) * | 1999-05-15 | 2001-11-02 | 윤종용 | 시간/디지털 변환기, 이를 이용하는 동기 회로 및 동기 방법 |
JP4366233B2 (ja) | 2003-05-30 | 2009-11-18 | キヤノン株式会社 | Dll回路及び同回路を用いたビデオカメラ |
KR100845323B1 (ko) * | 2007-04-27 | 2008-07-10 | 주식회사 애트랩 | 아날로그-디지털 변환기 |
-
2008
- 2008-05-28 KR KR1020080049618A patent/KR100987426B1/ko active IP Right Grant
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Publication number | Publication date |
---|---|
KR100987426B1 (ko) | 2010-10-12 |
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