KR940025165A - 신호 지연 회로 - Google Patents

신호 지연 회로 Download PDF

Info

Publication number
KR940025165A
KR940025165A KR1019940007318A KR19940007318A KR940025165A KR 940025165 A KR940025165 A KR 940025165A KR 1019940007318 A KR1019940007318 A KR 1019940007318A KR 19940007318 A KR19940007318 A KR 19940007318A KR 940025165 A KR940025165 A KR 940025165A
Authority
KR
South Korea
Prior art keywords
circuit
resistor
signal
input
logic circuit
Prior art date
Application number
KR1019940007318A
Other languages
English (en)
Inventor
겐조 오노
히로유키 수와베
도모히로 와타나베
히로유키 모테기
Original Assignee
사또오 후미오
가부시기가이샤 도시바
오카모토 세이시
도시바 마이크로 일렉트로닉스 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사또오 후미오, 가부시기가이샤 도시바, 오카모토 세이시, 도시바 마이크로 일렉트로닉스 가부시기가이샤 filed Critical 사또오 후미오
Publication of KR940025165A publication Critical patent/KR940025165A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 소비 전류를 삭감함에 따라 전원 노이즈의 발생을 억제할 수 있는 신호 지연 회로에 관한 것이다.입력신호(S21)는 인버터(21)에 의해 반전되고, 그 반전 신호(S22)는 저항(22)의 일단에 공급된다. 이 저항(22)의 타단에는 인버터(23)의 입력단자와 커패시터(24)의 일단이 접속되어 있다. 인버터(23)의 출력신호(S24)는 인버터(25) 및 (26)에 각각 공급된다. 인버터 (25)의 출력신호(S25)는 커패시터(24)의 타단에 공급된다. 인버터(26)의 출력신호(S26)는 인버터(27)에 공급되고, 이 신호(S26)의 반전에 따라 지연된 출력신호(S27)를 얻을 수 있다.

Description

신호 지연 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명의 제 1의 실시예에 의한 신호 지연 회로의 회로도.

Claims (5)

  1. 입력신호가 일단에 공급되는 저항 회로(22,22a,22b,33~36)와, 상기 저항 회로(22,22a,22b,33~36)의 타단에 입력 단자가 접속된 제 1의 논리 회로(23)와, 상기 제 1의 논리회로(23)의 출력 단자에 입력 단자가 접속된 제 2의 논리 회로(25)와, 상기 저항 회로(22,22a,22b,33~36)의 타단과 상기 제 2의 논리 회로(25)의 출력 단자 사이에 접속된 커패시터(24)를 구비한 것을 특징으로 하는 신호 지연 회로.
  2. 상기 저항 회로(33~36)는 직렬 접속된 제 1 및 제 2의 저항 소자(34,35)와, 상기 제 1 또는 제 2의 저항 소자중 어느 한쪽에 대해 병렬로 접속되어 제어 신호에 따라 스위치 제어하는 스위치 소자(36)로 구성되는 것을 특징으로 하는 신호 지연 회로.
  3. 입력 신호가 공급되는 제 1의 CMOS 반전 회로(21)와, 상기 제 1의 CMOS 반전 회로의 출력 단자에 일단이 접속된 저항 회로(22,33~36)와, 상기 저항 회로 (22,33~36)의 타단에 입력 단자가 접속된 제 2의 CMOS 반전 회로(23)와, 상기 제 2의 CMOS 반전회로(23)의 출력 단자에 입력 단자가 접속된 제 3의 CMOS 반전 회로 (25), 상기 저항 회로(22,33~36)의 타단과 상기 제 3의 CMOS 반전 회로(25)의 출력 단자 사이에 접속된 커패시터(24)와, 상기 제 2의 CMOS 반전 회로(23)의 출력 단자에 입력 단자가 접속된 제 4의 CMOS 반전 회로(26)와, 상기 제 4의 CMOS 반전 회로 (26)의 출력 단자에 입력 단자가 접속된 제 5의 CMOS 반전 회로(27)을 구비한 것을 특징으로 하는 신호 지연 회로.
  4. 제 3항에 있어서, 상기 저항 회로(33~36)는 직렬 접속된 제 1 및 제 2의 저항 소자(33~36)와, 상기 제 1 또는 제 2의 저항 소자(34,35)중 어느 한쪽에 대해 병렬로 접속되어 제어 신호를 따라 스위치 제어하는 스위치 소자(36)로 구성되는 것을 특징으로 하는 신호 지연 회로.
  5. 제 1의 입력 노드, 이 제 1의 입력노드에 따른 신호가 일단에 공급되는 제 1의 저항 회로(22a), 이 제 1의 저항 회로(22a)의 타단에 입력 단자가 접속된 제 1의 논리 회로(23a), 이 제 1의 논리 회로(23a)의 출력 단자에 입력 단자가 접속된 제 2의 논리 회로(25a), 이 제2의 논리 회로(25a)의 출력 단자와 상기 제 1의 저항 회로(22a)의 타단 사이에 접속된 제 1의 커패시터(24a), 상기 제 2의 논리 회로 (25a)의 입력단자가 직접 접속되거나 출력 단자가 제 3의 논리 회로(26a)를 통해 접속된 제 1의 출력 노드를 가지며 제 1의 입력 노드의 신호와 제 1의 출력 노드의 신호 사이에 반전 관계를 갖는 제 1의 지연 회로(40a)와, 상기 제 1의 지연 회로의제 1의 출력 노드에 접속된 제 2의 입력 노드, 이 제 2의 입력 노드에 따른 신호가 일단에 공급되는 제 2의 저항 회로(22b), 이 제 2의 저항 회로(22b)의 타단에 입력 단자가 접속된 제 4의 논리 회로(23b), 이 제 4의 논리 회로(23b)의 출력 단자에 입력 단자가 접속된 제 5의 논리 회로(25b), 이 제 5의 논리 회로(25b)의 출력 단자와 상기 제 2의 저항 회로(22b)의 타단 사이에 접속된 제 2의 커패시터(24b), 상기 제 5의 논리 회로(25b)의 입력 단자가 직접 접속되거나 출력 단자가 제 6의 논리 회로(22b)를 통해 접속된 제 2의 출력 노드를 가지며 제 2의 입력 노드의 신호와 제 2의 출력 노드의 신호 사이에 반전 관계를 갖는 제 2의 지연 회로(40b)를 구비한 것을 특징으로 하는 신호 지연 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940007318A 1993-04-09 1994-04-08 신호 지연 회로 KR940025165A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-032910 1993-04-09
JP08291093A JP3455561B2 (ja) 1993-04-09 1993-04-09 信号遅延回路

Publications (1)

Publication Number Publication Date
KR940025165A true KR940025165A (ko) 1994-11-19

Family

ID=13787414

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940007318A KR940025165A (ko) 1993-04-09 1994-04-08 신호 지연 회로

Country Status (2)

Country Link
JP (1) JP3455561B2 (ko)
KR (1) KR940025165A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668769A (en) * 1995-11-21 1997-09-16 Texas Instruments Incorporated Memory device performance by delayed power-down
JP5146168B2 (ja) * 2007-09-05 2013-02-20 セイコーエプソン株式会社 発振器及び発振器を備えた電子機器

Also Published As

Publication number Publication date
JP3455561B2 (ja) 2003-10-14
JPH06296123A (ja) 1994-10-21

Similar Documents

Publication Publication Date Title
KR930003556A (ko) 점진적 턴-온 특성의 cmos 구동기
KR840008075A (ko) 스위칭 제어신호 발생용 반도체 집적회로장치
KR880001108A (ko) Cmos 입력회로
KR960036332A (ko) 논리회로
KR940027316A (ko) 저전력 모드 및 클럭 증폭기 회로를 가진 집적 회로
KR870009528A (ko) 버퍼회로
KR920000177A (ko) 반도체 집적회로장치
KR890005992A (ko) 상보신호 출력회로
KR890013880A (ko) 지연회로
KR910016077A (ko) 반도체집적회로
KR850003045A (ko) 라인 절환 회로 및 그를 사용한 반도체 메모리
KR940027317A (ko) 단열의 동적 비반전 회로
KR960025705A (ko) 챠지 펌프회로
KR970076814A (ko) 어드레스 트랜지션 검출 회로를 갖는 펄스 발생 회로
KR940025165A (ko) 신호 지연 회로
KR970076821A (ko) 래치회로
KR930006875A (ko) 집적회로
KR890001104A (ko) 반도체집적회로
KR910002083A (ko) 출력회로
KR900000767A (ko) 순서 선택 우선의 임의/순서 선택회로
JPH03175730A (ja) 出力バツフア
KR910017743A (ko) 레벨변환회로
KR970701450A (ko) 광범위의 전원에서 동작하는데 적합한 저전압 바이씨모스 디지탈 지연 체인(Low-voltage BiCMOS digital delay chain suitable for operation over a wide power supply range)
KR910001974A (ko) 집적회로구조
KR0122313Y1 (ko) 출력 버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application