KR890013880A - 지연회로 - Google Patents

지연회로 Download PDF

Info

Publication number
KR890013880A
KR890013880A KR1019890002064A KR890002064A KR890013880A KR 890013880 A KR890013880 A KR 890013880A KR 1019890002064 A KR1019890002064 A KR 1019890002064A KR 890002064 A KR890002064 A KR 890002064A KR 890013880 A KR890013880 A KR 890013880A
Authority
KR
South Korea
Prior art keywords
delay circuit
current path
power supply
supply line
resistance component
Prior art date
Application number
KR1019890002064A
Other languages
English (en)
Other versions
KR930003524B1 (en
Inventor
데루오 세끼
아끼히로 이와세
신지 나가이
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
나까노 히로유끼
후지쓰 브이 엘 에스 아이 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤, 나까노 히로유끼, 후지쓰 브이 엘 에스 아이 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR890013880A publication Critical patent/KR890013880A/ko
Application granted granted Critical
Publication of KR930003524B1 publication Critical patent/KR930003524B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H03K2005/00215—Layout of the delay element using FET's where the conduction path of multiple FET's is in parallel or in series, all having the same gate control

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Networks Using Active Elements (AREA)

Abstract

내용 없음.

Description

지연회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5A, 5B, 5C, 5D, 5E 및 5F 도는 종래 및 본 발명의 지연회로의 동작을 설명하기 위한 것으로 고레벨 정전원 Vcc의 전압이 5Ⅴ일때 종래 및 본 발명의 파형을 나타내는 파형도,
제6A, 6B, 6C, 6D, 6E 및 6F도는 종래 및 본 발명의 지연회로의 동작을 설명하기 위한 것으로 고레벨 정전원 Vcc의 전압이 1.5Ⅴ일때 종래 및 본 발명의 파형을 나타내는 파형도,
제7도는 본 발명의 지연회로의 제 1실시예의 회로도.

Claims (45)

  1. 입력신호(IN)에 응답하여 콤프리멘타리식으로 동작하는 제1스위칭 트랜지스터(52, 62, 72, 82, 93)및 제2스위칭 트랜지스터(53, 63, 73, 83, 94)와 상기 제1스위칭 트랜지스터 및 상기 제2스위칭 트랜지스터의 노드(N6, N9, N12, N15, N19)에 연결되는 출력단자(OUT)와, 상기 제1트랜지스터와 전원선 간에 제공되는 상기 제1스위칭 트랜지스터와 동일형의 하나이상의 스위칭 트랜지스터(51, 61, 71, 81, 92)와, 상기 제2트랜지스터와 전원선 간에 제공되는 상기 제2스위칭 트랜지스터와 동일형의 하나 이상의 스위칭 트랜지스터(54, 64, 74, 84, 95, 96)와, 노드의 하나는 상기 제1스위칭 트랜지스터와 상기 전원선 간에 위치되며, 다른 하나는 상기 제2스위칭 트랜지스터와 전원선간에 위치되는 적어도 한쌍의 노드들(N5, N7, ； N8, N10； N11, N13； N14, N15； N17, N21； N18, N20； N17, N20； N18, N21)를 연결하는 하나이상의 전류경로(55, 65, 75, 85, 97, 97′, 98, 98′)와, 그리고 상기 전류경로에 연결되는 하나이상의 캐패시터(C3, C4, C5, C6, C7, C8, C9, C10, C11, C12, C13)를 포함하는 것이 특징인 지연회로.
  2. 제1항에서, 상기 전류경로는 저항성분을 갖는 것이 특징인 지연회로.
  3. 제1항에서, 상기 하나 이상의 캐패시터의 자유단들은 예정된 전위를 갖는 전원선에 연결되는 것이 특징인 지연회로.
  4. 제1항에서, 2캐패시터(C3, C4；C8, C9；C10, C13；C11, C12；C10, C12；C11, C13)는 상기 전류경로들에 각각 연결되며, 상기 2캐패시터가 연결되는 지점들간의 각 전류경로의 일부가 예정된 저항성분을 갖고 있으며 상기 자유단 각각은 상이한 예정된 전위를 갖는 상이한 전원선에 연결되는 것이 특징인 지연회로.
  5. 제4항에서, 상기 상이한 전원선이 양의 전원선(Vcc)와 음의 전원선(Vss)인 것이 특징인 지연회로.
  6. 제4항에서, 상기 예정된 저항성분은 상기 전류경로에 제공되는 저항(R1, R2, R5, R6, R7, R8)에 의해 실현되는 것이 특징인 지연회로.
  7. 제6항에서, 상기 상이한 전원선은 양의 전원선(Vcc)와 음의 전원선(Vss)인 것이 특징인 지연회로.
  8. 제2항에서, 단일 캐패시터(C5, C6, C7)은 상기 전류경로에 연결되며, 또한 자유단은 예정된 전위를 갖는 전원선에 연결되는 것이 특징인 지연회로.
  9. 제8항에서, 상기 저항성분은 상기 캐패시터가 상기 경로에 연결되는 지점의 양쪽상에 제공되는 저항들(R3, R4)에 의해 실현되는 것이 특징인 지연회로.
  10. 제9항에서, 상기 전원선은 양의 전원선(Vcc)인 것이 특징인 지연회로.
  11. 제9항에서, 상기 전원선은 음의 전원선(Vss)인 것이 특징인 지연회로.
  12. 제1항에서, 상기 캐패시터(C5)는 상기 전류경로(65)에 병렬로 연결되며, 또한 상기 캐패시터에 병렬인 각 전류 경로의 일부가 예정된 저항성분을 갖는 것이 특징인 지연회로.
  13. 제12항에서, 상기 예정된 저항성분은 상기 전류경로에 제공되는 저항(R2)에 의해 실현되는 것이 특징인 지연회로.
  14. 제1항에서, 상기 제1스위칭 트랜지스터와 동일형의 단일 스위칭 트랜지스터(51, 61, 71, 81)는 상기 제1트랜지스터와 전원선 간에 제공되며, 상기 제2스위칭 트랜지스터와 동일형의 단일 스위칭 트랜지스터(54, 64, 74, 84)는 상기 제2트랜지스터와 전원선 간에 제공되며, 그리고 단일 전류경로(55, 65, 75, 85)는 한쌍의 노드들(N5, N7； N8, N10； N11, N13； N14, N16)을 연결하며, 노드쌍 중 하나는 상기 제1스위칭 트랜지스터(52, 62, 72, 82)와 상기 제1스위칭 트랜지스터와 동일형의 상기 단일 스위칭 트랜지스터(51, 61, 71, 81)간에 위치되며, 다른 하나는 상기 제2스위칭 트랜지스터(53, 63, 73, 83)와 상기 제2스위칭 트랜지스터와 동일형의 상기 단일 스위칭 트래지스터(54, 64, 74, 84)가에 위치되는 것이 특징인 지연회로.
  15. 제14항에서, 2캐피시터(C3, C4； C8, C9)는 상기 전류경로에 연결되며, 상기 2캐패시터가 연결되는 지점들간의 각 전류 경로의 일부가 예정된 저항성분을 갖고 있으며 상기 자유단 각각은 상이한 예정된 전위를 갖는 상이한 전원선에 연결되는 것이 특징인 지연회로.
  16. 제15항에서, 상기 상이한 전원선은 양의 전원선(Vcc)와 음의 전원선(Vss)인 것이 특징인 지연회로.
  17. 제15항에서, 상기 예정된 저항성분은 상기 전류경로에 제공되는 저항(R1)에 의해 실현되는 것이 특징인 지연회로.
  18. 제17항에서, 상기 상이한 전원선은 양의 전원선(Vcc)과 음의 전원선(Vss)인 것이 특징인 지연회로.
  19. 제14항에서, 단일 캐패시터(C6, C7)은 상기 전류경로(75)에 연결되며, 또한 자유단은 예정된 전위를 갖는 전원선에 연결되는 것이 특징인 지연회로.
  20. 제19항에서, 상기 전류경로는 저항성분을 갖는 것이 특징인 지연회로.
  21. 제20항에서, 상기 저항성분은 상기 캐패시터(C6, C7)가 상기 전류경로(75)에 연결되는 지점의 양쪽에 제공되는 저항(R3, R4)에 의해 실현되는 것이 특징인 지연회로.
  22. 제19항에서, 상기 전원선은 양의 전원선(Vcc)인 것이 특징인 지연회로.
  23. 제22항에서, 상기 전류경로는 저항성분을 각는 것이 특징인 지연회로.
  24. 제23항에서, 상기 저항성분은 상기 캐패시터가 상기 전류경로에 연결되는 지점의 양쪽에 제공되는 저항(R3, R4)에 의해 실현되는 것이 특징인 지연회로.
  25. 제19항에서, 상기 전원선은 음의 전원선(Vss)인 것이 특징인 지연회로.
  26. 제25항에서, 상기 전류경로는 저항성분을 갖는 것이 특징인 지연회로.
  27. 제26항에서, 상기 저항성분은 상기 캐패시터가 상기 전류경로에 연결되는 지점의 양쪽에 제공되는 저항(R3, R4)에 의해 실현되는 것이 특징인 지연회로.
  28. 제14항에서, 상기 캐패시터(C5)는 상기 전류경로(65)에 별렬로 연결되며, 또한 상기 캐패시터에 병렬인 각 전류경로의 일부가 예정된 저항성분을 갖는 것이 특징인 지연회로.
  29. 제28항에서, 상기 예정된 저항성분은 상기 전류경로(65)에 제공되는 저항(R2)에 의해 실현되는 것이 특징인 지연회로.
  30. 제1항에서, 제1스위칭 트랜지스터(93)과 동일한 형의 2스위칭 트랜지스터(91, 92)는 상기 제1트랜지스터(93)과 전원선 간에 제공되며, 상기 제2스위칭 트랜지스터(94)와 동일한 형의 2스위칭 트랜지스터(95, 96)은 상기 제2트랜지스터(94)와 또다른 전원선간에 제공되며, 1또는 2전류경로(97. 98. 97′, 98′)는 한쌍의 노드들을 연결하며, 상기 노드쌍 중 하나는 상기 제1스위칭 트랜지스터(93)고 상기 전원선 간에 위치되며 또한 다른 하나는 상기 제2스위칭 트랜지스터(94)와 상기 또 다른 전원선 간에 위치되는 것이 특징인 지연회로.
  31. 제30항에서, 2캐패시터(C10, C13； C11, C12； C10, C12； C11, C12)는 각각 상기 전류경류(97, 98, 97′, 98′)에 연결되며, 상기 2캐패시터들이 연결되는 지점들간의 전류경로의 일부는 예정된 저항성분을 갖고 있으며, 또한 상기 자유 단들 각각은 상기 예정된 전위를 갖는 상이한 전원선에 연결되는 것이 특징인 지연회로.
  32. 제31항에서, 상기 상이한 전원선은 양의 전원선(Vcc)과 음의 전원선(Vss)인 것이 특징인 지연회로.
  33. 제31항에서, 상기 저항성분은 상기 전류경로에 재공된 저항(R5, R6, R7, R8)에 의해 실현되는 것이 특징인 지연회로.
  34. 제33항에서, 상기 상이한 전원선은 양의 전원선(Vcc)과 음의 전원선(Vss)인 것이 특징인 지연회로.
  35. 제30항에서, 단일 캐패시터는 상기 전류경로에 각각 연결되며, 또한 자유단은 예정된 전위를 갖는 전원선에 연결되는 것이 특징인 지연회로.
  36. 제35항에서, 상기 전류경로는 저항성분을 갖는 것이 특징인 지연회로.
  37. 제36항에서, 상기 저항성분은 상기 캐패시터가 상기 전류경로에 연결되는 지점의 양쪽에 제공되는 저항들에 의해 실현되는 것이 특징인 지연회로.
  38. 제35항에서, 상기 전원선은 양의 전원선인 것이 특징인 지연회로.
  39. 제38항에서, 상기 전류경로는 저항성분을 갖는 것이 특징인 지연회로.
  40. 제39항에서, 상기 저항성분은 상기 캐패시터가 상기 전류경로에 연결되는 지점의 양쪽에 제공되는 저항들에 의해 실현되는 것이 특징인 지연회로.
  41. 제35항에서, 상기 전원선은 음의 전원선인 것이 특징인 지연회로.
  42. 제41항에서, 상기 전류경로는 저항성분을 갖는 것이 특징인 지연회로.
  43. 제42항에서, 상기 저항성분은 상기 캐패시터가 상기 전류경로에 연결되는 지점의 양쪽에 제공되는 저항들에 의해 실현되는 것이 특징인 지연회로.
  44. 제30항에서, 상기 캐패시터는 상기 전류경로에 병렬로 연결되며, 또한 상기 캐패시터에 병렬인 상기 전류경로의 일부는 예정된 저항성분을 갖는 것이 특징인 지연회로.
  45. 제44항에서, 상기 예정된 저항성분은 상기 전류경로에 제공된 저항에 의해 실현되는 것이 특징인 지연회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8902064A 1988-02-22 1989-02-22 Delay circuit KR930003524B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63038809A JP2685203B2 (ja) 1988-02-22 1988-02-22 遅延回路
JP63-38809 1988-02-22

Publications (2)

Publication Number Publication Date
KR890013880A true KR890013880A (ko) 1989-09-26
KR930003524B1 KR930003524B1 (en) 1993-05-01

Family

ID=12535616

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8902064A KR930003524B1 (en) 1988-02-22 1989-02-22 Delay circuit

Country Status (5)

Country Link
US (1) US5097159A (ko)
EP (1) EP0330405B1 (ko)
JP (1) JP2685203B2 (ko)
KR (1) KR930003524B1 (ko)
DE (1) DE68901985T2 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2621612B2 (ja) * 1990-08-11 1997-06-18 日本電気株式会社 半導体集積回路
JPH0746098A (ja) * 1993-08-03 1995-02-14 Nec Corp 遅延回路
JPH0758207A (ja) * 1993-08-20 1995-03-03 Fujitsu Ltd データ保持タイミング調整回路及びこれを含む半導体集積回路
JPH08181548A (ja) * 1994-12-26 1996-07-12 Mitsubishi Electric Corp 差動増幅回路、ｃｍｏｓインバータ、パルス幅変調方式用復調回路及びサンプリング回路
DE19638163C1 (de) * 1996-09-18 1998-02-05 Siemens Ag Verzögerungsstufe mit steilen Flanken
JP3688072B2 (ja) * 1996-09-18 2005-08-24 Ｎｅｃエレクトロニクス株式会社 可変遅延回路
US5990714A (en) * 1996-12-26 1999-11-23 United Microelectronics Corporation Clock signal generating circuit using variable delay circuit
JP3338758B2 (ja) * 1997-02-06 2002-10-28 日本電気株式会社 遅延回路
JP3586612B2 (ja) * 2000-03-08 2004-11-10 エルピーダメモリ株式会社 遅延回路
US20030231038A1 (en) * 2002-06-13 2003-12-18 Kenneth Koch Pulse shaping circuit and method
US6753708B2 (en) 2002-06-13 2004-06-22 Hewlett-Packard Development Company, L.P. Driver circuit connected to pulse shaping circuitry and method of operating same
US7057450B2 (en) * 2003-07-30 2006-06-06 Winbond Electronics Corp. Noise filter for an integrated circuit
US7102407B2 (en) * 2004-03-31 2006-09-05 Intel Corporation Programmable clock delay circuit
CN101057403A (zh) * 2004-11-15 2007-10-17 皇家飞利浦电子股份有限公司 绝热cmos设计
JP5008032B2 (ja) * 2007-08-30 2012-08-22 ソニーモバイルディスプレイ株式会社 遅延回路、半導体制御回路、表示装置、および電子機器
KR20090126879A (ko) * 2008-06-05 2009-12-09 삼성전자주식회사 높은 신뢰성과 구동능력을 갖는 드라이버 회로 및 이를구비하는 반도체 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5966220A (ja) * 1982-10-07 1984-04-14 Shiojiri Kogyo Kk Ａ／ｄ変換ｌｓｉ
JPS5966219A (ja) * 1982-10-08 1984-04-14 Oki Electric Ind Co Ltd Ｖ−ｆコンバ−タ
JPH0620176B2 (ja) * 1982-10-08 1994-03-16 株式会社日立製作所 遅延回路
EP0171022A3 (en) * 1984-07-31 1988-02-03 Yamaha Corporation Signal delay device
US4700089A (en) * 1984-08-23 1987-10-13 Fujitsu Limited Delay circuit for gate-array LSI
JPS6153818A (ja) * 1984-08-23 1986-03-17 Fujitsu Ltd 遅延回路
JPS62291215A (ja) * 1986-06-11 1987-12-18 Hitachi Ltd 半導体装置
JPS62157420A (ja) * 1985-12-28 1987-07-13 Toshiba Corp 遅延回路
JPS648657A (en) * 1987-06-30 1989-01-12 Mitsubishi Electric Corp Supplementary semiconductor integrated circuit device

Also Published As

Publication number Publication date
JP2685203B2 (ja) 1997-12-03
DE68901985T2 (de) 1993-02-04
KR930003524B1 (en) 1993-05-01
DE68901985D1 (de) 1992-08-13
EP0330405A3 (en) 1989-11-02
JPH01213023A (ja) 1989-08-25
EP0330405B1 (en) 1992-07-08
US5097159A (en) 1992-03-17
EP0330405A2 (en) 1989-08-30

Similar Documents

Publication Publication Date Title
KR890013880A (ko) 지연회로
KR910018890A (ko) 집적 단말 회로 및 그 제공 방법
KR920022285A (ko) 출력 버퍼 회로
KR950022043A (ko) 이상증폭기 및 이를 이용한 재결합 회로
KR920019087A (ko) 승산기 및 이 승산기에 사용되는 제곱 회로
KR880006848A (ko) 집적회로 및 이 회로에 사용하기 적합한 제어수단
KR940022279A (ko) 신호전송방법과 신호전송회로 및 그것을 사용한 정보처리시스템
KR900017281A (ko) 능동 필터 회로
KR880012014A (ko) Bimos 논리회로
KR910003917A (ko) 증폭기 회로
KR870006721A (ko) 반도체 전자회로
KR970031232A (ko) 차동증폭기를 갖는 이득 제어 증폭회로(gain controlled amplification circuit having differential amplifier)
KR910002116A (ko) 반도체 장치를 위한 전압 발생회로
KR900001026A (ko) 반도체회로 및 그것을 사용한 신호처리 시스템
KR880012009A (ko) BiMOS 논리회로
KR910019320A (ko) 3-단자 연산 증폭기
KR910021008A (ko) 전류전달회로
KR890008999A (ko) 디지탈 집적회로
KR940020669A (ko) 바이어스 회로(bias circuit)
KR950002231A (ko) 단일 단부 입력 논리 게이트를 가진 집적 논리 회로
KR960705410A (ko) 폴딩 아날로그-디지탈 변환기용 폴딩 단(Folding stage for a folding analog-to-digital converter)
KR970003924A (ko) 반도체 장치
KR950010006A (ko) 내잡음 코드 설정회로
KR880005743A (ko) 비교기
KR910017735A (ko) 증폭기 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030424

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee