JPH01213023A - 遅延回路 - Google Patents
遅延回路Info
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- JPH01213023A JPH01213023A JP63038809A JP3880988A JPH01213023A JP H01213023 A JPH01213023 A JP H01213023A JP 63038809 A JP63038809 A JP 63038809A JP 3880988 A JP3880988 A JP 3880988A JP H01213023 A JPH01213023 A JP H01213023A
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- 239000003990 capacitor Substances 0.000 claims description 16
- 238000010521 absorption reaction Methods 0.000 claims description 6
- 230000008054 signal transmission Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00215—Layout of the delay element using FET's where the conduction path of multiple FET's is in parallel or in series, all having the same gate control
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 （第９〜１２図）発明が
解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１〜３図）本発明のそ
の他の実施例 （第４〜８図）発明の効果 〔概 要〕 遅延回路に関し、 回路面積や消費電力の増大を招くことなく、プルダウン
、プルアンプ両者に有効で、しかも、低電圧電源でも所
定の遅延特性が得られる遅延回路を提供することを目的
とし、 所定の高電位電源と容量性負荷との間に介在する第１の
スイッチ手段と、所定の低電位電源と前記容量性負荷と
の間に介在する第２のスイッチ手段と、高低２つの電位
レベルを取り得る入力信号を前記第１および第２のスイ
ッチ手段に加え、入力信号が低電位レベルのとき、第１
のスイッチ手段を導通させて、高電位電源から前記容量
性負荷へとプルアンプ電流を流し込み、また、入力信号
が高電位レベルのとき、第２のスイッチ手段を導通させ
て、前記容量性負荷から低電位電源へとプルダウン電流
を流し込む入力回路と、前記第１のスイッチ手段の導通
初期の所定期間に、高電位電源からのプルアップ電流の
ほぼ全てを吸収する電流吸収手段と、前記第２のスイッ
チ手段の導通初期の所定期間に、低電位電源へのプルダ
ウン電流のほぼ全てを供給する電流供給手段と、を備え
て構成している。
解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１〜３図）本発明のそ
の他の実施例 （第４〜８図）発明の効果 〔概 要〕 遅延回路に関し、 回路面積や消費電力の増大を招くことなく、プルダウン
、プルアンプ両者に有効で、しかも、低電圧電源でも所
定の遅延特性が得られる遅延回路を提供することを目的
とし、 所定の高電位電源と容量性負荷との間に介在する第１の
スイッチ手段と、所定の低電位電源と前記容量性負荷と
の間に介在する第２のスイッチ手段と、高低２つの電位
レベルを取り得る入力信号を前記第１および第２のスイ
ッチ手段に加え、入力信号が低電位レベルのとき、第１
のスイッチ手段を導通させて、高電位電源から前記容量
性負荷へとプルアンプ電流を流し込み、また、入力信号
が高電位レベルのとき、第２のスイッチ手段を導通させ
て、前記容量性負荷から低電位電源へとプルダウン電流
を流し込む入力回路と、前記第１のスイッチ手段の導通
初期の所定期間に、高電位電源からのプルアップ電流の
ほぼ全てを吸収する電流吸収手段と、前記第２のスイッ
チ手段の導通初期の所定期間に、低電位電源へのプルダ
ウン電流のほぼ全てを供給する電流供給手段と、を備え
て構成している。
本発明は、遅延回路に関する。
一般に、デジタル回路の設計では、信号伝達速度を調節
して複数の信号間の時間差を０にしたり、あるいは任意
の時間差を持たせたりすることが繁雑に行われ、このよ
うな場合、遅延回路が用いられる。
して複数の信号間の時間差を０にしたり、あるいは任意
の時間差を持たせたりすることが繁雑に行われ、このよ
うな場合、遅延回路が用いられる。
従来のこの種の用途に用いられる遅延回路としては、例
えば第９．１０図に示すシュミットトリガ回路によるも
の、第１１図に示すＣＲ綱によるもの、第１２図に示す
多段インバータ回路によるものなどがある。なお、以下
の説明において、図中○印を付したトランジスタはＰチ
ャネルＦＥＴを示す。
えば第９．１０図に示すシュミットトリガ回路によるも
の、第１１図に示すＣＲ綱によるもの、第１２図に示す
多段インバータ回路によるものなどがある。なお、以下
の説明において、図中○印を付したトランジスタはＰチ
ャネルＦＥＴを示す。
第９図において、シュミントトリガ回路１は、Ｐチャネ
ルＦＥＴ２．３と、ＮチャネルＦＥＴ４．５と、を有し
、ＰチャネルＦＥＴ２、ＮチャネルＦＥＴ４．５を高・
低２つの定電源間にシリーズ接続するとともに、Ｎチャ
ネルＦＥＴ４．５の接続点と高定電源間にＰチャネルＦ
ＥＴ３が接続されている。このような構成によれば、入
力端子ＩＮ側の電位が“Ｌ”から“Ｈ”レベルへと変化
して出力端子ＯＵＴの電位が低電位電源側にプルダウン
されるに際し、入力端子ＩＮの変化と、出力端子ＯＵＴ
のプルダウン変化との間には所定の遅延動作が現れる。
ルＦＥＴ２．３と、ＮチャネルＦＥＴ４．５と、を有し
、ＰチャネルＦＥＴ２、ＮチャネルＦＥＴ４．５を高・
低２つの定電源間にシリーズ接続するとともに、Ｎチャ
ネルＦＥＴ４．５の接続点と高定電源間にＰチャネルＦ
ＥＴ３が接続されている。このような構成によれば、入
力端子ＩＮ側の電位が“Ｌ”から“Ｈ”レベルへと変化
して出力端子ＯＵＴの電位が低電位電源側にプルダウン
されるに際し、入力端子ＩＮの変化と、出力端子ＯＵＴ
のプルダウン変化との間には所定の遅延動作が現れる。
第１０図において、シュミントトリガ回路１１は、Ｐチ
ャネルＦＥＴ１２．１３と、ＮチャネルＦＥＴ１４．１
５と、を有している。このシュミットトリガ回路１１は
、上述のシュミットトリガ回路１とは逆に、出力端子Ｏ
ＵＴがプルアンプされるに際し、ＩＮ→ＯＵＴ間の信号
伝達に遅延動作が現れる。
ャネルＦＥＴ１２．１３と、ＮチャネルＦＥＴ１４．１
５と、を有している。このシュミットトリガ回路１１は
、上述のシュミットトリガ回路１とは逆に、出力端子Ｏ
ＵＴがプルアンプされるに際し、ＩＮ→ＯＵＴ間の信号
伝達に遅延動作が現れる。
第１１図において、入力側インバータ２１と、出力側イ
ンバータ２２との間には、ＣＲ網２３が介挿され、ＣＲ
網２３は、抵抗Ｒと、ＭＯＳキャパシタＣ０、Ｃ２から
構成されている。このような構成によれば、入力端子Ｉ
Ｎに加えられた入力信号電位によって入力側インバータ
２１がスイッチされると、このスイッチ動作に応じてＣ
Ｉ、Ｃ２の充・放電が行われ、ＣＲｍ２３の前後、すな
わち入力側インバータ２１の出力側と出力側インバータ
２２の入力側との間では、Ｃ，、Ｃｍ 、Ｒの時定数に
応じて信号伝達に遅延が生じ、結局、入力端子ＩＮの電
位変化（“Ｈ”−一“Ｌ”）は、所定の遅延時間の後、
出力端子ＯＵＴに伝えられる。
ンバータ２２との間には、ＣＲ網２３が介挿され、ＣＲ
網２３は、抵抗Ｒと、ＭＯＳキャパシタＣ０、Ｃ２から
構成されている。このような構成によれば、入力端子Ｉ
Ｎに加えられた入力信号電位によって入力側インバータ
２１がスイッチされると、このスイッチ動作に応じてＣ
Ｉ、Ｃ２の充・放電が行われ、ＣＲｍ２３の前後、すな
わち入力側インバータ２１の出力側と出力側インバータ
２２の入力側との間では、Ｃ，、Ｃｍ 、Ｒの時定数に
応じて信号伝達に遅延が生じ、結局、入力端子ＩＮの電
位変化（“Ｈ”−一“Ｌ”）は、所定の遅延時間の後、
出力端子ＯＵＴに伝えられる。
第１２図において、遅延回路は入力側インバータ３１と
、この入力側インバータ３１の後に複数段の出力側イン
バータ３２８〜３２ｎを接続して構成され、インバータ
の段数に応じた所望の遅延特性を入力端子ＩＮおよび出
力端子ＯＵＴ間に与えることができる。
、この入力側インバータ３１の後に複数段の出力側イン
バータ３２８〜３２ｎを接続して構成され、インバータ
の段数に応じた所望の遅延特性を入力端子ＩＮおよび出
力端子ＯＵＴ間に与えることができる。
しかしながら上述した従来の各種の遅延回路にあっては
、第９．１０図に示したシュミットトリガ回路によるも
のの場合、プルダウンあるいはプルアンプいずれか一方
の遅延動作しか得ることができない欠点があり、 また、第１１図に示したＣＲ網によるものの場合、例え
ば電源電圧が低いときには、遅延時間が不安定になりや
すく、さらに、波形のなまりを整形するための整形回路
を必要とするといった問題点があった・ 一方、第１２図に示した多段インバータ回路によるもの
の場合、上述の欠点や問題点は解決できるものの、回路
面積が大きくなって集積化にそぐわず、さらに消費電力
の増大を招くといった問題点を有している。
、第９．１０図に示したシュミットトリガ回路によるも
のの場合、プルダウンあるいはプルアンプいずれか一方
の遅延動作しか得ることができない欠点があり、 また、第１１図に示したＣＲ網によるものの場合、例え
ば電源電圧が低いときには、遅延時間が不安定になりや
すく、さらに、波形のなまりを整形するための整形回路
を必要とするといった問題点があった・ 一方、第１２図に示した多段インバータ回路によるもの
の場合、上述の欠点や問題点は解決できるものの、回路
面積が大きくなって集積化にそぐわず、さらに消費電力
の増大を招くといった問題点を有している。
そこで本発明は、このような欠点および問題点に鑑みて
なされたもので、回路面積や消費電力の増大を招くこと
なく、プルダウン、プルアンプ両者に有効で、しかも、
低電圧電源でも所定の遅延特性が安定して得られる遅延
回路を提供することを目的としている。
なされたもので、回路面積や消費電力の増大を招くこと
なく、プルダウン、プルアンプ両者に有効で、しかも、
低電圧電源でも所定の遅延特性が安定して得られる遅延
回路を提供することを目的としている。
本発明では、上記目的を達成するために、所定の高電位
電源と容量性負荷との間に介在する第１のスイッチ手段
と、所定の低電位電源と前記容量性負荷との間に介在す
る第２のスイッチ手段と、高低２つの電位レベルを取り
得る入力信号を前記第１および第２のスイッチ手段に加
え、入力信号が低電位レベルのとき、第１のスイッチ手
段を導通させて、高電位電源から前記容量性負荷へとプ
ルアップ電流を流し込み、また、入力信号が高電位レベ
ルのとき、第２のスイッチ手段を導通させて、前記容量
性負荷から低電位電源へとプルダウン電流を流し込む入
力回路と、前記第１のスイッチ手段の導通初期の所定期
間に、高電位電源からのプルアップ電流のほぼ全てを吸
収する電流吸収手段と、前記第２のスイッチ手段の導通
初期の所定期間に、低電位電源へのプルダウン電流のほ
ぼ全てを供給する電流供給手段と、を備えて構成してい
る。
電源と容量性負荷との間に介在する第１のスイッチ手段
と、所定の低電位電源と前記容量性負荷との間に介在す
る第２のスイッチ手段と、高低２つの電位レベルを取り
得る入力信号を前記第１および第２のスイッチ手段に加
え、入力信号が低電位レベルのとき、第１のスイッチ手
段を導通させて、高電位電源から前記容量性負荷へとプ
ルアップ電流を流し込み、また、入力信号が高電位レベ
ルのとき、第２のスイッチ手段を導通させて、前記容量
性負荷から低電位電源へとプルダウン電流を流し込む入
力回路と、前記第１のスイッチ手段の導通初期の所定期
間に、高電位電源からのプルアップ電流のほぼ全てを吸
収する電流吸収手段と、前記第２のスイッチ手段の導通
初期の所定期間に、低電位電源へのプルダウン電流のほ
ぼ全てを供給する電流供給手段と、を備えて構成してい
る。
本発明では、第１のスイッチ手段が導通して容量性負荷
にプルアップ電流が流し込まれるに際し、その初期のプ
ルアップ電流のほぼ全てが吸収手段へと流し込まれる。
にプルアップ電流が流し込まれるに際し、その初期のプ
ルアップ電流のほぼ全てが吸収手段へと流し込まれる。
また、第２のスイッチ手段が導通して容量性負荷から低
電位電源に向けてプルダウン電流が流し込まれるに際し
、その初期のプルダウン電流のほぼ全てが供給手段から
低電位電源へと流し込まれる。
電位電源に向けてプルダウン電流が流し込まれるに際し
、その初期のプルダウン電流のほぼ全てが供給手段から
低電位電源へと流し込まれる。
したがって、第１および第２のスイッチ手段の導通初期
では、容量性負荷がプルダウンおよびプルアツブ動作に
関与せず、この導通初期を経過した所定期間の後、容量
性負荷のプルダウンおよびプルアンプが行われる。その
結果、上記所定期間の間、信号伝達が遅延される。
では、容量性負荷がプルダウンおよびプルアツブ動作に
関与せず、この導通初期を経過した所定期間の後、容量
性負荷のプルダウンおよびプルアンプが行われる。その
結果、上記所定期間の間、信号伝達が遅延される。
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る遅延回路の第１実施例を示す
図である。第１図において、遅延回路４１は、シリーズ
接続された２つのＰチャネルＦＥＴ４２．４３からなる
第１のスイッチ手段４４を有し、第１のスイッチ手段４
４は、所定の高電位電源（以下、Ｖｃｃ）と、容量性負
荷（ＣＬ）との間に介在している。また、４５は第２の
スイッチ手段であり、第２のスイッチ手段４５は、シリ
ーズ接続された２つのＮチャネルＦＥＴ４６．４７を有
し、容量性負荷Ｃ１と所定の低電位電源（以下、Ｖｓｓ
という）との間に介在している。これら、第１のスイッ
チ手段４４および第２のスイッチ手段４５を構成する各
ＦＥＴのゲートは、入力回路４８によって入力端子ＩＮ
に接続されており、入力端子ＩＮに加えられた入力信号
が高電位レベルじＨ”レベル）あるいは低電位レベルじ
Ｌ”レベル）のいずれの値を取るかによって、第１のス
イッチ手段４４あるいは第２のスイッチ手段４５のいず
れか一方が導通する。
図である。第１図において、遅延回路４１は、シリーズ
接続された２つのＰチャネルＦＥＴ４２．４３からなる
第１のスイッチ手段４４を有し、第１のスイッチ手段４
４は、所定の高電位電源（以下、Ｖｃｃ）と、容量性負
荷（ＣＬ）との間に介在している。また、４５は第２の
スイッチ手段であり、第２のスイッチ手段４５は、シリ
ーズ接続された２つのＮチャネルＦＥＴ４６．４７を有
し、容量性負荷Ｃ１と所定の低電位電源（以下、Ｖｓｓ
という）との間に介在している。これら、第１のスイッ
チ手段４４および第２のスイッチ手段４５を構成する各
ＦＥＴのゲートは、入力回路４８によって入力端子ＩＮ
に接続されており、入力端子ＩＮに加えられた入力信号
が高電位レベルじＨ”レベル）あるいは低電位レベルじ
Ｌ”レベル）のいずれの値を取るかによって、第１のス
イッチ手段４４あるいは第２のスイッチ手段４５のいず
れか一方が導通する。
一方、ＣＡおよびＣＩｌは例えばＭＯＳキャパシタ等の
キャパシタであり、キャパシタ（電流吸収手段）ＣＡは
第１のスイッチ手段４４のノードＮＡとＶｃｃの間に接
続され、また、キャパシタ（電流供給手段）ＣＢは第２
のスイッチ手段４５のノードＮＢとＶｓｓの間に接続さ
れている。上記ノードＮ、およびＮｌｌの間には抵抗Ｒ
ｓが接続されている。
キャパシタであり、キャパシタ（電流吸収手段）ＣＡは
第１のスイッチ手段４４のノードＮＡとＶｃｃの間に接
続され、また、キャパシタ（電流供給手段）ＣＢは第２
のスイッチ手段４５のノードＮＢとＶｓｓの間に接続さ
れている。上記ノードＮ、およびＮｌｌの間には抵抗Ｒ
ｓが接続されている。
なお、図中ＯＵＴは、出力端子を表している。
第２．３図は本実施例の動作を説明するための図である
。第２．３図において、Ｉ１はＣＡをディスチャージす
る電流、Ｉ２はＣ３をチャージする電流、ＩｕはＣＬを
プルアンプする電流であり、また、Ｉ４はＣおをディス
チャージする電流、■、はＣＡをチャージする電流、Ｉ
ｄはＣＬをプルダウンする電流である。
。第２．３図において、Ｉ１はＣＡをディスチャージす
る電流、Ｉ２はＣ３をチャージする電流、ＩｕはＣＬを
プルアンプする電流であり、また、Ｉ４はＣおをディス
チャージする電流、■、はＣＡをチャージする電流、Ｉ
ｄはＣＬをプルダウンする電流である。
まず、入力信号が“Ｌ”レベルに変化した場合の動作は
第２図に示される。第２図において、入力信号の変化直
後は、ＰチャネルＦＥＴ４２が導通してＩ、が流れると
ともに、Ｒｓを介してＩ２が流れ、その結果、Ｐチャネ
ルＦＥＴ４３のソース・ドレイン電流が流れないので、
ＣＬへのＩｕは流れない。したがって、出力側のレベル
はＣ３の充電電位が所定の値まで上昇するまでの所定の
期間“Ｌ”レベルを維持し、この所定の期間の間、入出
力信号間の遅延動作が行われる。
第２図に示される。第２図において、入力信号の変化直
後は、ＰチャネルＦＥＴ４２が導通してＩ、が流れると
ともに、Ｒｓを介してＩ２が流れ、その結果、Ｐチャネ
ルＦＥＴ４３のソース・ドレイン電流が流れないので、
ＣＬへのＩｕは流れない。したがって、出力側のレベル
はＣ３の充電電位が所定の値まで上昇するまでの所定の
期間“Ｌ”レベルを維持し、この所定の期間の間、入出
力信号間の遅延動作が行われる。
一方、入力信号が“Ｈ”レベルに変化した場合の動作は
第３図に示される。第３図において、入力信号の変化直
後は、ＮチャネルＦＥＴ４７が導通して１４が流れると
ともに、Ｒｓを介してＩ５が流れ、その結果、Ｎチャネ
ルＦＥＴ４６のソース・ドレイン電流が流れないので、
ＣＬからのＩ、は流れない。したがって、出力側のレベ
ルは、ＣＡの充電電位が所定の値に上昇するまでの所定
の期間“Ｈ”レベルを維持し、この所定の期間の間、入
出力信号間の遅延動作が行われる。
第３図に示される。第３図において、入力信号の変化直
後は、ＮチャネルＦＥＴ４７が導通して１４が流れると
ともに、Ｒｓを介してＩ５が流れ、その結果、Ｎチャネ
ルＦＥＴ４６のソース・ドレイン電流が流れないので、
ＣＬからのＩ、は流れない。したがって、出力側のレベ
ルは、ＣＡの充電電位が所定の値に上昇するまでの所定
の期間“Ｈ”レベルを維持し、この所定の期間の間、入
出力信号間の遅延動作が行われる。
このように、本実施例では、プルダウン、プルアップ双
方で有効な遅延動作を得ることができる。
方で有効な遅延動作を得ることができる。
また、キャパシタＣＡ、ＣＩ＋および抵抗Ｒｓを設ける
だけでよいので、回路面積の増大を招（こともない。さ
らに、第１のスイッチ手段４４および第２のスイッチ手
段４５がオン／オフ動作するような高電位電源Ｖｃｃお
よび低電位電源Ｖｓｓの範囲であれば有効に遅延動作を
機能させることができるので、比較的に低い電源電圧で
も作動させることができる。
だけでよいので、回路面積の増大を招（こともない。さ
らに、第１のスイッチ手段４４および第２のスイッチ手
段４５がオン／オフ動作するような高電位電源Ｖｃｃお
よび低電位電源Ｖｓｓの範囲であれば有効に遅延動作を
機能させることができるので、比較的に低い電源電圧で
も作動させることができる。
なお、本発明は上記実施例に限定されるものではなく、
第４図に示すようにＣＡをＶｓｓに接続し、Ｃ１ｌをＶ
ｃｃに接続してもよいし、第５図に示すように、ノード
ＮＡとノードＮ！ｌの間をキャパシタＣ６で接続しても
よいし、第６図に示すように、ノードＮＡおよびノード
ＮＢの間に複数の抵抗Ｒｘ、Ｒｙを縦続してその抵抗間
とＶｃｃの間にキャパシタＣ４を設けてもよいし、第７
図に示すようにキャパシタＣ６をＶｓｓに接続してもよ
い。
第４図に示すようにＣＡをＶｓｓに接続し、Ｃ１ｌをＶ
ｃｃに接続してもよいし、第５図に示すように、ノード
ＮＡとノードＮ！ｌの間をキャパシタＣ６で接続しても
よいし、第６図に示すように、ノードＮＡおよびノード
ＮＢの間に複数の抵抗Ｒｘ、Ｒｙを縦続してその抵抗間
とＶｃｃの間にキャパシタＣ４を設けてもよいし、第７
図に示すようにキャパシタＣ６をＶｓｓに接続してもよ
い。
また、第８図に示すように、一対のＰチャネルＦＥＴ５
０．５１の中間ノードＮａ ′と一対のＮチャネルＦ
ＥＴ５２．５３の中間ノードＮＩｌ ′との間に、ＦＥ
Ｔ５０〜５３を通る経路とは別の電流経路Ｆを介在させ
、このＦにキャパシタ（電流吸収手段）Ｃ１′およびキ
ャパシタ（電流供給手段）ｃＢ ′を接続するとともに
、ＮＡ ′、ＮＢ ′、ＣＡ ′、Ｃゆ ′の各々の
間に抵抗（単体の抵抗でなくてもよい）を入れてもよい
。
０．５１の中間ノードＮａ ′と一対のＮチャネルＦ
ＥＴ５２．５３の中間ノードＮＩｌ ′との間に、ＦＥ
Ｔ５０〜５３を通る経路とは別の電流経路Ｆを介在させ
、このＦにキャパシタ（電流吸収手段）Ｃ１′およびキ
ャパシタ（電流供給手段）ｃＢ ′を接続するとともに
、ＮＡ ′、ＮＢ ′、ＣＡ ′、Ｃゆ ′の各々の
間に抵抗（単体の抵抗でなくてもよい）を入れてもよい
。
あるいは、第８図において、ＣＡ ’若しくはＣ８′
の一方を容量０としてもよいし、電流経路Ｆを中間ノー
ドＮＡ ′およびＮｔｒ′に共通のノードとして扱っ
てもよい。
の一方を容量０としてもよいし、電流経路Ｆを中間ノー
ドＮＡ ′およびＮｔｒ′に共通のノードとして扱っ
てもよい。
本発明によれば、回路面積や消費電力の増大を招くこと
なく、プルダウン、プルアンプ双方に有効で、しかも、
低電圧電源でも所定の遅延特性が安定して得られる遅延
回路を提供することができる。
なく、プルダウン、プルアンプ双方に有効で、しかも、
低電圧電源でも所定の遅延特性が安定して得られる遅延
回路を提供することができる。
第１〜３図は本発明の一実施例を示す図であり、第１図
はその構成図、 第２図はそのプルアンプ時の動作を説明するための図、 第３図はそのプルダウン時の動作を説明するための図、 第４〜８図は本発明の他の実施例を示すそれぞれの構成
図、 第９〜１２図は従来の遅延回路を示す図であり、第９図
はそのプルダウンに有効なシュミットトリガ回路による
ものを示す図、 第１０図はそのプルアップに有効なシュミットトリガ回
路によるものを示す図、 第１１図はそのＣＢ網によるものを示す図、第１２図は
その多段インバータ回路によるものを示す図である。 ４４・・・・・・第１のスイッチ手段、４５・・・・・
・第２のスイッチ手段、４８・・−−−一入力回路、 ＣＡ、ＣＡ ’・・・・・・キャパシタ（電流吸収手
段）、ＣＢ、Ｃ＋＋’・・・・・・キャパシタ（電流供
給手段）、Ｃｃ 、Ｃａ・・・・・・キャパシタ（電流
吸収手段、電流供給手段〕、 ＣＬ・・・・・・容量性負荷、 ＮＡ、Ｎ＊ 、ＮＡ ′、Ｎｌ ′・旧・・中間ノード
。 特許出願人 富士通株式会社（はが１名）代 理 人
弁理士 井 桁 貞 −【 第１図 −矢湖ｉ汐“１のフ・ノムタ゛′ウン時の盲乃ｆ乍直・
−〇明ＩＭ−，ののｍ第３図 食の実方己含・１と示す不象戊団 第４図 第６図 企の実力セ汐’１３示Ｖ罹灰図 第７図 第８図 第９図 第１０図
はその構成図、 第２図はそのプルアンプ時の動作を説明するための図、 第３図はそのプルダウン時の動作を説明するための図、 第４〜８図は本発明の他の実施例を示すそれぞれの構成
図、 第９〜１２図は従来の遅延回路を示す図であり、第９図
はそのプルダウンに有効なシュミットトリガ回路による
ものを示す図、 第１０図はそのプルアップに有効なシュミットトリガ回
路によるものを示す図、 第１１図はそのＣＢ網によるものを示す図、第１２図は
その多段インバータ回路によるものを示す図である。 ４４・・・・・・第１のスイッチ手段、４５・・・・・
・第２のスイッチ手段、４８・・−−−一入力回路、 ＣＡ、ＣＡ ’・・・・・・キャパシタ（電流吸収手
段）、ＣＢ、Ｃ＋＋’・・・・・・キャパシタ（電流供
給手段）、Ｃｃ 、Ｃａ・・・・・・キャパシタ（電流
吸収手段、電流供給手段〕、 ＣＬ・・・・・・容量性負荷、 ＮＡ、Ｎ＊ 、ＮＡ ′、Ｎｌ ′・旧・・中間ノード
。 特許出願人 富士通株式会社（はが１名）代 理 人
弁理士 井 桁 貞 −【 第１図 −矢湖ｉ汐“１のフ・ノムタ゛′ウン時の盲乃ｆ乍直・
−〇明ＩＭ−，ののｍ第３図 食の実方己含・１と示す不象戊団 第４図 第６図 企の実力セ汐’１３示Ｖ罹灰図 第７図 第８図 第９図 第１０図
Claims (7)
- （１）所定の高電位電源と容量性負荷との間に介在する
第１のスイッチ手段と、 所定の低電位電源と前記容量性負荷との間に介在する第
２のスイッチ手段と、 高低２つの電位レベルを取り得る入力信号を、前記第１
および第２のスイッチ手段に加え、入力信号が低電位レ
ベルのとき、第１のスイッチ手段を導通させて、高電位
電源から前記容量性負荷へとプルアップ電流を流し込み
、 また、入力信号が高電位レベルのとき、第２のスイッチ
手段を導通させて、前記容量性負荷から低電位電源へと
プルダウン電流を流し込む入力回路と、 前記第１のスイッチ手段の導通初期の所定期間に、高電
位電源からのプルアップ電流のほぼ全てを吸収する電流
吸収手段と、 前記第２のスイッチ手段の導通初期の所定期間に、低電
位電源へのプルダウン電流のほぼ全てを供給する電流供
給手段と、 を備えたことを特徴とする遅延回路。 - （２）前記第１のスイッチ手段は、少なくとも１対のＰ
チャネルＦＥＴからなり、また、前記第２のスイッチ手
段は、少なくとも１対のＮチャネルＦＥＴからなること
を特徴とする請求項第１項記載の遅延回路。 - （３）前記電流吸収手段は、１対のＰチャネルＦＥＴの
中間ノードと所定の定電源との間に接続されたキャパシ
タからなることを特徴とする請求項第１項あるいは第２
項記載の遅延回路。 - （４）前記電流供給手段は、１対のＮチャネルＦＥＴの
中間ノードと所定の定電源との間に接続されたキャパシ
タからなることを特徴とする請求項第１項あるいは第２
項記載の遅延回路。 - （５）前記電流吸収手段および電流供給手段は、１対の
ＰチャネルＦＥＴの中間ノードと１対のＮチャネルＦＥ
Ｔの中間ノードとの間に接続されたキャパシタからなる
ことを特徴とする請求項第１項あるいは第２項記載の遅
延回路。 - （６）一対のＰチャネルＦＥＴの中間ノードと一対のＮ
チャネルＦＥＴの中間ノードとの間に、該ＦＥＴを通る
経路とは別の電流経路を介在させ、該電流経路に電流吸
収手段および電流供給手段を接続したことを特徴とする
請求項第１項あるいは第２項記載の遅延回路。 - （７）一対のＰチャネルＦＥＴの中間ノードと一対のＮ
チャネルＦＥＴの中間ノードとを共通にしたことを特徴
とする請求項第６項記載の遅延回路。
Priority Applications (5)
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|---|---|---|---|
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| DE8989301628T DE68901985T2 (de) | 1988-02-22 | 1989-02-20 | Verzoegerungsschaltung. |
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-
1988
- 1988-02-22 JP JP63038809A patent/JP2685203B2/ja not_active Expired - Lifetime
-
1989
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- 1989-02-20 EP EP89301628A patent/EP0330405B1/en not_active Expired - Lifetime
- 1989-02-21 US US07/312,163 patent/US5097159A/en not_active Expired - Lifetime
- 1989-02-22 KR KR8902064A patent/KR930003524B1/ko not_active IP Right Cessation
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| DE68901985D1 (de) | 1992-08-13 |
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