JP2001284990A - 差動増幅器 - Google Patents
差動増幅器Info
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- JP2001284990A JP2001284990A JP2000100773A JP2000100773A JP2001284990A JP 2001284990 A JP2001284990 A JP 2001284990A JP 2000100773 A JP2000100773 A JP 2000100773A JP 2000100773 A JP2000100773 A JP 2000100773A JP 2001284990 A JP2001284990 A JP 2001284990A
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- JP
- Japan
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- inverter
- operational amplifier
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- differential amplifier
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Abstract
(57)【要約】
【課題】 オペアンプの出力ラインに存在する寄生容量
を排除し、オペアンプが高速動作をする場合でも、安定
かつ確実に動作する差動増幅器の提供。 【解決手段】 この発明は、入力信号ＩＮＰ、ＩＮＰの
差動増幅を行うオペアンプ１と、オペアンプ１の出力を
反転する第１クロックドインバータ１１と、オペアンプ
１の出力ラインに対して並列に接離自在である第２クロ
ックドインバータ１２と、第１クロックドインバータ１
１の出力を反転する第３インバータ５とを備えている。
このような構成により、クロックドインバータ１１、１
２の駆動をオンオフするスイッチを、オぺアンプ１の出
力ライン２上から排除でき、オペアンプ１が高速動作を
必要とする場合でも、クロックドイバータ１１が安定か
つ確実に動作できる。
を排除し、オペアンプが高速動作をする場合でも、安定
かつ確実に動作する差動増幅器の提供。 【解決手段】 この発明は、入力信号ＩＮＰ、ＩＮＰの
差動増幅を行うオペアンプ１と、オペアンプ１の出力を
反転する第１クロックドインバータ１１と、オペアンプ
１の出力ラインに対して並列に接離自在である第２クロ
ックドインバータ１２と、第１クロックドインバータ１
１の出力を反転する第３インバータ５とを備えている。
このような構成により、クロックドインバータ１１、１
２の駆動をオンオフするスイッチを、オぺアンプ１の出
力ライン２上から排除でき、オペアンプ１が高速動作を
必要とする場合でも、クロックドイバータ１１が安定か
つ確実に動作できる。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの入力端子を
持ち、この２つの入力端子間に加えられる信号を増幅す
る差動増幅器に関する。
持ち、この２つの入力端子間に加えられる信号を増幅す
る差動増幅器に関する。
【０００２】
【従来の技術】従来、この種の差動増幅器の一例として
は、図２に示すようなものが知られている。
は、図２に示すようなものが知られている。
【０００３】この差動増幅器は、図２に示すように、差
動増幅回路を構成するオペアンプ１の出力側が、出力ラ
イン２を介在してＣＭＯＳインバータなどからなる第１
インバータ３の入力側に接続されている。出力ライン２
には、ＣＭＯＳインバータなどからなる第２インバータ
４とＭＯＳトランジスタからなるスイッチＳＷ２とを直
列に接続したものが並列に接続されている。また、出力
ライン２には、ＭＯＳトランジスタからなるスイッチＳ
Ｗ１を介して電源電圧ＶＤＤが供給されるようになって
いる。第１インバータ３の出力側は第３インバータ５の
入力側に接続され、第３インバータ５の出力側に出力端
子６が接続され、この出力端子６から出力ＯＵＴを取り
出すようになっている。
動増幅回路を構成するオペアンプ１の出力側が、出力ラ
イン２を介在してＣＭＯＳインバータなどからなる第１
インバータ３の入力側に接続されている。出力ライン２
には、ＣＭＯＳインバータなどからなる第２インバータ
４とＭＯＳトランジスタからなるスイッチＳＷ２とを直
列に接続したものが並列に接続されている。また、出力
ライン２には、ＭＯＳトランジスタからなるスイッチＳ
Ｗ１を介して電源電圧ＶＤＤが供給されるようになって
いる。第１インバータ３の出力側は第３インバータ５の
入力側に接続され、第３インバータ５の出力側に出力端
子６が接続され、この出力端子６から出力ＯＵＴを取り
出すようになっている。
【０００４】このような構成からなる従来の差動増幅器
では、オペアンプ１の動作時には、スイッチＳＷ２がオ
ンとなって第２インバータ４が動作状態になる。これに
より、オペアンプ１の入力信号ＩＮＰと入力信号ＩＮＮ
とがバランスしているときには、第２インバータ４の働
きにより、ノードＡの電位が第１インバータのしきい値
であるＶＤＤ／２になる。
では、オペアンプ１の動作時には、スイッチＳＷ２がオ
ンとなって第２インバータ４が動作状態になる。これに
より、オペアンプ１の入力信号ＩＮＰと入力信号ＩＮＮ
とがバランスしているときには、第２インバータ４の働
きにより、ノードＡの電位が第１インバータのしきい値
であるＶＤＤ／２になる。
【０００５】そして、オペアンプ１の入力信号ＩＮＰと
入力信号ＩＮＮとのバランスが崩れ、ノードＡの電位が
ＶＤＤ／２よりも僅かに低下すると、直ちに第１インバ
ータ３の出力が「Ｈ」レベルとなり、逆にそのノードＡ
の電位がＶＤＤ／２よりも僅かに上昇すると、直ちに第
１インバータ３の出力が「Ｌ」レベルとなる。この第１
インバータ３の出力は、第３インバータ５で反転されて
出力端子６から「Ｈ」レベルまたは「Ｌ」レベルが出力
される。
入力信号ＩＮＮとのバランスが崩れ、ノードＡの電位が
ＶＤＤ／２よりも僅かに低下すると、直ちに第１インバ
ータ３の出力が「Ｈ」レベルとなり、逆にそのノードＡ
の電位がＶＤＤ／２よりも僅かに上昇すると、直ちに第
１インバータ３の出力が「Ｌ」レベルとなる。この第１
インバータ３の出力は、第３インバータ５で反転されて
出力端子６から「Ｈ」レベルまたは「Ｌ」レベルが出力
される。
【０００６】一方、オペアンプ１の動作が停止のときに
は、スイッチＳＷ２をオフとして第２インバータ４の動
作が停止させ、第２インバータ４の電力消費の低減を図
る。これと同時に、スイッチＳＷ１をオンにし、第１イ
ンバータ３の入力に電源電圧ＶＤＤを供給し、第３イン
バータ５の出力を「Ｈ」に固定させて動作の安定を図っ
ている。
は、スイッチＳＷ２をオフとして第２インバータ４の動
作が停止させ、第２インバータ４の電力消費の低減を図
る。これと同時に、スイッチＳＷ１をオンにし、第１イ
ンバータ３の入力に電源電圧ＶＤＤを供給し、第３イン
バータ５の出力を「Ｈ」に固定させて動作の安定を図っ
ている。
【０００７】
【発明が解決しようとする課題】ところで、従来の差動
増幅器では、上記のように第１インバータ３のプルアッ
プ用のスイッチＳＷ１と、第２インバータ４の駆動をオ
ペアンプ１の駆動に応じてオンオフさせるスイッチＳＷ
２と、を備えている。そして、この両スイッチＳＷ１、
ＳＷ２は、ＭＯＳトランジスタから構成される上に、オ
ペアンプ１の出力ライン２上にその一端が接続されてい
る。ＭＯＳトランジスタからなるスイッチＳＷ１、ＳＷ
２は、それぞれ寄生容量を有するので、この各寄生容量
が出力ライン２上に存在することになる。
増幅器では、上記のように第１インバータ３のプルアッ
プ用のスイッチＳＷ１と、第２インバータ４の駆動をオ
ペアンプ１の駆動に応じてオンオフさせるスイッチＳＷ
２と、を備えている。そして、この両スイッチＳＷ１、
ＳＷ２は、ＭＯＳトランジスタから構成される上に、オ
ペアンプ１の出力ライン２上にその一端が接続されてい
る。ＭＯＳトランジスタからなるスイッチＳＷ１、ＳＷ
２は、それぞれ寄生容量を有するので、この各寄生容量
が出力ライン２上に存在することになる。
【０００８】この結果、それらの寄生容量に起因し、オ
ペアンプ１の出力はその立ち上がりまたは立ち下がりに
時間がかかり、高速動作を必要とする場合には、第１イ
ンバータ３の動作が不安定になったり誤動作を起こすお
それがある。
ペアンプ１の出力はその立ち上がりまたは立ち下がりに
時間がかかり、高速動作を必要とする場合には、第１イ
ンバータ３の動作が不安定になったり誤動作を起こすお
それがある。
【０００９】そこで、本発明の目的は、オペアンプの出
力ラインに存在する寄生容量を排除するようにし、オペ
アンプが高速動作を必要とする場合でも、安定かつ確実
に動作する差動増幅器を提供することにある。
力ラインに存在する寄生容量を排除するようにし、オペ
アンプが高速動作を必要とする場合でも、安定かつ確実
に動作する差動増幅器を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項３に記載
の各発明は以下のように構成した。
明の目的を達成するために、請求項１〜請求項３に記載
の各発明は以下のように構成した。
【００１１】すなわち、請求項１に記載の発明は、入力
信号の差動増幅を行う差動増幅回路と、この差動増幅回
路の出力を反転する第１インバータと、前記差動増幅回
路の出力ラインに対して並列に接離自在であって、並列
接続時に、前記差動増幅回路の出力を前記第１インバー
タのしいき値とする第２インバータとを少なくとも備
え、少なくとも前記第２インバータをクロックドインバ
ータで構成するようにしたことを特徴とするものであ
る。
信号の差動増幅を行う差動増幅回路と、この差動増幅回
路の出力を反転する第１インバータと、前記差動増幅回
路の出力ラインに対して並列に接離自在であって、並列
接続時に、前記差動増幅回路の出力を前記第１インバー
タのしいき値とする第２インバータとを少なくとも備
え、少なくとも前記第２インバータをクロックドインバ
ータで構成するようにしたことを特徴とするものであ
る。
【００１２】また、請求項２に記載の発明は、請求項１
に記載の差動増幅器において、前記第１インバータをク
ロックドインバータで構成するようにしたことを特徴と
するものである。
に記載の差動増幅器において、前記第１インバータをク
ロックドインバータで構成するようにしたことを特徴と
するものである。
【００１３】さらに、請求項３に記載の発明は、請求項
２に記載の差動増幅器において、前記クロックドインバ
ータの出力側に第３インバータを接続し、前記クロック
ドインバータがハイインピーダンス時には、前記第３イ
ンバータの入力側を所定電圧に固定するようにしたこと
を特徴とするものである。
２に記載の差動増幅器において、前記クロックドインバ
ータの出力側に第３インバータを接続し、前記クロック
ドインバータがハイインピーダンス時には、前記第３イ
ンバータの入力側を所定電圧に固定するようにしたこと
を特徴とするものである。
【００１４】このように、本発明によれば、少なくとも
第２インバータをスイッチ素子を含むクロックドインバ
ータで構成し、好ましくは、第１インバータおよび第２
インバータをスイッチ素子を含むクロックドインバータ
で構成するようにした。
第２インバータをスイッチ素子を含むクロックドインバ
ータで構成し、好ましくは、第１インバータおよび第２
インバータをスイッチ素子を含むクロックドインバータ
で構成するようにした。
【００１５】このため、第１インバータまたは第２イン
バータの駆動をオンオフするスイッチを、差動増幅回路
の出力ラインから排除し、従来問題となっている寄生容
量を出力ライン上から排除できる。この結果、差動増幅
回路が高速動作を必要とする場合でも、第１インバータ
が安定かつ確実に動作できる。
バータの駆動をオンオフするスイッチを、差動増幅回路
の出力ラインから排除し、従来問題となっている寄生容
量を出力ライン上から排除できる。この結果、差動増幅
回路が高速動作を必要とする場合でも、第１インバータ
が安定かつ確実に動作できる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１７】本発明の差動増幅器の実施形態の構成につ
いて、図１の回路図を参照して説明する。
いて、図１の回路図を参照して説明する。
【００１８】この実施形態にかかる差動増幅器は、図１
に示すように、入力信号ＩＮＰ、ＩＮＰの差動増幅を行
うオペアンプ１と、このオペアンプ１の出力を反転する
第１インバータである第１クロックドインバータ１１
と、オペアンプ１の出力ライン２に対して並列に接離自
在であって第２インバータである第２クロックドインバ
ータ１２と、第１クロックドインバータ１１の出力を反
転する第３インバータ５と、を少なくとも備えたもので
ある。
に示すように、入力信号ＩＮＰ、ＩＮＰの差動増幅を行
うオペアンプ１と、このオペアンプ１の出力を反転する
第１インバータである第１クロックドインバータ１１
と、オペアンプ１の出力ライン２に対して並列に接離自
在であって第２インバータである第２クロックドインバ
ータ１２と、第１クロックドインバータ１１の出力を反
転する第３インバータ５と、を少なくとも備えたもので
ある。
【００１９】すなわち、この実施形態にかかる差動増幅
器は、図２に示す第１インバータ３およびスイッチＳＷ
１を、図１に示すようにスイッチ素子を含む第１クロッ
クドインバータ１１に置換するとともに、図２に示す第
２インバータ４およびスイッチＳＷ２を、図１に示すよ
うにスイッチ素子を含む第２クロックドインバータ１２
に置換するようにしたものである。なお、第１クロック
ドインバータ１１と、第２クロックドインバータ１２と
は、同一サイズで構成されている。
器は、図２に示す第１インバータ３およびスイッチＳＷ
１を、図１に示すようにスイッチ素子を含む第１クロッ
クドインバータ１１に置換するとともに、図２に示す第
２インバータ４およびスイッチＳＷ２を、図１に示すよ
うにスイッチ素子を含む第２クロックドインバータ１２
に置換するようにしたものである。なお、第１クロック
ドインバータ１１と、第２クロックドインバータ１２と
は、同一サイズで構成されている。
【００２０】さらに詳述すると、図１に示すように、第
１クロックドインバータ１１は、ＰＭＯＳトランジスタ
Ｑ１とＮＭＯＳトランジスタＱ２からなるＣＭＯＳイン
バータ１３を備え、このＣＭＯＳインバータ１３は、そ
の入力側がオペアンプ１の出力ライン２の終端と接続さ
れ、その出力側はインバータ５の入力側と接続されてい
る。さらに、ＣＭＯＳインバータ１３の両端に、スイッ
チ素子としてＰＭＯＳトランジスタＱ３とＮＭＯＳトラ
ンジスタＱ４とが、それぞれ直列に接続されている。
１クロックドインバータ１１は、ＰＭＯＳトランジスタ
Ｑ１とＮＭＯＳトランジスタＱ２からなるＣＭＯＳイン
バータ１３を備え、このＣＭＯＳインバータ１３は、そ
の入力側がオペアンプ１の出力ライン２の終端と接続さ
れ、その出力側はインバータ５の入力側と接続されてい
る。さらに、ＣＭＯＳインバータ１３の両端に、スイッ
チ素子としてＰＭＯＳトランジスタＱ３とＮＭＯＳトラ
ンジスタＱ４とが、それぞれ直列に接続されている。
【００２１】ＰＭＯＳトランジスタＱ３は、ソースに電
源電圧ＶＤＤが供給されるとともに、ゲートにディスエ
ーブル信号Ｓ１が供給されるようになっている。また、
ＮＭＯＳトランジスタＱ４は、ソースが接地されるとと
もに、ゲートにイネーブル信号Ｓ１が供給されるように
なっている。なお、ディスエーブル信号Ｓ１とイネーブ
ル信号Ｓ２とは、一方が「Ｈ」レベルのときに他方が
「Ｌ」というように、その論理が逆である。
源電圧ＶＤＤが供給されるとともに、ゲートにディスエ
ーブル信号Ｓ１が供給されるようになっている。また、
ＮＭＯＳトランジスタＱ４は、ソースが接地されるとと
もに、ゲートにイネーブル信号Ｓ１が供給されるように
なっている。なお、ディスエーブル信号Ｓ１とイネーブ
ル信号Ｓ２とは、一方が「Ｈ」レベルのときに他方が
「Ｌ」というように、その論理が逆である。
【００２２】第２クロックドインバータ１２は、図１に
示すように、ＰＭＯＳトランジスタＱ５とＮＭＯＳトラ
ンジスタＱ６からなるＣＭＯＳインバータ１４を備え、
そのＣＭＯＳインバータ１４の入力側と出力側とが、オ
ペアンプ１の出力ライン２に接続されている。さらに、
ＣＭＯＳインバータ１４の両端に、スイッチ素子として
ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８
とが、それぞれ直列に接続されている。
示すように、ＰＭＯＳトランジスタＱ５とＮＭＯＳトラ
ンジスタＱ６からなるＣＭＯＳインバータ１４を備え、
そのＣＭＯＳインバータ１４の入力側と出力側とが、オ
ペアンプ１の出力ライン２に接続されている。さらに、
ＣＭＯＳインバータ１４の両端に、スイッチ素子として
ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８
とが、それぞれ直列に接続されている。
【００２３】ＰＭＯＳトランジスタＱ７は、ソースに電
源電圧ＶＤＤが供給されるとともに、ゲートにディスエ
ーブル信号Ｓ１が供給されるようになっている。また、
ＮＭＯＳトランジスタＱ８は、ソースが接地されるとと
もに、ゲートにイネーブル信号Ｓ２が供給されるように
なっている。
源電圧ＶＤＤが供給されるとともに、ゲートにディスエ
ーブル信号Ｓ１が供給されるようになっている。また、
ＮＭＯＳトランジスタＱ８は、ソースが接地されるとと
もに、ゲートにイネーブル信号Ｓ２が供給されるように
なっている。
【００２４】第３インバータ５は、その入力側がスイッ
チ素子であるＰＭＯＳトランジスタＱ９を介して電源電
圧ＶＤＤが供給可能になっている。そして、第１クロッ
クドインバータ１１がハイインピーダンス時に、第３イ
ンバータ５の入力側を電源電圧ＶＤＤに固定するように
なっている。
チ素子であるＰＭＯＳトランジスタＱ９を介して電源電
圧ＶＤＤが供給可能になっている。そして、第１クロッ
クドインバータ１１がハイインピーダンス時に、第３イ
ンバータ５の入力側を電源電圧ＶＤＤに固定するように
なっている。
【００２５】次に、このような構成からなる実施形態に
かかる差動増幅器の動作について説明する。
かかる差動増幅器の動作について説明する。
【００２６】いま、オペアンプ１が動作を開始すると、
ディスエーブル信号Ｓ１は「Ｌ」レベルとなり、イネー
ブル信号Ｓ２は「Ｈ」レベルとなる。この結果、第１ク
ロックドインバータ１１は、ＭＯＳトランジスタＱ３、
Ｑ４が同時にオンし、ＣＭＯＳインバータ１３が動作状
態になる。また、第２クロックドインバータ１２は、Ｍ
ＯＳトランジスタＱ７、Ｑ８が同時にオンし、ＣＭＯＳ
インバータ１４が動作状態になる。このときには、ＭＯ
ＳトランジスタＱ９は、オフである。
ディスエーブル信号Ｓ１は「Ｌ」レベルとなり、イネー
ブル信号Ｓ２は「Ｈ」レベルとなる。この結果、第１ク
ロックドインバータ１１は、ＭＯＳトランジスタＱ３、
Ｑ４が同時にオンし、ＣＭＯＳインバータ１３が動作状
態になる。また、第２クロックドインバータ１２は、Ｍ
ＯＳトランジスタＱ７、Ｑ８が同時にオンし、ＣＭＯＳ
インバータ１４が動作状態になる。このときには、ＭＯ
ＳトランジスタＱ９は、オフである。
【００２７】これにより、オペアンプ１の入力信号ＩＮ
Ｐと入力信号ＩＮＮとがバランスしているときには、Ｃ
ＭＯＳインバータ１４の働きにより、ノードＡの電位が
ＣＭＯＳインバータ１３のしきい値であるＶＤＤ／２に
なる。
Ｐと入力信号ＩＮＮとがバランスしているときには、Ｃ
ＭＯＳインバータ１４の働きにより、ノードＡの電位が
ＣＭＯＳインバータ１３のしきい値であるＶＤＤ／２に
なる。
【００２８】そして、オペアンプ１の入力信号ＩＮＰと
入力信号ＩＮＮとのバランスが崩れ、ノードＡの電位が
ＶＤＤ／２よりも僅かに低下すると、直ちにＣＭＯＳイ
ンバータ１３の出力が「Ｈ」レベルとなり、逆にそのノ
ードＡの電位がＶＤＤ／２よりも僅かに上昇すると、直
ちにＣＭＯＳインバータ１３の出力が「Ｌ」レベルとな
る。このＣＭＯＳインバータ１３の出力は、第３インバ
ータ５で反転されて出力端子６から「Ｈ」レベルまたは
「Ｌ」レベルが出力される。
入力信号ＩＮＮとのバランスが崩れ、ノードＡの電位が
ＶＤＤ／２よりも僅かに低下すると、直ちにＣＭＯＳイ
ンバータ１３の出力が「Ｈ」レベルとなり、逆にそのノ
ードＡの電位がＶＤＤ／２よりも僅かに上昇すると、直
ちにＣＭＯＳインバータ１３の出力が「Ｌ」レベルとな
る。このＣＭＯＳインバータ１３の出力は、第３インバ
ータ５で反転されて出力端子６から「Ｈ」レベルまたは
「Ｌ」レベルが出力される。
【００２９】一方、オペアンプ１の動作が停止のときに
は、ディスエーブル信号Ｓ１は「Ｈ」レベルとなり、イ
ネーブル信号Ｓ２の「Ｌ」レベルとなる。この結果、第
１クロックドインバータ１１は、ＭＯＳトランジスタＱ
３、Ｑ４が同時にオフし、ＭＯＳインバータ１３は電源
から切り離された状態になる。また、第２クロックドイ
ンバータ１２は、ＭＯＳトランジスタＱ７、Ｑ８が同時
にオフし、ＣＭＯＳインバータ１４が電源から切り離さ
れた状態になる。
は、ディスエーブル信号Ｓ１は「Ｈ」レベルとなり、イ
ネーブル信号Ｓ２の「Ｌ」レベルとなる。この結果、第
１クロックドインバータ１１は、ＭＯＳトランジスタＱ
３、Ｑ４が同時にオフし、ＭＯＳインバータ１３は電源
から切り離された状態になる。また、第２クロックドイ
ンバータ１２は、ＭＯＳトランジスタＱ７、Ｑ８が同時
にオフし、ＣＭＯＳインバータ１４が電源から切り離さ
れた状態になる。
【００３０】また、このときには、ＭＯＳトランジスタ
Ｑ９がオンとなり、第３インバータ５の入力側が電源電
圧ＶＤＤに固定される。
Ｑ９がオンとなり、第３インバータ５の入力側が電源電
圧ＶＤＤに固定される。
【００３１】以上説明したように、この実施形態にかか
る差動増幅器では、図１に示すように、オペアンプ１の
出力を反転するインバータをスイッチ素子を含むクロッ
クドインバータ１１で構成するとともに、オペアンプ１
の出力ライン２に対して並列に接離自在なインバータを
スイッチ素子を含むクロックドインバータ１２で構成す
るようにした。
る差動増幅器では、図１に示すように、オペアンプ１の
出力を反転するインバータをスイッチ素子を含むクロッ
クドインバータ１１で構成するとともに、オペアンプ１
の出力ライン２に対して並列に接離自在なインバータを
スイッチ素子を含むクロックドインバータ１２で構成す
るようにした。
【００３２】このため、クロックドインバータ１１、１
２をオンオフするスイッチを、オペアンプ１の出力ライ
ン２上から排除でき、従来のようにスイッチＳＷ１、Ｓ
Ｗ２による寄生容量を出力ライン２上から排除できるの
で、オペアンプ１が高速動作を必要とする場合でも、ク
ロックドインバータ１１が安定かつ確実に動作すること
ができる。
２をオンオフするスイッチを、オペアンプ１の出力ライ
ン２上から排除でき、従来のようにスイッチＳＷ１、Ｓ
Ｗ２による寄生容量を出力ライン２上から排除できるの
で、オペアンプ１が高速動作を必要とする場合でも、ク
ロックドインバータ１１が安定かつ確実に動作すること
ができる。
【００３３】
【発明の効果】以上述べたように、本発明によれば、少
なくとも第２インバータをスイッチ素子を含むクロック
ドインバータで構成し、好ましくは、第１インバータお
よび第２インバータを、クロックドインバータで構成す
るようにしたので、第１インバータまたは第２インバー
タの駆動をオンオフするスイッチを、差動増幅回路の出
力ラインから排除し、従来問題となっている寄生容量を
出力ライン上から排除できる。このため、差動増幅回路
が高速動作を必要とする場合でも、第１インバータが安
定かつ確実に動作できる。
なくとも第２インバータをスイッチ素子を含むクロック
ドインバータで構成し、好ましくは、第１インバータお
よび第２インバータを、クロックドインバータで構成す
るようにしたので、第１インバータまたは第２インバー
タの駆動をオンオフするスイッチを、差動増幅回路の出
力ラインから排除し、従来問題となっている寄生容量を
出力ライン上から排除できる。このため、差動増幅回路
が高速動作を必要とする場合でも、第１インバータが安
定かつ確実に動作できる。
【図１】本発明の差動増幅器の実施形態の構成を示す回
路図である。
路図である。
【図２】従来の差動増幅器の回路図である。
ＳＷ１、ＳＷ２ スイッチ Ｑ１〜Ｑ９ ＭＯＳトランジスタ １ オペアンプ（差動増幅回路） ２ 出力ライン ３ 第１インバータ ４ 第２インバータ ５ 第３インバータ １１ 第１クロックドインバータ １２ 第２クロックドインバータ １３、１４ ＣＭＯＳインバータ
フロントページの続き Ｆターム(参考） 5J039 DA01 DB11 DC03 KK10 KK19 MM16 5J066 AA01 AA12 CA18 CA65 FA20 HA10 HA17 HA38 HA39 KA01 KA04 MA21 TA01
Claims (3)
- 【請求項１】 入力信号の差動増幅を行う差動増幅回路
と、 この差動増幅回路の出力を反転する第１インバータと、 前記差動増幅回路の出力ラインに対して並列に接離自在
であって、並列接続時に、前記差動増幅回路の出力を前
記第１インバータのしいき値とする第２インバータとを
少なくとも備え、 少なくとも前記第２インバータをクロックドインバータ
で構成するようにしたことを特徴とする差動増幅器。 - 【請求項２】 前記第１インバータをクロックドインバ
ータで構成するようにしたことを特徴とする請求項１に
記載の差動増幅器。 - 【請求項３】 前記クロックドインバータの出力側に第
３インバータを接続し、前記クロックドインバータがハ
イインピーダンス時には、前記第３インバータの入力側
を所定電圧に固定するようにしたことを特徴とする請求
項２に記載の差動増幅器。
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|---|---|---|---|
| JP2000100773A JP4232317B2 (ja) | 2000-04-03 | 2000-04-03 | 差動増幅器 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000100773A JP4232317B2 (ja) | 2000-04-03 | 2000-04-03 | 差動増幅器 |
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|---|---|
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| JP4232317B2 JP4232317B2 (ja) | 2009-03-04 |
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| JP (1) | JP4232317B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007135795A1 (ja) * | 2006-05-24 | 2009-10-01 | シャープ株式会社 | 表示装置の駆動回路およびデータ信号線駆動回路ならびに表示装置 |
| CN112564650A (zh) * | 2020-12-21 | 2021-03-26 | 深圳市纽瑞芯科技有限公司 | 一种用于流水线逐次逼近型adc的残差放大器电路 |
-
2000
- 2000-04-03 JP JP2000100773A patent/JP4232317B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007135795A1 (ja) * | 2006-05-24 | 2009-10-01 | シャープ株式会社 | 表示装置の駆動回路およびデータ信号線駆動回路ならびに表示装置 |
| JP4757915B2 (ja) * | 2006-05-24 | 2011-08-24 | シャープ株式会社 | 表示装置 |
| CN112564650A (zh) * | 2020-12-21 | 2021-03-26 | 深圳市纽瑞芯科技有限公司 | 一种用于流水线逐次逼近型adc的残差放大器电路 |
| CN112564650B (zh) * | 2020-12-21 | 2023-06-16 | 深圳市纽瑞芯科技有限公司 | 一种用于流水线逐次逼近型adc的残差放大器电路 |
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