JPS601976B2 - エツジ・トリガ・フリツプフロツプ - Google Patents

Description

【発明の詳細な説明】 本発明はエッジ・トリガ・フリップフロップ、特に。

通常多数のフリップフロップを必要とする多重クロック
機能を有している単一フリツプフロツプに集積化する回
路に関するものである。論理設計に際し、多くのフリツ
プフロツプは種々のクロックによってトリガされるセッ
トおよび／またはリセット機能を必要とする。これを慣
例では、各機能に対して個々のフリップフロップをセッ
トしたり、リセットしたりし、ついでこれらすべてのフ
リツプフロップの出力を単一のフリップフロツプに合併
させて行うようにしている。しかしこの場合には回路が
複雑となり、しかも集積化に際し、回路面積も大きくな
ると云う欠点がある。本発明の目的は上述した欠点を除
去し得るように適切に接続配置した上述した種類のエッ
ジ・トリガ・フリツプフロップを提供せんとするにある
。

本発明によれば、互いに妨害しない幾つかの各個々のク
ロック機能によって単一フリツプフロツプをトリガし得
る回路に、単一フリップフロップＺを集積化せしめる。

本発明は、ａフリツプフロツプと；ｂクロツク入力端子
および少なくとも１個のセット入力端子とＩＪセット入
力端子を有し、前記フリツプフロップに結合され、セッ
ト信号を前記セット入力端子Ｚに与えている期間中は、
前記クロツク入力端子に供給される低論理レベルから高
論理レベルに変化するクロック信号が前記フリツプフロ
ップを或る状態にセットし、かつ、リセット信号を前記
リセット入力端子に与えている期間中は、低論理レベル
から高論理レベルに変化するクロツク信号が前記フリッ
プフロッブを前記或る状態とは反対の他の状態にセット
するようにフリツプフロップを制御するトリガ回路手段
と；ｃ前記フリップフロツプと前記トリガ回路手段との
間に結合され、前記クロック信号の２つの連続する低論
理レベルから高論理レベルへの転換部問いおける時間周
期の期間中、前記トリガ回路手段を前記フリップフロッ
プから一時的に切断して、前記時間周期の期間中は別の
トリガ回路手段を前記フリッブフロップに結合させるこ
とにより前記フリツブフロップを制御し得るようにする
トランジスタスイッチ手段；とを具えて成る多重クロッ
ク機能で動作し得るエッジ・トリガ・フリツプフロツプ
にある。図面につき本発明を説明する。

第１図は本発明による多重クロック機能によりトリガす
べ〈配置したエッジ・トリガ・フリップフロップの一例
を、便宜上２つのクロック機能についてのみ示したもの
である。

その第１のクロック機能はＳ，およびＲ，のセットおよ
びリセットをコンブリメンタリー（相補）クロツク入力
◇，および少によってクロックする。第２のクロツク機
能はＳ２およびＲ２のセットおよびリセツトをコンブリ
メンタリークロツク入力０２および０２によつてクロッ
クする。第１図の回路はＭＯＳＦＥＴで構成する。従っ
て、トランジスタＱ，，Ｑ２，Ｑ，Ｑ４は交差結合ラッ
チ回路、すなわちフリップフロップを形成する。第１負
荷トランジスタＱ，は第１駆動トランジスタＱ３と直列
に接続し、第２負荷トランジスタＱ２は第２駆動トラン
ジスタＱ４と直列に接続する。駆動トランジスタＱ３お
よびＱ４のソースは共に接地する。負荷トランジスタＱ
，およびＱ２のドレィンは共に正の電圧源Ｖ。。に接続
する。第１駆動トランジスタＱ３のゲートは第２負荷ト
ランジスタＱ２のゲートと、共通出力点Ｆとに接続する
。

第２駆動トランジスタＱ４のドレィンおよび第２負荷ト
ランジスタＱ２のソースも出力点Ｆ‘こ接続する。第２
駆動トランジスタＱ４のゲートは第１負荷トランジスタ
Ｑ，のゲートと、第２の共通出力点、すなわちコンブリ
メンタリー出力点Ｆとに接続する。

第１駆動トランジスタＱ３のドレィンおよび第１負荷ト
ランジスタＱ，のソースもコンブリメンタリ一世力点Ｆ
に接続する。図面で負荷トランジスタＱ，およびＱ２の
各々に付してある三角形は、これらのトランジスタＱ，
およびＱ２がデプリーション形のものであることを示し
ている。

他のすべてのトランジスタはェンハンスメント形のもの
である。フリツプフロップおよび関連するトリガ回路手
段は周知のＮチャネルシリコンゲートデプリーション形
の負荷ＭＯＳ技術を用いて作製するのが好適である。フ
リツプフロツプ出力点ＦおよびＨこはそれぞれ一対のト
リガ回路を結合させて図示してある。

一方のトリガ回路はフリップフロップをセットするのに
用い、他方のトリガ回路はフリツプフロツプをリセット
するのに用いる。セット用トリガ回路はコンブリメンタ
リー出力点Ｆに結合させ、このセット用トリガ回路には
２個直列に接続した駆動トランジスタＱ，。およびＱ，
３を設ける。一方の駆動トランジスタＱ，ｏは、そのゲ
ートにてクロック入力？，を受信し、そのドレインはコ
ンブリメンタリ−出力点Ｆに接続すると共に、ソースは
他方の駆動トランジスタＱ，３のドレィンに接続する。
後者の駆動トランジスタＱ，３のソースは接地し、ゲー
トは転送トランジスタＱ，．のソースと共通の蓄積点Ｎ
，．に接続する。転送トランジスタＱ，．のドレィンは
セット信号Ｓ，を受信し、ゲートはコンブリメンタリー
クロック信号ぐ，を受信する。本発明によれば、２個直
列に接続したトランジスタＱ，５とＱ，６（トランジス
タスイッチ手段）を蓄積点Ｎ，．に結合させる。後に詳
述するように、これらのトランジスタＱ，５およびＱ，
６は斯かる蓄積点Ｎ，．における電位を放電させること
ができる。これによりセット用トリガ回路はフリツプフ
ロップから一時的に切断される。この結果「フリツプフ
ロツプ◇２および０２によってクロツクされるＳ２，Ｒ
２の如き別のクロック機能によって制御することができ
る。蓄積点Ｎ，．の電位は、出力点Ｆの高レベルの信号
をトランジスタＱ，５のゲートに帰還することにより放
電され、またトランジスタＱ，６のゲートにはクロック
信号ぐ，を供給する。リセット用トリガ回路は出力点Ｆ
に供給させ、このリセット用トリガ回路には２個直列に
接続した駆動トランジスタＱ，９およびＱ，４を設ける
。

一方の駆動トランジスタＱ，９は、そのゲートにてクロ
ック入力４，を受信し、そのドレィンは出力点Ｆ‘こ接
続すると共に、ソースは他方の駆動トランジスタＱ，４
のドレィンに接続する。後者の駆動トランジスタＱ，４
のソースは接地し、ゲートは転送トランジスタＱ，２の
ソースに共通の蓄積点Ｎ，２に接続する。転送トランジ
スタＱ，２のドレインはリセット信号Ｒ，を受信し、ゲ
ートはコンブリメンタリークロック信号ぐ，を受信する
。トランジスタＱ，７およびＱ，８は蓄積点Ｎ，２に直
列に接続して、コンブリメンタリー出力点Ｆにおける高
レベルの電圧をトランジスタＱ，７のゲートに帰還する
と共に、トランジスタＱ，８のゲートにはクロック信号
で，を供給することにより蓄積点Ｎ，２の電位を放電し
得るようにする。

同様に、夕２およびマ２によってクロツクされる第２ク
ロック機能Ｓ２およびＲ２にも前述したものと全く同一
のセットおよびリセット用トリガ回路を設ける。

セット用トリガ回路にはトランジスタＱ２ｏ，Ｑ２，，
Ｑ２３，Ｑ２５，Ｑ２６を設け、リセット用トリガ回路
にはトランジスタＱ２９，Ｑ２２，Ｑ扱，Ｑ２７，Ｑ２
８を設ける。本発明によるエッジ・トリガ。

フリップフロップの動作を第２図の波形図を用いて説明
する。先ず、出力点Ｆの論理レベルが低く、出力点Ｆが
高〈、クロツク信号少，が低く「クロツク信号ぐ，が高
いものとする。Ｓ，を高レベルで駆動すると、蓄積点Ｎ
，．には高論理レベルの？・によって夕−ン・オンされ
る転送トランジスタＱ，．を介して高レベルの電位が転
送される。この蓄積点Ｎ，．における高レベルの電位に
よってトランジスタＱ，３がターン・オンするが、？，
の電位レベルが低いのでトランジスタＱ，。はオフした
ままであるため、Ｆ‘ま高レベルのままである。出力点
Ｆが高レベルで、出力点Ｆが低レベルの場合には、トラ
ンジスタＱがターン。

オンし、トランジスタＱ３はターン・オフする。なお、
上述した動作説明は第２図の時間ふに発生する状態につ
いて説明したものである。

第２図に時間Ｔ，で示すように、第１クロック信号？，
が高レベルとなるまでは、Ｆは高レベルのままであり、
Ｆは低レベルのままである。ぐ，が高レベルになると、
すなわち、で，が低レベルから高論理レベルの転換部に
移ると、これによりセット用トリガ回路のトランジスタ
Ｑ，ｏがターン・オンする。これと同時に、コンブリメ
ンタリークロツク信号？，が低レベルとなり、トランジ
スタＱ，．をターン・オフし、この信号◇，が低レベル
となる直前に蓄積点Ｎ，．に存在していた高論理レベル
の電位は蓄積点Ｎ，．にトラップされる。コンブリメン
タリー出力点Ｆは、トランジスタＱ，。とＱ，３とが何
れもオンするため低レベルとなる。これにより、フリツ
プフロツプトランジスタＱ４がターン。オフし、出力点
Ｆの電位レベルが高レベルとなり「また、帰還作用によ
りフリツプフ。ツプトランジスタＱ３がターン・オフす
る。従って、フリップフロップは出力点Ｆが高となり、
コンブリメンタリー出力点Ｆの電位レベルが低レベルと
なってセットされる。出力点ＦをトランジスタＱ，５の
ゲートに接続するため〜フリップフロップがセットされ
る際に、出力点Ｆ‘こ現われる電位レベルはトランジス
タＱ，５のゲートにも現われ、このトランジスタＱ，５
をターン・オンし、クロツク信号４，が高レベルとなっ
た際にターン・オンされたトランジスタＱ，６を介して
、蓄積点Ｎ，．における高レベルの電位に対する放電路
を上記トランジスタＱ，５によって形成する。蓄積点Ｎ
，．の電位レベルが低レベルとなると、トランジスタＱ
，３がターン・オフし、これによりセット用トリガ回路
は少なくとも一時的にフリツプフロツプから切断される
。第１クロック信号Ｊ．が高レベルのままである限り、
或いはこの第１クロック信号０，が低レベルに進み、低
レベルのままである限り、フリップフロツプは第１クロ
ック機能によっては何等影響されなくなる。つまり、？
・と少，とによって制御されるセット用トリガ回路は、
クロック信号少，が低論理レベルから高論理レベルに進
む時間Ｔ，における第１転換部（第２図のクロック信号
？，の波形図における最初の上Ｊ向き矢印の個所）と、
クロック信号◇・が再び低論理レベルから高論理レベル
変化する第２転換部（第２図のクロック信号Ｊ，の波形
図における２番目の上向き矢印の点）との間の時間周期
の期間中はフリップフロツプから一時的に切断される。
Ｚ従って、斯かる時間周期の期間中、フリツプフロップ
は第１クロック機能により何等妨害されることなく他の
クロック機能によってトリガされる状態にある。ついで
、第２のクロツク機能、すなわち、コンブリメンタリー
クロツク信号◇２およびぐ２によってクロツクされるセ
ット信号Ｓ２およびリセット信号Ｒ２につき説明する。
第２図に示す時間Ｔ２には、例えば、クロック信号？２
は低レベルであり、そのコンブリメンタリークロツク信
号０，は高レベルであり、第２クロック機能のリセット
用トリガ回路は高レベルに進むリセット信号Ｒ２と低レ
ベルに進むセット信号Ｓ２とによって附勢される。リセ
ット信号Ｒ２が高レベルになると、高レベルにあるＪ２
によってターン・オンされて転送トランジスタＱ２２を
介して蓄積点Ｎ２２には高論理レベルが転送される。こ
れによりトランジスタＱ班がターン・オンされるが、■
２は低レベルであるため、トランジスタＱ２９はターン
・オフし、出力点Ｆは高レベルのままである。Ｆは低レ
ベルであるため、トランジスタＱ２７はターン・オフし
、トランジスタＱ２６も、■２が低レベルのためにター
ン・オフする。上述したような状態は、第２クロック宿
号ぐ２が高レベルとなる時間Ｔ３まで継続する。

この時間Ｔ３にトランジスタＱ２９がターン・オンし、
トランジスタＱ２８もターン・オンする。トランジスタ
Ｑ２９およびＱ２４の双方がターン・オンするため、出
力点Ｆは低レベルとなり、そのコンブリメンタリー出力
点Ｆは高レベルとなる。トランジスタＱ２７は、出力点
Ｆが高レベルとなる際にターン・オンし、蓄積点Ｎ２２
の高レベルの電位はターン・オンしているトランジスタ
Ｑ２７およびＱ２８を経て放電する。蓄積点Ｎ２２の電
位レベルが低くなると、トランジスタＱ数がターン・オ
フし、これにより、第２クロック信号Ｊ２がつぎの低レ
ベルから高論理レベルの転換部に移るような時間まで第
２トリガ回路をフリツプフロップから一時的に切断する
。しかしこのような状態が発生する前にフリップフロッ
プを、第２クロック機能により何等妨害されることなく
別のクロック機能によってトリガすることができる。例
えば、つぎのクロック機能を第２クロツク信号？２によ
ってクロックされるセット機能とする。

時間Ｔ４にはぐ２が低となり、そのコンブリメンタリー
クロツク信号？２は高レベルとなる。従って、トランジ
スタＱ２。およびＱ２９がターン・オフし、出力点Ｆお
よびＦに現われる論理レベルはそのまま同じである。従
ってこの場合にはフリップフロップ状態は変化しない。
時間Ｔ５には、セット信号Ｓ２が高レベルとなり、リセ
ット信号Ｒ２の論理レベルが低レベルとなる。

セット信号Ｓ２が高レベルで、◇２ が依然として高レ
ベルの時は、高レベルのセット信号Ｓ２が転送トランジ
スタＱ２，を経て蓄積点Ｎ２，に転送され、トランジス
タＱ幻をターン・オンし、これにより第２クロック信号
？２のつぎの低レベルから高論理レベルへの転換部によ
ってトリガ回路をトリガさせる状態とする。時間丸には
ぐ２が高レベルとなり、トランジスタＱ幼がターン・オ
ンする。

従って、出力点Ｆに現われる高レベルの電位はトランジ
スタＱ凶およびＱ幻を経て放電し、出力点Ｆの論理レベ
ルは低レベルとなり、出力点Ｆは高レベルとなる。蓄タ
積点Ｎ２，の高レベルの電位は、出力点Ｆからトランジ
スタＱ２５への高レベルの帰還と、トランジスタＱ２６
に供給される高レベルのクロック信号Ｊ２とによってそ
れぞれターン・オンされるトランジスタＱ濁とＱ２６と
経て放電する。蓄積点Ｎ２，の電位０レベルが低レベル
となると、トランジスタＱ瀦がターン・オフし、これに
より第２クロック信号０２のつぎの低レベルから高論理
レベルの転換部に移るまで第２クロック機能はフリップ
フロップから切断される。

【図面の簡単な説明】

第１図は本発明による多重クロック機能によりトリガす
べく配置したエッジ・トリガ・フリップフロップの一例
を示す回路図、第２図は第１図の回路に関連する波形の
時間線図である。 Ｑ，〜Ｑ４・・・・・・フリップフ。 ップ、Ｑ，…・・・第１負荷トランジスタ、Ｑ２……第
２負荷トランジスタ、Ｑ３・・・・・・第１駆動トラン
ジスタ、Ｑ……第２駆動トランジスタ、Ｖ。。・・・・
・・正電圧源、Ｆ…・・・共通出力点、Ｆ…・・・コン
ブリメンタリ一出力点、ぐ・，Ｊ２・・…・クロツク入
力信号、で，，Ｊ２・・・・・・コンブリメンタリーク
ロック入力信号、Ｓ，，Ｓ２・・・…セット信号、Ｒ．
，Ｒ２…・・・リセット信号、Ｎ，．，Ｎ凶，Ｎ幻，Ｎ
既……蓄積点、Ｑ，ｏ，Ｑ，３……セット用トリガ回路
の駆動トランジスタ、Ｑ，４，Ｑ，９……リセット用ト
リガ回路の駆動トランジスタ、Ｑ，５，Ｑ，６，Ｑ，７
，Ｑ，８……蓄積点の電位放電回路（フリップフロップ
とトリガ回路とを切断する手段）、Ｑ２ｏ，Ｑ２，，Ｑ
凶， Ｑ２５，Ｑ２６…・・・第２クロック機能セット
用トリガ回路、Ｑ２９，Ｑ２２，Ｑ側Ｑ２７，Ｑ２８…
…第２クロック機能リセット用トリガ回路。ＦＩＧ．Ｉ ＦＩＧ．２

Claims (1)

1. 【特許請求の範囲】 １ ａ フリツプフロツプと； ｂ クロツク入力端子および少なくとも１個のセツト入
   力端子とリセツト入力端子を有し、前記フリツプフロツ
   プに結合され、セツト信号を前記セツト入力端子に与え
   ている期間中は、前記クロツク入力端子に供給される低
   論理レベルから高論理レベルに変化するクロツク信号が
   前記フリツプフロツプを或る状態にセツトし、かつ、リ
   セツト信号を前記リセツト入力端子に与えている期間中
   は、低論理レベルから高論理レベルに変化するクロツク
   信号が前記フリツプフロツプを前記或る状態とは反対の
   他の状態にセツトするようにフリツプフロツプを制御す
   るトリガ回路手段と、ｃ 前記フリツプフロツプと前記
   トリガ回路手段との間に結合され、前記クロツク信号の
   ２つの連続する低論理レベルから高論理レベルへの転換
   部間における時間周期の期間中、前記トリガ回路手段を
   前記フリツプフロツプから一時的に切断して、前記時間
   周期の期間中は別のトリガ回路手段を前記フリツプフロ
   ツプに結合させることにより前記フリツプフロツプを制
   御し得るようにするトランジスタスイツチ手段；とを具
   えて成る多重クロツク機能で動作し得るエツジ・トリガ
   ・フリツプフロツプ。 ２ 前記フリツプフロツプが２個のコンプリメンタリー
   出力点を有し、前記トリガ回路手段が、前記出力点の１
   方に接続されて前記フリツプフロツプをセツトする第１
   トリガ回路と、前記出力点の他方に接続されて前記フリ
   ツプフロツプをリセツトする第２トリガ回路とを含むよ
   うにしたことを特徴とする特許請求の範囲１記載のエツ
   ジ・トリガ・フリツプフロツプ。 ３ 前記第１トリガ回路か、前記クロツク信号に応答す
   る第１トランジスタと、該第１トランジスタに直列に接
   続され、前記セツト信号に応答する第２トランジスタと
   を含み、かつ、前記フリツプフロツプがそのセツト状態
   に持たらされた後に、前記トランジスタスイツチ手段が
   前記他方の出力点における論理レベルに応答して前記第
   ２トランジスタを不作動とするようにしたことを特徴と
   する特許請求の範囲２記載のエツジ・トリガ・フリツプ
   フロツプ。 ４ 前記第２トリガ回路が、前記クロツク信号に応答す
   る第３トランジスタと、該第３トランジスタに直列に接
   続され、前記リセツト信号に応答する第４トランジスタ
   とを含み、前記フリツプフロツプがそのリセツト状態に
   持たらされた後に、前記トランジスタスイツチ手段が前
   記一方の出力点における論理レベルに応答して前記第４
   トランジスタを不作動とするようにしたことを特徴とす
   る特許請求の範囲３記載のエツジ・トリガフリツプフロ
   ツプ。 ５ 前記第１トリガ回路が第IＭＯＳトランジスタを含
   み、該トランジスタのドレインを前記一方の第１出力点
   に接続し、ゲートを前記クロツクに結合させ、前記第１
   トリガ回路が前記第IＭＯＳトランジスタのソースに直
   列に接続される第２ＭＯＳトランジスタおよびＭＯＳ転
   送トランジスタも含み、該転送トランジスタのドレイン
   により前記セツト信号を受信するようにし、前記転送ト
   ランジスタのソースは共通蓄積点にて前記第２ＭＯＳト
   ランジスタのゲートに接続し、前記第１トリガ回路がさ
   らに、前記フリツプフロツプがそのセツト状態に持たら
   された後に前記共通蓄積点における論理レベルを放電す
   るために前記共通蓄積点に接続される２個直列に接続し
   たＭＯＳ放電トランジスタも含み、これらのＭＯＳ放電
   トランジスタの一方のトランジスタのゲートを前記出力
   点の他方の１個に接続すると共に、前記ＭＯＳ放電トラ
   ンジスタの他方のトランジスタのゲートを前記クロツク
   信号に結合させたことを特徴とする特許請求の範囲２記
   載のエツジ・トリガ・フリツプフロツプ。 ６ 前記フリツプフロツプに共通に結合される前記トリ
   ガ回路手段を複数個互いに並列に設け、これらの各トリ
   ガ回路手段を種々のクロツク入力信号に対応せしめるよ
   うにしたことを特徴とする特許請求の範囲１記載のエツ
   ジ・トリガ・フリツプフロツプ。 ７ ａ 第１およびコンプリメンタリー出力点を有して
   いるフリツプフロツプと；ｂ 前記フリツプフロツプと
   共通に前記出力点に互いに並列に結合され、各々が他の
   クロツク機能に無関係に前記フリツプフロツプを制御す
   るトリガ回路手段を具えていると共に、クロツク入力端
   子および少なくとも１個のセツト入力端子とリセツト入
   力端子を有しており、各トリガ回路手段を前記フリツプ
   フロツプに結合させて、何れか１つの選定したトリガ回
   路手段のセツト入力端子にセツト信号を与えている期間
   中は、前記選定したトリガ回路手段のクロツク入力端子
   に供給される低論理レベルから高論理レベルに変化する
   クロツク信号が前記フリツプフロツプを或る状態にセツ
   トし、かつ、前記選定したトリガ回路手段のリセツト入
   力端子にリセツト信号を与えている期間中は、低論理レ
   ベルから高論理レベルに変化するクロツク信号が前記フ
   リツプフロツプを前記或る状態とは反対の他の状態にセ
   ツトせしめるようにする複数個のクロツク機能と；ｃ
   前記各クロツク機能に関連し、前記フリツプフロツプと
   各クロツク機能のトリガ回路手段とのの間に結合され、
   前記選定した特定のクロツク機能に対する同一クロツク
   信号の２つの連続する低論理レベルから高論理レベルへ
   の転換部間の時間周期の期間中、前記フリツプフロツプ
   を各クロツク機能から一時的に切断して、これにより前
   記特定クロツク機能が一時的に切断されている際の前記
   時間周期の期間中は、前記クロツク機能の内の別の１個
   のクロツク機能からのクロツク信号の低論理レベルから
   高論理レベルへの転換部によって前記フリツプフロツプ
   を制御し得るようにするスイツチ手段；とを具えて成る
   多重クロツク機能で動作し得るエツジ・トリガ・フリツ
   プフロツプ。 ８ 前記トリガ回路手段および前記フリツプフロツプを
   ＭＯＳトランジスタに集積化したことを特徴とする特許
   請求の範囲７記載のエツジ・トリガ・フリツプフロツプ
   。 ９ 前記トリガ回路手段および前記フリツプフロツプを
   Ｎ−チヤネルシリコンゲートデフリーシヨン形の負荷Ｍ
   ＯＳトランジスタ回路に集積化したことを特徴とする特
   許請求の範囲８記載のエツジ・トリガ・フリツプフロツ
   プ。