KR850003045A - 라인 절환 회로 및 그를 사용한 반도체 메모리 - Google Patents

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KR850003045A
KR850003045A KR1019840006643A KR840006643A KR850003045A KR 850003045 A KR850003045 A KR 850003045A KR 1019840006643 A KR1019840006643 A KR 1019840006643A KR 840006643 A KR840006643 A KR 840006643A KR 850003045 A KR850003045 A KR 850003045A
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미쓰다 가쓰시게
가부시기 가이샤 히다찌 세이사꾸쇼
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내용 없음

Description

라인 절환 회로 및 그를 사용한 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명자가 생각한 스테이틱 RAM에 있어서의 용장 회로의 절환 회로의 1예를 도시한 회로도. 제2도는 본 발명의 1실시예인 스테이틱 RAM의 1 예를 도시한 블록 구성도. 제3도는 본 발명의 메모리의 용장회로의 절환회로에 적용한 때의 1 실시예를 도시한 회로도.

Claims (16)

  1. 라인 절환회로는, 전송되어야 할 제1신호가 공급되는 제1노오드, 상기 제1노오드와 제2노오드와의 사이에 마련되고, 절환신호에 의해서 스위치 제어되는 제1트랜스와 게이트, 상기 제1노오드와 제3노오드와의 사이에 마련되고, 상기 절환신호에 따라서 상기 제1트랜스화 게이트에 대해서 상보적으로 스위치 제어되는 제2트랜스화 게이트, 상기 제2노오드에 결합되고, 상기 제1트랜스화 게이트가 오프상태로 되어 있을때에, 상기 제2노오드를 제1고정 전위로 시키는 제1의 스위치 소자, 상기 제1스위치 소자는, 상기 절환신호에 의해서 스위치 제어되고, 또, 상기 제3노오드에 결합되고, 상기 제2노오드에 상기 제1신호가 공급되었을때에, 상기 제3노오드를 제2고정 전위로 스키는 제2스위치 소자로 된다.
  2. 특허청구의 범위 제1항의 라인 절환회로에 있어서, 상기 제1고정전위와 제2고정전위는 서로가 동일하다.
  3. 특허청구의 범위 제2항의 라인절환 회로는 또, 상기 제3노오드에 결합되여, 상기 제1신호에 따라서 스위치 제어되는 제3스위치 소자로 된다.
  4. 특허청구의 범위 제2항의 라인절환 회로는, 또 상기 제3노오드에 결합되고, 상기 제3노오드의 신호레벨을 참조하는 것에 의해서, 상기 제3노오드에 정귀환 신호를 부여하는 유지회로로 된다.
  5. 특허청구의 범위 제1항의 라인 절환회로에 있어서, 상기 제1트랜스화 게이트는 제1찬넬 도전형의 절연게이트 전계 효과 트랜지스터로 구성되고, 상기 제2트랜스화 게이트, 상기 제1 및 제2스위치 소자의 각각은, 상기 제1찬넬 도전형과 반대의 찬넬 도전형의 절연게이트 전계 효과 트랜지스터로 구성되어 있다.
  6. 반도체 메모리는 어드레스 신호에 따라서 형성된 선택신호가 공급되는 제1노오드, 상기 제1노오드와 제2 및 제3노오드와의 사이에 마련된 라인절환 회로에 있어서, 상기 라인회로는 상기 제1노오드와 제2노오드와의 사이에 마련된 절환 신호에 의해서 스위치 제어되는 제1트랜스화 게이트, 상기 제1노오드와 제3노오드와의 사이에 마련된 상기 절환신호에 따라서 상기 제1트랜스화 게이트에 대해서 상보적으로 스위치 제어되는 제2트랜스화 게이트, 상기 제2노오드에 결합되고, 상기 제1트랜스화 게이트가 오프상태로 되어 있을때에, 상기 제2노오드를 제1고정전위로 시키는 제1스위치 소자 및 상기 제3노오드에 결합되고, 상기 제2노오드에 상기 선택신호가 공급되어 있을 때에 상기 제3노오드를 제2고정 전위로 시키는 제2스위치 소자로 되는 상기 라인 절환회로를 거쳐서, 상기 제2노오드에 공급되는 선택신호에 의해서 선택되는 제1의 다수개의 메모리 셀 및 상기 라인 절환회로를 거쳐서 상기 제3노오드에 공급되는 선택 신호에 의해서 선택되는 제2의 다수개의 메모리 셀로 된다.
  7. 특허청구의 범위 제6항의 반도체 메모리에 있어서, 상기 제1 및 제2고정 전위는 각각은, 상기 제1 및 제2의 다수개의 메모리 셀을 비선택으로 하는 레벨로 되어 있다.
  8. 특허청구의 범위 제7항의 반도체 메모리에 있어서, 상기 라인 절환 회로는, 또 상기 제3노오드에 결합되고, 상기 선택 신호에 따라서, 스위치 제어되는 것에 의해서, 상기 제3노오드를 제2고정 전위로 시키는 제3스위치 소자로 된다.
  9. 특허청구의 범위 제7항의 반도체 메모리는 또, 상기 제3노오드에 결합되고, 상기 제3노오드의 신호레벨을 참조하는 것에 의해서, 상기 제3노오드에 정귀환 신호를 부여하는 유지회로로 된다.
  10. 특허청구의 범위 제7항의 반도체 메모리에 있어서, 상기 제1 및 제2의 다수개의 메모리 셀의 각각은, 스테이틱형 메모리 셀로 된다.
  11. 반도체 메모리는, 각각 어드레스 신호에 따라서 형성된 선택 신호가 공급되는 다수개의 제1노오드, 다수개의 제1노오드와 1대 1로 대응되는 다수개의 제2노오드, 제3노오도, 각각에 대응되는 제1노오드와 제2노오드와의 사이에 마련된 다수개의 라인 절환회로로서, 각 라인 절환회로는 그것과 대응된 제1노오드와 제2노오드와의 사이에 마련된 절환신호에 의해서 스위치 제어되는 제1트랜스화 게이트, 그것과 대응된 제1노오드와, 상기 제3노오드와의 사이에 마련되고, 상기 절환 신호에 따라서 상기 제1트랜스화 게이트에 대해, 상보적으로 스위치 제어되는 제2트랜스화 게이트, 그것과 대응된 상기 제1노오드에 결합되고, 상기 제1트랜스화 게이트가 오프상태로 되어 있을 때, 상기 제2노오드를 제1고정 전위로 시키는 제1스위치소자 및 상기 제3노오드에 결합되고, 그것과 대응된 상기 제2노오드에 선택신호가 공급되어 있을때에 상기 제3노오드를 제2고정 전위로 시키는 제2스위치 소자로 된다.
    상기 다수개의 제2노오드에 공급되는 선택신호에 의해서 선택되는 제1의 다수개의 메모리셀과, 상기 제3노오드에 공급되는 선택신호에 의해서 선택되는 제2의 다수개의 메모리 셀로 된다.
  12. 특허청구의 범위 제11항의 반도체 메모리에 있어서, 상기 제1 및 제2의 다수개의 메모리 셀의 각각은, 테이터의 기억 및 호출이 가능한 메모리 셀로 된다.
  13. 특허청구의 범위 제12항의 반도체 메모리는 또, 각 라인 절환 회로와 1대 1 대응을 가지고 마련된 다수개의 상태 설정 회로로 되고, 각 상태 설정회로는 거기에서 출력되어야 할 절환신호의 레벨을 결정하기 위한 프로그램 소자를 포함한다.
  14. 특허청구의 범위 제13항의 반도체 메모리에 있어서, 상기 프로그램 소자는, 프로그램의 실행에 의해서 낮은 저항화로 되는 저항 소자로 된다.
  15. 특허청구의 범위 제13항의 반도체 메모리에 있어서, 상기 프로그램 소자는 휴우스 소자로 된다.
  16. 특허청구의 범위 제13항의 반도체 메모리는 또, 상기 제1의 다수개의 메모리 셀의 데이터 입출력단자가 결합되는 다수개의 제1데이터선, 상기 제2의 다수개의 메모리 셀의 데이터 입출력 단자가 결합되는 제2데이터선, 공통 테이터선, 상기 다수개의 제1데이터선과, 상기 공통 데이터선과의 사이에 마련되고 각각 대응된 제2노오드에 공급되는 선택신호에 의해서, 스위치 제어되는 다수개의 제1컬럼 스위치와, 상기 제2데이터선과 상기 공통 테이터 선과의 사이에 마련되고, 상기 제3노오드에 공급되는 선택신호에 따라서 스위치 제어되는 제2컬럼 스위치로 된다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840006643A 1983-10-26 1984-10-25 라인 전환 회로 및 그를 사용한 반도체 메모리 KR930000760B1 (ko)

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JP58-199022 1983-10-26

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KR850003045A true KR850003045A (ko) 1985-05-28
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