JPH0239624A - 雑音抑圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はディジタル・アナログ変換器（以下Ｄ／Ａ変換
器と記す）等のクロック信号に同期してアナログ信号を
出力する装置またはＬＳＩ等において、クロック信号に
内在するパルス幅変動による雑音の影響によって生じる
アナログ出力１ｇ号のシグナル対ノイズ比（以下ＳＮ比
と呼ぶ）の劣化を抑圧する回路に関するものである。

〔従来の技術〕

近年の通信機器、ディジタル・オーディオ機器等の高精
度化により、９５〜９８ｄ　ＢのＳＮ比を有するＤ／Ａ
変換器が実現されてきている。この高精度化にともない
、今まで問題とならなかったクロック幅変動によるＳＮ
比の劣化が注目されてきており、それがＤ／Ａ変換器の
高精度化の制限要因となってきている。

第５図はクロックを発生するクロック回路における雑音
重畳の原因を簡単に示した回路図である。

第５図において、クロック発生源３１から出力されたク
ロック信号ａには、雑音すが重畳される。

この雑音すとしては、電源ハム雑音、クロック発電源３
１で用いているトランジスタの１／ｆ雑音等がある。こ
の雑音の重畳したクロック信号Ｃを波形整形器３２で整
形し、出力信号ｄとして出力する。

第６図は、上記第５図中の各信号ａ、ｂ、ＱＴｄの波形
を示した図であり、ａには正確なりロック波形が出てい
るが、雑音すが加わると、Ｃのように電圧とクロックの
重畳した波形となる。

波形整形器３２は、Ｃの波形が一定のスレッシュホルド
レベル（例えばＣの点線で示すレベル）より上のときは
Ｈｆｇｈレベル、下のときにＬｏｗレベルを出力する。

したがって、出力信号ｄの波形に示すように、整形後の
クロック信号のクロック幅は雑音波形によって変動を受
ける。

なお、上記のクロック幅の変動量は雑音の波形に比例す
るため、クロック周波数に対して十分低い周波数の雑音
に対しては、近傍のクロックのクロック幅変動量はほぼ
等しくなる６ 従来技術においては、上記のクロック幅変動雑音に対す
る対策として、水晶発振子に低雑音クロック発生回路を
用いたクロック幅変動の少ない発振器を使用する等、Ｄ
／Ａ変換器以外のところで対処していた。

以下、詳細に説明する。

第７図は従来回路の一例図（例えば特公昭６２−５３０
８８号に記載）である。

第７図において、　１１はＤ／Ａ変換器、１２はサンプ
ルホールド回路、　１３はディジタル入力信号、１４は
Ｄ／Ａ変換鼎用クロック信号、１５はサンプルホールド
用クロック信号、１６はアナログ出力信号、１７はＤ／
Ａ変換器の出力である。

第８図は上記第７図の回路の動作波形図である。

前記のごとく、クロック発生回路では、電源ハムやクロ
ック発生回路に用いたトランジスタが発生する１／ｆ雑
音等によるクロック幅変動によってクロック幅が変動す
る。そしてＤ／Ａ変換器１１は与えられたクロック信号
に同期してアナログ信号を出力するので、アナログ信号
の出力点（アナログ出力の変化点）がクロック幅変動の
影響によって変動し、これがＳＮ比を劣化させる。

上記の欠点を解決するため、従来においては。

第７図に示すように、クロック幅変動の小さなサンプル
ホールド用クロック信号１５で駆動されるサンプルホー
ルド回路１２をＤ／Ａ変換器１１の後段に接続し、第８
図中に矢印で示すように、Ｄ／Ａ変換器１１の出力１７
中におけるクロック幅変動の影響のない部分のアナログ
電圧をサンプルホールドして出力信号１Ｇとすることに
より、クロック幅変動の影響をなくするようにしていた
。

なお、第８図中において、τ□はタロツク幅変動による
Ｄ／Ａ変換器用クロック信号１４の立上りエツジの変動
分、τ２はＤ／Ａ変換器用クロック信号１４の幅変動に
よるＤ／Ａ変換器出力１７のエツジの変動分を示す。

〔発明が解決しようとする課題〕

しかし、上記のごとく、従来回路においては、高精度の
サンプルホールド回路が必要であり、また、上記高精度
のサンプルホールド回路駆動用としてクロック幅変動の
少ない高精度のクロック信号が必要である。ところが、
そのような高精度のクロック信号を得るためには、クロ
ック信号発生回路の電源として電源ハム等の非常に小さ
な高級な電源が必要であり、そのため装置全体が高価に
なってしまう、という問題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、従来のごとき高精度サンプルホ
ールド回路やクロック幅変動の少ないサンプルホールド
回路駆動用クロック信号を用いることなしに、クロック
幅変動によるＳＮ比の劣化を抑圧することの出来る雑音
抑圧回路を提供することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては。

クロック信号入力端子とディジタル４８号入力端子とア
ナログ信号出力端子とを有し、クロック信号に同期して
ディジタル信号に対応したアナログ値を出力するディジ
タル・アナログ変換器を２個備え、上記２個のディジタ
ル・アナログ変換器のクロック信号入力端子には同一ク
ロック信号を入力し、また、一方のディジタル・アナロ
グ変換器のディジタル信号入力端子にはディジタル信号
を入力し、他方のディジタル・アナログ変換器のディジ
タル信号入力端子にはＯまたは一定値を入力し、さらに
上記２個のディジタル・アナログ変換器の一方のアナロ
グ出力から他方のアナログ出力を減算して出力する回路
を備えるように構成している。

すなわち１本発明においては、２個のＤ／Ａ変換器を用
い、一方のＤ／Ａ変換器の人力にはディジタル信号を与
え、他方のＤ／Ａ変換器の入力にはＯまたは一定値を与
えることにより、前者の出力には入力ディジタル信号に
対応したアナログ信号とクロック幅変動による雑音分と
を含むアナログ信号を出力させ、後者の出力にはクロッ
ク信号のパルス幅変動分だけのアナログ信号を出力させ
、一方の出力から他方の出力を減算することによってパ
ルス幅変動分を打ち消すことにより、信号成分のみを出
力するように構成したものである。

上記のように本発明においては、Ｄ／Ａ変換器が２個必
要であるが、Ｄ／Ａ変換器は市販の安価なＣＭＯＳイン
バータ等で容易に構成することが出来るので、従来のご
とき高精度サンプルホールド回路やクロック幅変動の少
ない高精度クロック信号発生回路等よりはるかに安価に
構成することが出来る。

なお、本発明は、特にパルス幅変調（ＰＷＭ）方式のＤ
／Ａ変換器のクロック幅変動雑音の抑圧に大きな効果を
有する。

〔発明の実施例〕

第１図は本発明の一実施例図であり、本発明の基本的な
構成を示す。

第１図において、１１および１１’はＤ／Ａ変換器、１
２はディジタル入力信号、１３は０信号、１４はクロッ
ク信号、１６はアナログ出力信号、　１８はアナログ減
算器である。

第１図の回路においては、２個のＤ／Ａ変換器１１およ
び１１’　のクロック信号入力端子には、同一のクロッ
ク信号、すなわち同じクロック幅変動を有するタロツク
信号が与えられる。したがって。

２個のＤ／Ａ変換器１１および１１′から出力されるア
ナログ信号中のクロック幅変動による雑音も同一となる
。

そして、一方のＤ／Ａ変換器１１のディジタル信号入力
端子にはディジタル入力信号１２を与え、他方のＤ／Ａ
変換器１１’のディジタル信号入力端子にはディジタル
の０値を入力すると、Ｄ／Ａ変換器１１からは入力ディ
ジタル信号に対応したアナログ信号とクロック幅変動雑
音分のアナログ出力が出力され、Ｄ／Ａ変換器１１’　
からはクロック幅変動雑音分のみのアナログ出力が出力
される。

したがって、アナログ減算器１８で、Ｄ／Ａ変換器１１
の出力からＤ／Ａ変換器１１’の出力を減算することに
より、低周波のクロック幅変動雑音をキャンセルするこ
とが出来、雑音に影響されないアナログ出力信号１６が
得られる。

次に、第２図は本発明の具体的な回路側図であり、第１
図と同符号は同一物を示す。また、第３図は第２図の回
路の信号波形図である。

第２図において、Ｄ／Ａ変換器１１および１１’は。

Ｄフリップフロラプ回路２０からなるディジタル信号の
りサンプル回路と、その出力をアナログ値として出力す
る出カバソファ２１とからなるＰＷＭ用Ｄ／Ａ変換器で
ある。そして、ディジタル入力信号１２は、　Ｉ’ＷＭ
　（パルス幅変調）のかかったディジタル信号であり、
また入力信号１３は０値のディジタル信号である。また
、アナログ減算器１８は演算増幅器２２と複数の抵抗器
からなる差動増幅回路で構成されている。

第３図に示すように、Ｄ／Ａ変換器１１の出力Ａは、デ
ィジタル入力信号１２の値に対応するパルス幅Ｐａの出
力波形となり、またＤ／Ａ変換器１１’の出力Ｂは、入
力Ｏ値に対応するＰｂの出力波形となる。このＰａとＰ
ｂは、クロック信号が有するクロック幅変動の影響を受
け、Ｐａはｔａ分だけ、Ｐｂは１＋、分だけパルスの幅
が真の値よりずれる。

このずれ分がクロック幅変動による雑音パワーとして出
力に現われる。

しかし、前記第６図で説明したように、ディジタル人力
信号に比して周波数の低い雑音によるクロック幅の変動
は、近傍のクロック信号ではほぼ等しいので、１変換時
間が雑音の周期に対して十分小さければ、上記のｔ＆と
ｔｂとはほぼ等しくなる。そしてＰＷＭ回路では、パル
ス高Ｖａ、Ｖｂは１つの値しかとらないため、Ｖ　ａ　
”　Ｖ　ｂであり、上記のとと＜ｔａ”Ｆｔｂとすれば
、出力Ａと出力Ｂに出るクロック幅変動によって発生す
る雑音は等しくなる。したがって、アナログ減算器１８
によって出力Ａから出力Ｂを減算（両信号の差を求める
）することにより、クロック幅変動によって発生する雑
音を打ち消し、ＳＮ比の劣化を抑圧することが出来る。

上記のように、本発明の回路においては、Ｄ／Ａ変換器
の変換周波数よりも十分低い雑音成分である電源ハムや
クロック発生回路のトランジスタの有する１／ｆ雑音で
発生するクロック幅変動によって生ずる雑音を抑圧する
ことが出来る。

次に、第４図は本発明の第２の実施回路図であり、第２
図と同符号は同一物を示す。

第４図の回路は、アナログ減算器１８の部分に、演算増
幅器２２およびコンデンサ２３．２４等からなる積分器
を用い、積分機能のほかに本発明の効果も得られるよう
に構成したものである。

〔発明の効果〕

以上説明したように、本発明においては、従来のように
高価な高精度サンプルホールド回路や高精度クロック信
号発生回路を用いること無しに。

電源ハムや１／ｆ雑音等のようにＤ／Ａ変換器の変換速
度に比して十分低い周波数成分の雑音によって生ずるク
ロック幅変動の影響でＤ／Ａ出力に生ずる雑音を抑制す
ることができる。

そのため、従来のようにクロック信号発生回路の電源と
して電源ハム等の非常に小さな高価な電源を用いる必要
が無く、装置全体を大幅に安価に構成することが出来る
、という実用上極めて優れた効果が得られる。

なお、本発明においては、Ｄ／Ａ変換器が２個必要であ
るが、Ｄ／Ａ変換器は市販の安価なＣＭＯＳインバータ
等で容易に構成することが出来るので、従来のごとき高
精度サンプルホールド回路やクロック幅変動の少ない高
精度クロック信号発生回路等よりはるかに安価に構成す
ることが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例図、第２図は本発明の具体的
な実施例図、第３図は第２図の回路の動作波形図、第４
図は本発明の他の実施例図、第５図はクロック信号発生
回路の等価回路図、第６図はクロックイ８号発生回路の
各部の波形図、第７図は従来回路の一例図、第８図は従
来回路の動作波形図である。 〈符号の説明〉 １１、１１’・・・Ｄ／Ａ変換器 １２・・・サンプルホールド回路 １３・・・ディジタル入力信号 １４・・・Ｄ／Ａ変換器用クロック信号１５・・・サン
プルホールド回路用クロック信号１６・・・アナログ出
力信号 １８・・・アナログ減算器 第１図 Ｌ 第２図 特許出願人　日本電信電話株式会社 代理人弁理士　中　村　純　之　助 第３図 第４ 図 第５ 図 第６図

Claims (1)

【特許請求の範囲】
1. クロック信号入力端子とディジタル信号入力端子とアナ
   ログ信号出力端子とを有し、クロック信号に同期してデ
   ィジタル信号に対応したアナログ値を出力するディジタ
   ル・アナログ変換器を２個備え、上記２個のディジタル
   ・アナログ変換器のクロック信号入力端子には同一クロ
   ック信号を入力し、また、一方のディジタル・アナログ
   変換器のディジタル信号入力端子にはディジタル信号を
   入力し、他方のディジタル・アナログ変換器のディジタ
   ル信号入力端子には０または一定値を入力し、さらに上
   記２個のディジタル・アナログ変換器の一方のアナログ
   出力から他方のアナログ出力を減算して出力する回路を
   備えた雑音抑圧回路。