JP3344546B2 - デルタシグマ変調回路 - Google Patents
デルタシグマ変調回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、オーディオや通信
等の分野において、デジタル信号処理を行うために必要
となるデルタシグマ変調回路に関し、特にアナログ素子
構成の該デルタシグマ変調回路の動作を安定させるため
の手法に関する。
等の分野において、デジタル信号処理を行うために必要
となるデルタシグマ変調回路に関し、特にアナログ素子
構成の該デルタシグマ変調回路の動作を安定させるため
の手法に関する。
【０００２】
【従来の技術】近年、デジタル信号処理を行うにあたっ
て、標本化周波数をあまり高くすることなく、変換精度
を向上することができるデルタシグマ変調によって入力
信号のデジタル信号への変換が行われるようになってき
ている。
て、標本化周波数をあまり高くすることなく、変換精度
を向上することができるデルタシグマ変調によって入力
信号のデジタル信号への変換が行われるようになってき
ている。
【０００３】図５は、典型的な従来技術のデルタシグマ
変調回路１の電気的構成を示すブロック図である。この
デルタシグマ変調回路１は、縦続接続された７次の積分
器ｍ１，ｍ２，…，ｍ７と、帰還抵抗ｒ０と、加算器３
と、量子化器４と、デジタル／アナログ変換器５とを備
え、アナログ素子によって構成されている。
変調回路１の電気的構成を示すブロック図である。この
デルタシグマ変調回路１は、縦続接続された７次の積分
器ｍ１，ｍ２，…，ｍ７と、帰還抵抗ｒ０と、加算器３
と、量子化器４と、デジタル／アナログ変換器５とを備
え、アナログ素子によって構成されている。
【０００４】第１次の積分器ｍ１は、入力抵抗ｒ１と、
差動増幅器ａ１と、時定数素子であるコンデンサｃ１と
を備えて構成されている。入力端子６からのアナログ音
響信号は、入力抵抗ｒ１を介して、差動増幅器ａ１の反
転入力端子に入力される。この差動増幅器ａ１の非反転
入力端子は接地されている。この差動増幅器ａ１からの
出力は、前記加算器３および次段の積分器ｍ２へ出力さ
れるとともに、コンデンサｃ１を介して反転入力端子に
入力されて負帰還される。
差動増幅器ａ１と、時定数素子であるコンデンサｃ１と
を備えて構成されている。入力端子６からのアナログ音
響信号は、入力抵抗ｒ１を介して、差動増幅器ａ１の反
転入力端子に入力される。この差動増幅器ａ１の非反転
入力端子は接地されている。この差動増幅器ａ１からの
出力は、前記加算器３および次段の積分器ｍ２へ出力さ
れるとともに、コンデンサｃ１を介して反転入力端子に
入力されて負帰還される。
【０００５】残余の積分器ｍ２〜ｍ７も、前記積分器ｍ
１と同様に構成されており、対応する部分の参照符号
は、同一の英字に各積分器ｍ２〜ｍ７の次数に対応した
添数字を付して示している。したがって、たとえば第２
次の積分器ｍ２では、積分器ｍ１からの出力が入力抵抗
ｒ２を介して入力され、出力は加算器３に入力されると
ともに、次段の積分器ｍ３に入力される。
１と同様に構成されており、対応する部分の参照符号
は、同一の英字に各積分器ｍ２〜ｍ７の次数に対応した
添数字を付して示している。したがって、たとえば第２
次の積分器ｍ２では、積分器ｍ１からの出力が入力抵抗
ｒ２を介して入力され、出力は加算器３に入力されると
ともに、次段の積分器ｍ３に入力される。
【０００６】各積分器ｍ１〜ｍ７からの出力は、前述の
ように加算器３に入力されて相互に加算された後、量子
化器４に入力される。量子化器４では、加算器３からの
出力が０以上であるときには出力端子７に「１」の出力
を導出し、０未満であるときには「０」の出力を導出
し、こうして各積分器ｍ１〜ｍ７からの出力加算値が１
ビット量子化される。また、この量子化器４による量子
化結果の出力は、デジタル／アナログ変換器５において
アナログ値に変換された後、帰還抵抗ｒ０を介して入力
側に負帰還されている。
ように加算器３に入力されて相互に加算された後、量子
化器４に入力される。量子化器４では、加算器３からの
出力が０以上であるときには出力端子７に「１」の出力
を導出し、０未満であるときには「０」の出力を導出
し、こうして各積分器ｍ１〜ｍ７からの出力加算値が１
ビット量子化される。また、この量子化器４による量子
化結果の出力は、デジタル／アナログ変換器５において
アナログ値に変換された後、帰還抵抗ｒ０を介して入力
側に負帰還されている。
【０００７】
【発明が解決しようとする課題】上述のようなデルタシ
グマ変調回路１において、一般に、前記積分器の段数、
すなわち帰還次数を大きくすることによって、量子化ノ
イズを高域の周波数側に移動するノイズシェーピング効
果が得られ、Ｓ／Ｎの改善が可能であることが知られて
いる。
グマ変調回路１において、一般に、前記積分器の段数、
すなわち帰還次数を大きくすることによって、量子化ノ
イズを高域の周波数側に移動するノイズシェーピング効
果が得られ、Ｓ／Ｎの改善が可能であることが知られて
いる。
【０００８】しかしながら、前記積分器を高次に構成す
る程、回路が発振し易いという問題がある。特に、アナ
ログ回路構成の該デルタシグマ変調回路１では、入力ア
ナログ音響信号にオフセット成分が含まれていると、後
段側の積分器ではオフセット成分の影響が重畳されて発
振してしまう、またはノイズが増加するという問題があ
る。
る程、回路が発振し易いという問題がある。特に、アナ
ログ回路構成の該デルタシグマ変調回路１では、入力ア
ナログ音響信号にオフセット成分が含まれていると、後
段側の積分器ではオフセット成分の影響が重畳されて発
振してしまう、またはノイズが増加するという問題があ
る。
【０００９】この点、たとえば特開平７−１４３００６
号公報では、入力アナログ音響信号に、大きなオフセッ
ト電圧を外部から加え、前記オフセット成分の周波数を
デジタルフィルタのバンドパス外に移動させ、前記デジ
タルフィルタによって除去している。しかしながらこの
ような構成では、構成が煩雑になるという問題がある。
号公報では、入力アナログ音響信号に、大きなオフセッ
ト電圧を外部から加え、前記オフセット成分の周波数を
デジタルフィルタのバンドパス外に移動させ、前記デジ
タルフィルタによって除去している。しかしながらこの
ような構成では、構成が煩雑になるという問題がある。
【００１０】本発明の目的は、アナログ素子構成の高次
のデルタシグマ変調回路において、オフセット成分の影
響を簡易に除去することができるデルタシグマ変調回路
を提供することである。
のデルタシグマ変調回路において、オフセット成分の影
響を簡易に除去することができるデルタシグマ変調回路
を提供することである。
【００１１】
【課題を解決するための手段】請求項１の発明に係るデ
ルタシグマ変調回路は、複数段の積分器が縦続接続さ
れ、アナログ素子で構成される高次のデルタシグマ変調
回路において、少なくともいずれか１箇所の積分器間
に、オフセット成分を除去するオフセット除去手段を介
在することを特徴とする。
ルタシグマ変調回路は、複数段の積分器が縦続接続さ
れ、アナログ素子で構成される高次のデルタシグマ変調
回路において、少なくともいずれか１箇所の積分器間
に、オフセット成分を除去するオフセット除去手段を介
在することを特徴とする。
【００１２】上記の構成によれば、ＡＣ結合コンデンサ
やハイパスフィルタなどから成るオフセット除去手段に
よって、該オフセット除去手段よりも後段側では、中心
値が補正された、すなわち＋側と−側とに均衡が取れた
積分波形が得られるので、積分器の動作を安定に保ち、
オフセット成分の影響を除去することができる。また、
前記オフセット除去手段は前記ＡＣ結合コンデンサやハ
イパスフィルタなどの簡易な構成で実現でき、作成した
１ビット信号に対して、前記デジタルフィルタ等の処理
を行う必要もない。
やハイパスフィルタなどから成るオフセット除去手段に
よって、該オフセット除去手段よりも後段側では、中心
値が補正された、すなわち＋側と−側とに均衡が取れた
積分波形が得られるので、積分器の動作を安定に保ち、
オフセット成分の影響を除去することができる。また、
前記オフセット除去手段は前記ＡＣ結合コンデンサやハ
イパスフィルタなどの簡易な構成で実現でき、作成した
１ビット信号に対して、前記デジタルフィルタ等の処理
を行う必要もない。
【００１３】また、請求項２の発明に係るデルタシグマ
変調回路では、前記オフセット除去手段は、第２次の積
分器と第３次の積分器との間に介在されることを特徴と
する。
変調回路では、前記オフセット除去手段は、第２次の積
分器と第３次の積分器との間に介在されることを特徴と
する。
【００１４】上記の構成によれば、オフセット成分の影
響が大きい後段側の積分器に対して、１個のオフセット
除去手段を介在するだけで、効果的にオフセット成分の
影響を除去することができる。
響が大きい後段側の積分器に対して、１個のオフセット
除去手段を介在するだけで、効果的にオフセット成分の
影響を除去することができる。
【００１５】さらにまた、請求項３の発明に係るデルタ
シグマ変調回路では、前記オフセット除去手段は、結合
コンデンサであることを特徴とする。
シグマ変調回路では、前記オフセット除去手段は、結合
コンデンサであることを特徴とする。
【００１６】上記の構成によれば、コンデンサ１個の極
めて簡易な構成で、オフセット成分の影響を除去するこ
とができる。
めて簡易な構成で、オフセット成分の影響を除去するこ
とができる。
【００１７】また、請求項４の発明に係るデルタシグマ
変調回路では、前記オフセット除去手段は、ハイパスフ
ィルタであることを特徴とする。
変調回路では、前記オフセット除去手段は、ハイパスフ
ィルタであることを特徴とする。
【００１８】上記の構成によっても、コンデンサ１個と
抵抗１個とから成る簡易な構成で、オフセット成分の影
響を除去することができる。
抵抗１個とから成る簡易な構成で、オフセット成分の影
響を除去することができる。
【００１９】
【発明の実施の形態】本発明の実施の一形態について、
図１〜図４に基づいて説明すれば以下のとおりである。
図１〜図４に基づいて説明すれば以下のとおりである。
【００２０】図１は、本発明の実施の一形態のデルタシ
グマ変調回路１１の電気的構成を示すブロック図であ
る。このデルタシグマ変調回路１１は、縦続接続された
７次の積分器Ｍ１，Ｍ２，…，Ｍ７と、帰還抵抗Ｒ０
と、オフセット除去回路１２と、加算器１３と、量子化
器１４と、デジタル／アナログ変換器１５とを備え、ア
ナログ素子によって構成されている。
グマ変調回路１１の電気的構成を示すブロック図であ
る。このデルタシグマ変調回路１１は、縦続接続された
７次の積分器Ｍ１，Ｍ２，…，Ｍ７と、帰還抵抗Ｒ０
と、オフセット除去回路１２と、加算器１３と、量子化
器１４と、デジタル／アナログ変換器１５とを備え、ア
ナログ素子によって構成されている。
【００２１】第１次の積分器Ｍ１は、入力抵抗Ｒ１と、
差動増幅器Ａ１と、時定数素子であるコンデンサＣ１と
を備えて構成されている。入力端子１６からのアナログ
音響信号は、入力抵抗Ｒ１を介して、差動増幅器Ａ１の
反転入力端子に入力される。この差動増幅器Ａ１の非反
転入力端子は接地されている。この差動増幅器Ａ１から
の出力は、前記加算器１３および次段の積分器Ｍ２へ出
力されるとともに、コンデンサＣ１を介して反転入力端
子に入力されて負帰還される。
差動増幅器Ａ１と、時定数素子であるコンデンサＣ１と
を備えて構成されている。入力端子１６からのアナログ
音響信号は、入力抵抗Ｒ１を介して、差動増幅器Ａ１の
反転入力端子に入力される。この差動増幅器Ａ１の非反
転入力端子は接地されている。この差動増幅器Ａ１から
の出力は、前記加算器１３および次段の積分器Ｍ２へ出
力されるとともに、コンデンサＣ１を介して反転入力端
子に入力されて負帰還される。
【００２２】残余の積分器Ｍ２〜Ｍ７も、前記積分器Ｍ
１と同様に構成されており、対応する部分の参照符号
は、同一の英字に各積分器Ｍ２〜Ｍ７の次数に対応した
添数字を付して示している。したがって、たとえば第４
次の積分器Ｍ４では、積分器Ｍ３からの出力が入力抵抗
Ｒ４を介して入力され、出力は加算器１３に入力される
とともに、次段の積分器Ｍ５に入力される。
１と同様に構成されており、対応する部分の参照符号
は、同一の英字に各積分器Ｍ２〜Ｍ７の次数に対応した
添数字を付して示している。したがって、たとえば第４
次の積分器Ｍ４では、積分器Ｍ３からの出力が入力抵抗
Ｒ４を介して入力され、出力は加算器１３に入力される
とともに、次段の積分器Ｍ５に入力される。
【００２３】各積分器Ｍ１〜Ｍ７からの出力は、前述の
ように加算器１３に入力されて相互に加算された後、量
子化器１４に入力される。量子化器１４では、加算器１
３からの出力が０以上であるときには出力端子１７に
「１」の出力を導出し、０未満であるときには「０」の
出力を導出し、こうして各積分器Ｍ１〜Ｍ７からの出力
加算値が１ビット量子化される。また、この量子化器１
４による量子化結果の出力は、デジタル／アナログ変換
器１５においてアナログ値に変換された後、帰還抵抗Ｒ
０を介して入力側に負帰還されている。
ように加算器１３に入力されて相互に加算された後、量
子化器１４に入力される。量子化器１４では、加算器１
３からの出力が０以上であるときには出力端子１７に
「１」の出力を導出し、０未満であるときには「０」の
出力を導出し、こうして各積分器Ｍ１〜Ｍ７からの出力
加算値が１ビット量子化される。また、この量子化器１
４による量子化結果の出力は、デジタル／アナログ変換
器１５においてアナログ値に変換された後、帰還抵抗Ｒ
０を介して入力側に負帰還されている。
【００２４】注目すべきは、このデルタシグマ変調回路
１１では、第２次の積分器Ｍ２と第３次の積分器Ｍ３と
の間に、前記オフセット除去回路１２が介在されている
ことである。このオフセット除去回路１２は、信号中に
重畳されてしまっているＤＣオフセット成分を除去する
ものであり、たとえば図２で示すような、結合コンデン
サＣ１１によるＡＣカップリングや、図３で示すよう
な、コンデンサＣ１２と抵抗Ｒ１１とによるカットオフ
周波数が５Ｈｚ以下のハイパスフィルタなどで実現する
ことができる。
１１では、第２次の積分器Ｍ２と第３次の積分器Ｍ３と
の間に、前記オフセット除去回路１２が介在されている
ことである。このオフセット除去回路１２は、信号中に
重畳されてしまっているＤＣオフセット成分を除去する
ものであり、たとえば図２で示すような、結合コンデン
サＣ１１によるＡＣカップリングや、図３で示すよう
な、コンデンサＣ１２と抵抗Ｒ１１とによるカットオフ
周波数が５Ｈｚ以下のハイパスフィルタなどで実現する
ことができる。
【００２５】図４に、上述のように構成されたデルタシ
グマ変調回路１１と、前述の図５で示す従来技術のデル
タシグマ変調回路１との動作特性を示す。図４（ａ）は
デルタシグマ変調回路１の動作特性であり、図４（ｂ）
はデルタシグマ変調回路１１の動作特性であり、それぞ
れ、振幅±２５０ｍＶ、１ｋＨｚの正弦波信号に、＋５
０ｍＶのオフセット成分を重畳した信号を入力したとき
の１ビット量子化データのＳ／Ｎ比を表す。
グマ変調回路１１と、前述の図５で示す従来技術のデル
タシグマ変調回路１との動作特性を示す。図４（ａ）は
デルタシグマ変調回路１の動作特性であり、図４（ｂ）
はデルタシグマ変調回路１１の動作特性であり、それぞ
れ、振幅±２５０ｍＶ、１ｋＨｚの正弦波信号に、＋５
０ｍＶのオフセット成分を重畳した信号を入力したとき
の１ビット量子化データのＳ／Ｎ比を表す。
【００２６】両者を比較すると、図４（ａ）の従来技術
では、前記オフセット成分による発振によって、４〜１
４ｋＨｚあたりのノイズレベルが高くなっているのに対
して、図４（ｂ）の本発明では、前記ノイズの発生が抑
制されていることが理解される。なお、図４（ｂ）の特
性を実現するにあたって、前記オフセット除去回路１２
が、前記図２で示す結合コンデンサＣ１１で構成されて
いる場合、該結合コンデンサＣ１１はたとえば１μＦに
選ばれ、図３で示すコンデンサＣ１２と抵抗Ｒ１１とに
よるハイパスフィルタで構成されている場合、該コンデ
ンサＣ１２はたとえば０．３３μＦに選ばれ、抵抗Ｒ１
１はたとえば１００ｋΩに選ばれる。
では、前記オフセット成分による発振によって、４〜１
４ｋＨｚあたりのノイズレベルが高くなっているのに対
して、図４（ｂ）の本発明では、前記ノイズの発生が抑
制されていることが理解される。なお、図４（ｂ）の特
性を実現するにあたって、前記オフセット除去回路１２
が、前記図２で示す結合コンデンサＣ１１で構成されて
いる場合、該結合コンデンサＣ１１はたとえば１μＦに
選ばれ、図３で示すコンデンサＣ１２と抵抗Ｒ１１とに
よるハイパスフィルタで構成されている場合、該コンデ
ンサＣ１２はたとえば０．３３μＦに選ばれ、抵抗Ｒ１
１はたとえば１００ｋΩに選ばれる。
【００２７】以上のようにして、差動増幅器Ａ２からの
出力は、該オフセット除去回路１２において、中心値が
補正、すなわち＋側と−側とに均衡が取れた積分波形と
された後、入力抵抗Ｒ３を介して差動増幅器Ａ３の反転
入力端子に与えられる。これによって、後段側の積分器
の動作を安定に保ち、オフセット成分の影響による発振
を防止することができ、またノイズを抑制することがで
きる。さらにまた、前記結合コンデンサＣ１１やハイパ
スフィルタなどの簡易な構成で実現でき、作成した１ビ
ット信号に対して、前記デジタルフィルタ等の処理を行
う必要もない。
出力は、該オフセット除去回路１２において、中心値が
補正、すなわち＋側と−側とに均衡が取れた積分波形と
された後、入力抵抗Ｒ３を介して差動増幅器Ａ３の反転
入力端子に与えられる。これによって、後段側の積分器
の動作を安定に保ち、オフセット成分の影響による発振
を防止することができ、またノイズを抑制することがで
きる。さらにまた、前記結合コンデンサＣ１１やハイパ
スフィルタなどの簡易な構成で実現でき、作成した１ビ
ット信号に対して、前記デジタルフィルタ等の処理を行
う必要もない。
【００２８】なお、上述のデルタシグマ変調回路１１
は、オフセットの影響を除去するための基本的な回路例
を示すものであり、オフセット除去回路１２は、１つだ
け、積分器Ｍ２と積分器Ｍ３との間に挿入され、オフセ
ットの影響を受け易い後段側の積分器に対するオフセッ
トを効果的に除去するようにしたけれども、デルタシグ
マ変調回路にはアルゴリズムによる安定度の差があり、
前記アルゴリズムに対応して、複数のオフセット除去回
路が他の積分器間に挿入されてもよい。
は、オフセットの影響を除去するための基本的な回路例
を示すものであり、オフセット除去回路１２は、１つだ
け、積分器Ｍ２と積分器Ｍ３との間に挿入され、オフセ
ットの影響を受け易い後段側の積分器に対するオフセッ
トを効果的に除去するようにしたけれども、デルタシグ
マ変調回路にはアルゴリズムによる安定度の差があり、
前記アルゴリズムに対応して、複数のオフセット除去回
路が他の積分器間に挿入されてもよい。
【００２９】
【発明の効果】請求項１の発明に係るデルタシグマ変調
回路は、以上のように、アナログ素子構成の高次のデル
タシグマ変調回路において、少なくともいずれか１箇所
の積分器間に、オフセット成分を除去するオフセット除
去手段を介在する。
回路は、以上のように、アナログ素子構成の高次のデル
タシグマ変調回路において、少なくともいずれか１箇所
の積分器間に、オフセット成分を除去するオフセット除
去手段を介在する。
【００３０】それゆえ、該オフセット除去手段よりも後
段側では、中心値が補正された、すなわち＋側と−側と
に均衡が取れた積分波形が得られるので、積分器の動作
を安定に保ち、発振やノイズの発生などのオフセット成
分の影響を除去することができる。また、前記オフセッ
ト除去手段はＡＣ結合コンデンサやハイパスフィルタな
どの簡易な構成で実現でき、作成した１ビット信号に対
して、前記デジタルフィルタ等の処理を行う必要もな
い。
段側では、中心値が補正された、すなわち＋側と−側と
に均衡が取れた積分波形が得られるので、積分器の動作
を安定に保ち、発振やノイズの発生などのオフセット成
分の影響を除去することができる。また、前記オフセッ
ト除去手段はＡＣ結合コンデンサやハイパスフィルタな
どの簡易な構成で実現でき、作成した１ビット信号に対
して、前記デジタルフィルタ等の処理を行う必要もな
い。
【００３１】また、請求項２の発明に係るデルタシグマ
変調回路は、以上のように、前記オフセット除去手段
を、第２次の積分器と第３次の積分器との間に介在す
る。
変調回路は、以上のように、前記オフセット除去手段
を、第２次の積分器と第３次の積分器との間に介在す
る。
【００３２】それゆえ、オフセット成分の影響が大きい
後段側の積分器に対して、１個のオフセット除去手段を
介在するだけで、効果的にオフセット成分の影響を除去
することができる。
後段側の積分器に対して、１個のオフセット除去手段を
介在するだけで、効果的にオフセット成分の影響を除去
することができる。
【００３３】さらにまた、請求項３の発明に係るデルタ
シグマ変調回路は、以上のように、前記オフセット除去
手段を、結合コンデンサとする。
シグマ変調回路は、以上のように、前記オフセット除去
手段を、結合コンデンサとする。
【００３４】それゆえ、コンデンサ１個の極めて簡易な
構成で、オフセット成分の影響を除去することができ
る。
構成で、オフセット成分の影響を除去することができ
る。
【００３５】また、請求項４の発明に係るデルタシグマ
変調回路は、以上のように、前記オフセット除去手段
を、ハイパスフィルタとする。
変調回路は、以上のように、前記オフセット除去手段
を、ハイパスフィルタとする。
【００３６】それゆえ、コンデンサ１個と抵抗１個とか
ら成る簡易な構成で、オフセット成分の影響を除去する
ことができる。
ら成る簡易な構成で、オフセット成分の影響を除去する
ことができる。
【図１】本発明の実施の一形態の高次デルタシグマ変調
回路の電気的構成を示すブロック図である。
回路の電気的構成を示すブロック図である。
【図２】図１で示すデルタシグマ変調回路におけるオフ
セット除去回路の一構成例を示す電気回路図である。
セット除去回路の一構成例を示す電気回路図である。
【図３】図１で示すデルタシグマ変調回路におけるオフ
セット除去回路の他の構成例を示す電気回路図である。
セット除去回路の他の構成例を示す電気回路図である。
【図４】図５で示す従来技術のデルタシグマ変調回路
と、図１で示す本発明のデルタシグマ変調回路との動作
特性を示すグラフである。
と、図１で示す本発明のデルタシグマ変調回路との動作
特性を示すグラフである。
【図５】典型的な従来技術のデルタシグマ変調回路の電
気的構成を示すブロック図である。
気的構成を示すブロック図である。
１１ デルタシグマ変調回路 １２ オフセット除去回路 １３ 加算器 １４ 量子化器 １５ デジタル／アナログ変換器 Ａ１〜Ａ７ 差動増幅器 Ｃ１〜Ｃ７ コンデンサ Ｃ１１ 結合コンデンサ Ｃ１２ コンデンサ Ｍ１〜Ｍ７ 積分器 Ｒ０ 帰還抵抗 Ｒ１〜Ｒ７ 入力抵抗 Ｒ１１ 抵抗
Claims (4)
- 【請求項１】複数段の積分器が縦続接続され、アナログ
素子で構成される高次のデルタシグマ変調回路におい
て、 少なくともいずれか１箇所の積分器間に、オフセット成
分を除去するオフセット除去手段を介在することを特徴
とするデルタシグマ変調回路。 - 【請求項２】前記オフセット除去手段は、第２次の積分
器と第３次の積分器との間に介在されることを特徴とす
る請求項１記載のデルタシグマ変調回路。 - 【請求項３】前記オフセット除去手段は、結合コンデン
サであることを特徴とする請求項１または２記載のデル
タシグマ変調回路。 - 【請求項４】前記オフセット除去手段は、ハイパスフィ
ルタであることを特徴とする請求項１または２記載のデ
ルタシグマ変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00959397A JP3344546B2 (ja) | 1997-01-22 | 1997-01-22 | デルタシグマ変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00959397A JP3344546B2 (ja) | 1997-01-22 | 1997-01-22 | デルタシグマ変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209873A JPH10209873A (ja) | 1998-08-07 |
| JP3344546B2 true JP3344546B2 (ja) | 2002-11-11 |
Family
ID=11724637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00959397A Expired - Fee Related JP3344546B2 (ja) | 1997-01-22 | 1997-01-22 | デルタシグマ変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3344546B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009260605A (ja) * | 2008-04-16 | 2009-11-05 | Toyota Motor Corp | Δς変調器及びδς型ａｄ変換器 |
| US8169351B2 (en) | 2009-10-23 | 2012-05-01 | Qualcomm Incorporated | Feedback circuits with DC offset cancellation |
-
1997
- 1997-01-22 JP JP00959397A patent/JP3344546B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10209873A (ja) | 1998-08-07 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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