JPH09162743A - デルタシグマ変調型アナログ／デジタル変換回路 - Google Patents
デルタシグマ変調型アナログ／デジタル変換回路Info
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- JPH09162743A JPH09162743A JP32329495A JP32329495A JPH09162743A JP H09162743 A JPH09162743 A JP H09162743A JP 32329495 A JP32329495 A JP 32329495A JP 32329495 A JP32329495 A JP 32329495A JP H09162743 A JPH09162743 A JP H09162743A
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Abstract
(57)【要約】
【課題】 積分回路１２を備えるデルタシグマ変調型の
アナログ／デジタル変換回路１１において、所望とする
Ｓ／Ｎを確保しつつ、オーバーサンプリングによって利
用周波数帯域の拡大を可能とする。 【解決手段】 サンプリング周波数ＦｓをＮ倍するにあ
たって、前記積分回路１２内の各積分器Ｍ１〜Ｍ７に関
連する時定数素子Ｔ１〜Ｔ７の時定数を１／Ｎとする。
これによって、サンプリング周波数ＦｓをＮ倍として利
用周波数帯域を拡大するにあたって、各積分器Ｍ１〜Ｍ
７の積分カーブが急峻になり、ゼロ点を高域にシフトす
ることができ、拡大した周波数帯域に亘って、所望とす
るＳ／Ｎを確保することができる。
アナログ／デジタル変換回路１１において、所望とする
Ｓ／Ｎを確保しつつ、オーバーサンプリングによって利
用周波数帯域の拡大を可能とする。 【解決手段】 サンプリング周波数ＦｓをＮ倍するにあ
たって、前記積分回路１２内の各積分器Ｍ１〜Ｍ７に関
連する時定数素子Ｔ１〜Ｔ７の時定数を１／Ｎとする。
これによって、サンプリング周波数ＦｓをＮ倍として利
用周波数帯域を拡大するにあたって、各積分器Ｍ１〜Ｍ
７の積分カーブが急峻になり、ゼロ点を高域にシフトす
ることができ、拡大した周波数帯域に亘って、所望とす
るＳ／Ｎを確保することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、音響信号のアナロ
グ／デジタル変換処理などに好適に用いられ、特にサン
プリング周波数を変更することができ、積分回路を備え
て構成されるデルタシグマ変調型アナログ／デジタル変
換回路に関する。
グ／デジタル変換処理などに好適に用いられ、特にサン
プリング周波数を変更することができ、積分回路を備え
て構成されるデルタシグマ変調型アナログ／デジタル変
換回路に関する。
【０００２】
【従来の技術】図７は、典型的な従来技術のアナログ／
デジタル変換回路１の電気的構成を示すブロック図であ
る。このアナログ／デジタル変換回路１は、積分回路２
と、加算器３と、量子化器４と、デジタル／アナログ変
換器５とを備えて構成されるデルタシグマ変調型のアナ
ログ／デジタル変換回路である。
デジタル変換回路１の電気的構成を示すブロック図であ
る。このアナログ／デジタル変換回路１は、積分回路２
と、加算器３と、量子化器４と、デジタル／アナログ変
換器５とを備えて構成されるデルタシグマ変調型のアナ
ログ／デジタル変換回路である。
【０００３】前記積分回路２は、縦続接続された７次の
積分器ｍ１，ｍ２，…，ｍ７、帰還回路ｍ１１，ｍ１
２，ｍ１３および帰還抵抗ｒ０を備えて構成される。第
１次の積分器ｍ１は、入力抵抗ｒ１と、差動増幅器ａ１
と、時定数素子であるコンデンサｃ１とを備えて構成さ
れている。入力端子６からのアナログ音響信号は、入力
抵抗ｒ１を介して、差動増幅器ａ１の反転入力端子に入
力される。この差動増幅器ａ１の非反転入力端子は接地
されている。この差動増幅器ａ１からの出力は、前記加
算器３へ出力されるとともに、コンデンサｃ１を介して
反転入力端子に入力されて負帰還される。
積分器ｍ１，ｍ２，…，ｍ７、帰還回路ｍ１１，ｍ１
２，ｍ１３および帰還抵抗ｒ０を備えて構成される。第
１次の積分器ｍ１は、入力抵抗ｒ１と、差動増幅器ａ１
と、時定数素子であるコンデンサｃ１とを備えて構成さ
れている。入力端子６からのアナログ音響信号は、入力
抵抗ｒ１を介して、差動増幅器ａ１の反転入力端子に入
力される。この差動増幅器ａ１の非反転入力端子は接地
されている。この差動増幅器ａ１からの出力は、前記加
算器３へ出力されるとともに、コンデンサｃ１を介して
反転入力端子に入力されて負帰還される。
【０００４】残余の積分器ｍ２〜ｍ７も、前記積分器ｍ
１と同様に構成されており、対応する部分の参照符号
は、同一の英字に各積分器ｍ２〜ｍ７の次数に対応した
添数字を付して示している。したがって、たとえば第２
次の積分器ｍ２では、積分器ｍ１からの出力が入力抵抗
ｒ２を介して入力され、出力は加算器３に入力されると
ともに、次位の積分器ｍ３に入力される。
１と同様に構成されており、対応する部分の参照符号
は、同一の英字に各積分器ｍ２〜ｍ７の次数に対応した
添数字を付して示している。したがって、たとえば第２
次の積分器ｍ２では、積分器ｍ１からの出力が入力抵抗
ｒ２を介して入力され、出力は加算器３に入力されると
ともに、次位の積分器ｍ３に入力される。
【０００５】各積分器ｍ１〜ｍ７からの出力は、前述の
ように加算器３に入力されて相互に加算された後、量子
化器４に入力される。量子化器４では、加算器３からの
出力が０以上であるときには出力端子７に「１」の出力
を導出し、０未満であるときには「０」の出力を導出
し、こうして各積分器ｍ１〜ｍ７からの出力加算値が１
ビット量子化される。また、この量子化器４による量子
化結果の出力は、デジタル／アナログ変換器５において
アナログ値に変換された後、帰還抵抗ｒ０を介して入力
側に負帰還されている。
ように加算器３に入力されて相互に加算された後、量子
化器４に入力される。量子化器４では、加算器３からの
出力が０以上であるときには出力端子７に「１」の出力
を導出し、０未満であるときには「０」の出力を導出
し、こうして各積分器ｍ１〜ｍ７からの出力加算値が１
ビット量子化される。また、この量子化器４による量子
化結果の出力は、デジタル／アナログ変換器５において
アナログ値に変換された後、帰還抵抗ｒ０を介して入力
側に負帰還されている。
【０００６】一方、第２次の積分器ｍ２と第３次の積分
器ｍ３とに関連して、帰還回路ｍ１１が設けられてい
る。すなわち、積分器ｍ２からの出力は、積分器ｍ３で
積分および反転され、さらに帰還回路ｍ１１において正
転された後、積分器ｍ２の差動増幅器ａ２の反転入力端
子に入力されて負帰還される。
器ｍ３とに関連して、帰還回路ｍ１１が設けられてい
る。すなわち、積分器ｍ２からの出力は、積分器ｍ３で
積分および反転され、さらに帰還回路ｍ１１において正
転された後、積分器ｍ２の差動増幅器ａ２の反転入力端
子に入力されて負帰還される。
【０００７】帰還回路ｍ１１は、差動増幅器ａ１１と、
３つの抵抗ｒ１１〜ｒ１３とを備えて構成されている。
差動増幅器ａ３からの出力は、入力抵抗ｒ１１を介し
て、差動増幅器ａ１１の反転入力端子に入力される。前
記差動増幅器ａ１１の非反転入力端子は接地されてい
る。また、この差動増幅器ａ１１の出力は、出力抵抗ｒ
１３を介して差動増幅器ａ２の反転入力端子に入力され
るとともに、帰還抵抗ｒ１２を介して該差動増幅器ａ１
１の反転入力端子に負帰還されている。
３つの抵抗ｒ１１〜ｒ１３とを備えて構成されている。
差動増幅器ａ３からの出力は、入力抵抗ｒ１１を介し
て、差動増幅器ａ１１の反転入力端子に入力される。前
記差動増幅器ａ１１の非反転入力端子は接地されてい
る。また、この差動増幅器ａ１１の出力は、出力抵抗ｒ
１３を介して差動増幅器ａ２の反転入力端子に入力され
るとともに、帰還抵抗ｒ１２を介して該差動増幅器ａ１
１の反転入力端子に負帰還されている。
【０００８】同様に、第４次の積分器ｍ４と第５次の積
分器ｍ５とに関連して帰還回路ｍ１２が設けられてお
り、第６次の積分器ｍ６と第７次の積分器ｍ７とに関連
して帰還回路ｍ１３が設けられている。前記帰還回路ｍ
１２は、差動増幅器ａ１２と抵抗ｒ２１〜ｒ２３とを備
えて構成されており、帰還回路ｍ１３は、差動増幅器ａ
１３と抵抗ｒ３１〜ｒ３３とを備えて構成されている。
分器ｍ５とに関連して帰還回路ｍ１２が設けられてお
り、第６次の積分器ｍ６と第７次の積分器ｍ７とに関連
して帰還回路ｍ１３が設けられている。前記帰還回路ｍ
１２は、差動増幅器ａ１２と抵抗ｒ２１〜ｒ２３とを備
えて構成されており、帰還回路ｍ１３は、差動増幅器ａ
１３と抵抗ｒ３１〜ｒ３３とを備えて構成されている。
【０００９】前記各帰還回路ｍ１１，ｍ１２，ｍ１３に
よる部分負帰還ループによって、量子化ノイズ分布にお
いて利用周波数帯域の上限付近で、各帰還回路ｍ１１，
ｍ１２，ｍ１３毎に個別に対応した周波数にディップが
生じ、これによって前記利用周波数帯域の上限、たとえ
ば２０（ｋＨｚ）まで、前記量子化ノイズのレベルを所
望とする、たとえば−１００（ｄＢ）以下とするゼロ点
制御が実現される。
よる部分負帰還ループによって、量子化ノイズ分布にお
いて利用周波数帯域の上限付近で、各帰還回路ｍ１１，
ｍ１２，ｍ１３毎に個別に対応した周波数にディップが
生じ、これによって前記利用周波数帯域の上限、たとえ
ば２０（ｋＨｚ）まで、前記量子化ノイズのレベルを所
望とする、たとえば−１００（ｄＢ）以下とするゼロ点
制御が実現される。
【００１０】
【発明が解決しようとする課題】上述のように構成され
たデルタシグマ変調型のアナログ／デジタル変換回路１
において、たとえば音源の製作などで、前記利用周波数
帯域を拡大するためにサンプリング周波数ＦｓをＮ倍と
するオーバーサンプリングを行うと、全体的な量子化ノ
イズレベルを、ほぼ３０ＬｏｇＮ（ｄＢ）だけ低下、す
なわちたとえばＮ＝２とすると、６（ｄＢ／ｏｃｔ）の
量子化ノイズ直線および各周波数当りでのノイズエネル
ギーが３（ｄＢ）だけ低下することから、９（ｄＢ）程
度低下することができる。
たデルタシグマ変調型のアナログ／デジタル変換回路１
において、たとえば音源の製作などで、前記利用周波数
帯域を拡大するためにサンプリング周波数ＦｓをＮ倍と
するオーバーサンプリングを行うと、全体的な量子化ノ
イズレベルを、ほぼ３０ＬｏｇＮ（ｄＢ）だけ低下、す
なわちたとえばＮ＝２とすると、６（ｄＢ／ｏｃｔ）の
量子化ノイズ直線および各周波数当りでのノイズエネル
ギーが３（ｄＢ）だけ低下することから、９（ｄＢ）程
度低下することができる。
【００１１】しかしながら、積分時間に対する積分値の
関係を表す積分カーブは変化しておらず、したがって、
前記ゼロ点制御が行われる周波数は変化せず、量子化ノ
イズの分布周波数は変化しないことになる。したがっ
て、前記サンプリング周波数Ｆｓを高くしても、所望と
するＳ／Ｎで利用周波数帯域を拡大することができず、
このように用途、すなわちサンプリング周波数Ｆｓに対
応した利用周波数帯域を得ることができないという問題
がある。
関係を表す積分カーブは変化しておらず、したがって、
前記ゼロ点制御が行われる周波数は変化せず、量子化ノ
イズの分布周波数は変化しないことになる。したがっ
て、前記サンプリング周波数Ｆｓを高くしても、所望と
するＳ／Ｎで利用周波数帯域を拡大することができず、
このように用途、すなわちサンプリング周波数Ｆｓに対
応した利用周波数帯域を得ることができないという問題
がある。
【００１２】本発明の目的は、所望とするサンプリング
周波数に対応した利用周波数帯域を得ることができるデ
ルタシグマ変調型アナログ／デジタル変換回路を提供す
ることである。
周波数に対応した利用周波数帯域を得ることができるデ
ルタシグマ変調型アナログ／デジタル変換回路を提供す
ることである。
【００１３】
【課題を解決するための手段】請求項１の発明に係るデ
ルタシグマ変調型アナログ／デジタル変換回路は、積分
回路を備えて構成されるデルタシグマ変調型アナログ／
デジタル変換回路において、サンプリング周波数をＮ倍
に変更してサンプリングを行うにあたって、前記積分回
路を構成する積分器の時定数素子の時定数を１／Ｎとす
ることを特徴とする。
ルタシグマ変調型アナログ／デジタル変換回路は、積分
回路を備えて構成されるデルタシグマ変調型アナログ／
デジタル変換回路において、サンプリング周波数をＮ倍
に変更してサンプリングを行うにあたって、前記積分回
路を構成する積分器の時定数素子の時定数を１／Ｎとす
ることを特徴とする。
【００１４】上記の構成によれば、たとえばオーバーサ
ンプリングを行うと、該オーバーサンプリングによって
量子化ノイズ分布を高域側へシフトさせ、かつ単位周波
数帯域当りでの前記量子化ノイズエネルギーを低下させ
るとともに、積分器の積分カーブを急峻にして、ゼロ点
制御を行う周波数を高くすることができ、所望とするＳ
／Ｎを確保しつつ、利用周波数帯域を拡大することがで
きる。
ンプリングを行うと、該オーバーサンプリングによって
量子化ノイズ分布を高域側へシフトさせ、かつ単位周波
数帯域当りでの前記量子化ノイズエネルギーを低下させ
るとともに、積分器の積分カーブを急峻にして、ゼロ点
制御を行う周波数を高くすることができ、所望とするＳ
／Ｎを確保しつつ、利用周波数帯域を拡大することがで
きる。
【００１５】また請求項２の発明に係るデルタシグマ変
調型アナログ／デジタル変換回路は、積分回路を備えて
構成されるデルタシグマ変調型アナログ／デジタル変換
回路において、サンプリング周波数をＮ倍に変更してサ
ンプリングを行うにあたって、前記積分回路を構成する
積分器のゲインを１／Ｎとすることを特徴とする。
調型アナログ／デジタル変換回路は、積分回路を備えて
構成されるデルタシグマ変調型アナログ／デジタル変換
回路において、サンプリング周波数をＮ倍に変更してサ
ンプリングを行うにあたって、前記積分回路を構成する
積分器のゲインを１／Ｎとすることを特徴とする。
【００１６】上記の構成によれば、積分器の時定数素子
を変更することなく、ゲイン調整によって、容易にサン
プリング周波数に対応した積分カーブを得て、所望とす
る利用周波数帯域を得ることができる。
を変更することなく、ゲイン調整によって、容易にサン
プリング周波数に対応した積分カーブを得て、所望とす
る利用周波数帯域を得ることができる。
【００１７】さらにまた請求項３の発明に係るデルタシ
グマ変調型アナログ／デジタル変換回路は、積分回路を
備えて構成されるデルタシグマ変調型アナログ／デジタ
ル変換回路において、サンプリング周波数をＮ倍に変更
してサンプリングを行うにあたって、前記積分回路を構
成する積分器の時定数素子の時定数および該積分器のゲ
インを変更することによって、該積分器の時定数を１／
Ｎとすることを特徴とする。
グマ変調型アナログ／デジタル変換回路は、積分回路を
備えて構成されるデルタシグマ変調型アナログ／デジタ
ル変換回路において、サンプリング周波数をＮ倍に変更
してサンプリングを行うにあたって、前記積分回路を構
成する積分器の時定数素子の時定数および該積分器のゲ
インを変更することによって、該積分器の時定数を１／
Ｎとすることを特徴とする。
【００１８】上記の構成によれば、たとえばオーバーサ
ンプリングを行うときには、積分回路を構成する積分器
の時定数素子の時定数を小さくするとともに、該積分器
のゲインを小さくする。これによってもまた、サンプリ
ング周波数に対応した利用周波数帯域を得ることができ
る。
ンプリングを行うときには、積分回路を構成する積分器
の時定数素子の時定数を小さくするとともに、該積分器
のゲインを小さくする。これによってもまた、サンプリ
ング周波数に対応した利用周波数帯域を得ることができ
る。
【００１９】
【発明の実施の形態】本発明の実施の一形態について、
図１〜図４に基づいて説明すれば以下のとおりである。
図１〜図４に基づいて説明すれば以下のとおりである。
【００２０】図１は、本発明の実施の一形態のアナログ
／デジタル変換回路１１の電気的構成を示すブロック図
である。このアナログ／デジタル変換回路１１は、積分
回路１２と、加算器１３と、量子化器１４と、デジタル
／アナログ変換器１５とを備えて構成されるデルタシグ
マ変調型のアナログ／デジタル変換回路である。
／デジタル変換回路１１の電気的構成を示すブロック図
である。このアナログ／デジタル変換回路１１は、積分
回路１２と、加算器１３と、量子化器１４と、デジタル
／アナログ変換器１５とを備えて構成されるデルタシグ
マ変調型のアナログ／デジタル変換回路である。
【００２１】前記積分回路１２は、縦続接続された７次
の積分器Ｍ１，Ｍ２，…，Ｍ７、帰還回路Ｍ１１，Ｍ１
２，Ｍ１３および帰還抵抗Ｒ０を備えて構成される。第
１次の積分器Ｍ１は、入力抵抗Ｒ１と、差動増幅器Ａ１
と、時定数素子Ｔ１とを備えて構成されている。入力端
子１６からのアナログ音響信号は、入力抵抗Ｒ１を介し
て、差動増幅器Ａ１の反転入力端子に入力される。この
差動増幅器Ａ１の非反転入力端子は接地されている。こ
の差動増幅器Ａ１からの出力は、前記加算器１３へ出力
されるとともに、時定数素子Ｔ１を介して反転入力端子
に入力されて負帰還される。
の積分器Ｍ１，Ｍ２，…，Ｍ７、帰還回路Ｍ１１，Ｍ１
２，Ｍ１３および帰還抵抗Ｒ０を備えて構成される。第
１次の積分器Ｍ１は、入力抵抗Ｒ１と、差動増幅器Ａ１
と、時定数素子Ｔ１とを備えて構成されている。入力端
子１６からのアナログ音響信号は、入力抵抗Ｒ１を介し
て、差動増幅器Ａ１の反転入力端子に入力される。この
差動増幅器Ａ１の非反転入力端子は接地されている。こ
の差動増幅器Ａ１からの出力は、前記加算器１３へ出力
されるとともに、時定数素子Ｔ１を介して反転入力端子
に入力されて負帰還される。
【００２２】図２は、時定数素子Ｔ１の具体的構成を示
す電気回路図である。この時定数素子Ｔ１は、一端が前
記差動増幅器Ａ１の出力に共通に接続された相互に並列
に配列される複数ｎ個の帰還容量Ｃ１，Ｃ２，…，Ｃｎ
と、各帰還容量Ｃ１〜Ｃｎの他端に個別的に接続される
個別接点および前記差動増幅器Ａ１の反転入力端子に接
続される共通接点を有するスイッチング素子ＳＷとを備
えて構成されている。前記スイッチング素子ＳＷは、制
御端子１８に印加される制御信号のレベルに対応して、
各個別接点に選択的に導通する。前記各帰還容量Ｃ１〜
Ｃｎは、たとえば帰還容量Ｃ１側が帰還容量Ｃｎ側に比
べてその容量が大きく形成されており、かつ後述するよ
うなオーバーサンプリングの倍数Ｎ１（＝１），Ｎ２，
…，Ｎｎに対応して、 Ｃ１・Ｎ１＝Ｃ２・Ｎ２＝…＝Ｃｎ・Ｎｎ に選ばれている。
す電気回路図である。この時定数素子Ｔ１は、一端が前
記差動増幅器Ａ１の出力に共通に接続された相互に並列
に配列される複数ｎ個の帰還容量Ｃ１，Ｃ２，…，Ｃｎ
と、各帰還容量Ｃ１〜Ｃｎの他端に個別的に接続される
個別接点および前記差動増幅器Ａ１の反転入力端子に接
続される共通接点を有するスイッチング素子ＳＷとを備
えて構成されている。前記スイッチング素子ＳＷは、制
御端子１８に印加される制御信号のレベルに対応して、
各個別接点に選択的に導通する。前記各帰還容量Ｃ１〜
Ｃｎは、たとえば帰還容量Ｃ１側が帰還容量Ｃｎ側に比
べてその容量が大きく形成されており、かつ後述するよ
うなオーバーサンプリングの倍数Ｎ１（＝１），Ｎ２，
…，Ｎｎに対応して、 Ｃ１・Ｎ１＝Ｃ２・Ｎ２＝…＝Ｃｎ・Ｎｎ に選ばれている。
【００２３】したがって、標準のサンプリング周波数Ｆ
ｓに対応した帰還容量Ｃ１に対して、たとえばＮ２＝２
に対応した帰還容量Ｃ２の容量は、Ｃ１／２となる。同
様にＮｎ倍のオーバーサンプリングに対応した帰還容量
Ｃｎの容量は、Ｃ１／Ｎｎとなる。これによって、サン
プリング周波数Ｎ・Ｆｓに対応して、積分器Ｍ１の積分
カーブの傾きはＮ倍となる。
ｓに対応した帰還容量Ｃ１に対して、たとえばＮ２＝２
に対応した帰還容量Ｃ２の容量は、Ｃ１／２となる。同
様にＮｎ倍のオーバーサンプリングに対応した帰還容量
Ｃｎの容量は、Ｃ１／Ｎｎとなる。これによって、サン
プリング周波数Ｎ・Ｆｓに対応して、積分器Ｍ１の積分
カーブの傾きはＮ倍となる。
【００２４】残余の積分器Ｍ２〜Ｍ７も、前記積分器Ｍ
１と同様に構成されており、対応する部分の参照符号
は、同一の英字に各積分器Ｍ２〜Ｍ７の次数に対応した
添数字を付して示している。したがって、たとえば第２
次の積分器Ｍ２では、積分器Ｍ１からの出力が入力抵抗
Ｒ２を介して入力され、出力は加算器１３に入力される
とともに、次位の積分器Ｍ３に入力される。また、時定
数素子Ｔ２〜Ｔ７も、前記時定数素子Ｔ１と同様に構成
されている。各時定数素子Ｔ１〜Ｔ７内のスイッチング
素子ＳＷは、前記制御端子１８からの制御信号に応答し
て、相互に連動して、該制御信号に対応する個別接点に
導通するように切換制御される。
１と同様に構成されており、対応する部分の参照符号
は、同一の英字に各積分器Ｍ２〜Ｍ７の次数に対応した
添数字を付して示している。したがって、たとえば第２
次の積分器Ｍ２では、積分器Ｍ１からの出力が入力抵抗
Ｒ２を介して入力され、出力は加算器１３に入力される
とともに、次位の積分器Ｍ３に入力される。また、時定
数素子Ｔ２〜Ｔ７も、前記時定数素子Ｔ１と同様に構成
されている。各時定数素子Ｔ１〜Ｔ７内のスイッチング
素子ＳＷは、前記制御端子１８からの制御信号に応答し
て、相互に連動して、該制御信号に対応する個別接点に
導通するように切換制御される。
【００２５】各積分器Ｍ１〜Ｍ７からの出力は、前述の
ように加算器１３に入力されて相互に加算された後、量
子化器１４に入力される。量子化器１４では、加算器１
３からの出力が０以上であるときには出力端子１７に
「１」の出力を導出し、０未満であるときには「０」の
出力を導出し、こうして各積分器Ｍ１〜Ｍ７からの出力
加算値が１ビット量子化される。また、この量子化器１
４による量子化結果の出力は、デジタル／アナログ変換
器１５においてアナログ値に変換された後、帰還抵抗Ｒ
０を介して入力側に負帰還されている。
ように加算器１３に入力されて相互に加算された後、量
子化器１４に入力される。量子化器１４では、加算器１
３からの出力が０以上であるときには出力端子１７に
「１」の出力を導出し、０未満であるときには「０」の
出力を導出し、こうして各積分器Ｍ１〜Ｍ７からの出力
加算値が１ビット量子化される。また、この量子化器１
４による量子化結果の出力は、デジタル／アナログ変換
器１５においてアナログ値に変換された後、帰還抵抗Ｒ
０を介して入力側に負帰還されている。
【００２６】一方、第２次の積分器Ｍ２と第３次の積分
器Ｍ３とに関連して、帰還回路Ｍ１１が設けられてい
る。すなわち、積分器Ｍ２からの出力は、積分器Ｍ３で
積分および反転され、さらに帰還回路Ｍ１１において正
転された後、積分器Ｍ２の差動増幅器Ａ２の反転入力端
子に入力されて負帰還される。
器Ｍ３とに関連して、帰還回路Ｍ１１が設けられてい
る。すなわち、積分器Ｍ２からの出力は、積分器Ｍ３で
積分および反転され、さらに帰還回路Ｍ１１において正
転された後、積分器Ｍ２の差動増幅器Ａ２の反転入力端
子に入力されて負帰還される。
【００２７】帰還回路Ｍ１１は、差動増幅器Ａ１１と、
３つの抵抗Ｒ１１〜Ｒ１３とを備えて構成されている。
差動増幅器Ａ３からの出力は、入力抵抗Ｒ１１を介し
て、差動増幅器Ａ１１の反転入力端子に入力される。前
記差動増幅器Ａ１１の非反転入力端子は接地されてい
る。また、この差動増幅器Ａ１１の出力は、出力抵抗Ｒ
１３を介して差動増幅器Ａ２の反転入力端子に入力され
るとともに、帰還抵抗Ｒ１２を介して該差動増幅器Ａ１
１の反転入力端子に負帰還されている。
３つの抵抗Ｒ１１〜Ｒ１３とを備えて構成されている。
差動増幅器Ａ３からの出力は、入力抵抗Ｒ１１を介し
て、差動増幅器Ａ１１の反転入力端子に入力される。前
記差動増幅器Ａ１１の非反転入力端子は接地されてい
る。また、この差動増幅器Ａ１１の出力は、出力抵抗Ｒ
１３を介して差動増幅器Ａ２の反転入力端子に入力され
るとともに、帰還抵抗Ｒ１２を介して該差動増幅器Ａ１
１の反転入力端子に負帰還されている。
【００２８】同様に、第４次の積分器Ｍ４と第５次の積
分器Ｍ５とに関連して帰還回路Ｍ１２が設けられてお
り、第６次の積分器Ｍ６と第７次の積分器Ｍ７とに関連
して帰還回路Ｍ１３が設けられている。前記帰還回路Ｍ
１２は、差動増幅器Ａ１２と抵抗Ｒ２１〜Ｒ２３とを備
えて構成されており、帰還回路Ｍ１３は、差動増幅器Ａ
１３と抵抗Ｒ３１〜Ｒ３３とを備えて構成されている。
分器Ｍ５とに関連して帰還回路Ｍ１２が設けられてお
り、第６次の積分器Ｍ６と第７次の積分器Ｍ７とに関連
して帰還回路Ｍ１３が設けられている。前記帰還回路Ｍ
１２は、差動増幅器Ａ１２と抵抗Ｒ２１〜Ｒ２３とを備
えて構成されており、帰還回路Ｍ１３は、差動増幅器Ａ
１３と抵抗Ｒ３１〜Ｒ３３とを備えて構成されている。
【００２９】入力端子１６から図３（ａ）で示すような
正弦波が入力されるとき、各積分器Ｍ１〜Ｍ７からの出
力は、それぞれ図３（ｂ）〜図３（ｈ）で示すように、
次数が高くなる程、緩やかになり、また加算器１３から
の出力は、図３（ｉ）で示すようになる。これによっ
て、量子化器１４から出力端子１７への出力は、図３
（ｊ）で示すようになり、前記図３（ａ）で示す入力信
号が、デルタシグマ変調によって１ビットのデジタルデ
ータに変換される。
正弦波が入力されるとき、各積分器Ｍ１〜Ｍ７からの出
力は、それぞれ図３（ｂ）〜図３（ｈ）で示すように、
次数が高くなる程、緩やかになり、また加算器１３から
の出力は、図３（ｉ）で示すようになる。これによっ
て、量子化器１４から出力端子１７への出力は、図３
（ｊ）で示すようになり、前記図３（ａ）で示す入力信
号が、デルタシグマ変調によって１ビットのデジタルデ
ータに変換される。
【００３０】上述のように構成されたアナログ／デジタ
ル変換回路１１において、標準のサンプリング周波数Ｆ
ｓを、たとえば４４．１（ｋＨｚ）とすると、帰還回路
Ｍ１１〜Ｍ１３による部分帰還が行われていない状態で
の量子化ノイズ特性は、図４（ａ）で示すようになる。
したがって、この図４（ａ）において参照符αで示すよ
うに、９（ｋＨｚ）より高域側では、所望とするＳ／Ｎ
の−１００（ｄＢ）が確保できていない。このため、前
記各帰還回路Ｍ１１〜Ｍ１３による部分帰還ループによ
って、図４（ｂ）で示すように、高域成分の量子化ノイ
ズ特性に参照符βで示すようなディップを生じさせ、こ
れによって所望とする利用周波数帯域、たとえば２２
（ｋＨｚ）まで、量子化ノイズが−１００（ｄＢ）以下
に抑制されている。
ル変換回路１１において、標準のサンプリング周波数Ｆ
ｓを、たとえば４４．１（ｋＨｚ）とすると、帰還回路
Ｍ１１〜Ｍ１３による部分帰還が行われていない状態で
の量子化ノイズ特性は、図４（ａ）で示すようになる。
したがって、この図４（ａ）において参照符αで示すよ
うに、９（ｋＨｚ）より高域側では、所望とするＳ／Ｎ
の−１００（ｄＢ）が確保できていない。このため、前
記各帰還回路Ｍ１１〜Ｍ１３による部分帰還ループによ
って、図４（ｂ）で示すように、高域成分の量子化ノイ
ズ特性に参照符βで示すようなディップを生じさせ、こ
れによって所望とする利用周波数帯域、たとえば２２
（ｋＨｚ）まで、量子化ノイズが−１００（ｄＢ）以下
に抑制されている。
【００３１】また本発明のアナログ／デジタル変換回路
１１では、前記図２で示すように、各時定数素子Ｔ１〜
Ｔ７の帰還容量Ｃ１〜Ｃｎは、オーバーサンプリングの
倍数Ｎに対応して選択的に切換えられて使用される。し
たがって、各積分器Ｍ１〜Ｍ７の時定数は、サンプリン
グ周波数ＦｓをＮ倍でオーバーサンプリングを行うと
き、１／Ｎとなり、各帰還回路Ｍ１１〜Ｍ１３での部分
帰還ループによるゼロ点周波数もＮ倍となり、通常のサ
ンプリング周波数Ｆｓでの利用周波数帯域の上限をＦｈ
とするとき、前述のようなゼロ点制御によって、利用周
波数帯域のＳ／Ｎを確保しつつ、高域限界周波数をＮ・
Ｆｈまで拡大することができるようになる。
１１では、前記図２で示すように、各時定数素子Ｔ１〜
Ｔ７の帰還容量Ｃ１〜Ｃｎは、オーバーサンプリングの
倍数Ｎに対応して選択的に切換えられて使用される。し
たがって、各積分器Ｍ１〜Ｍ７の時定数は、サンプリン
グ周波数ＦｓをＮ倍でオーバーサンプリングを行うと
き、１／Ｎとなり、各帰還回路Ｍ１１〜Ｍ１３での部分
帰還ループによるゼロ点周波数もＮ倍となり、通常のサ
ンプリング周波数Ｆｓでの利用周波数帯域の上限をＦｈ
とするとき、前述のようなゼロ点制御によって、利用周
波数帯域のＳ／Ｎを確保しつつ、高域限界周波数をＮ・
Ｆｈまで拡大することができるようになる。
【００３２】図４（ｃ）に、Ｎ＝２として、サンプリン
グ周波数Ｆｓを前記４４．１（ｋＨｚ）の２倍の８８．
２（ｋＨｚ）でオーバーサンプリングした場合の量子化
ノイズ特性を示す。この図４（ｃ）から明らかなよう
に、各積分器Ｍ１〜Ｍ７の時定数が、１／２となること
によって、ゼロ点周波数は２倍となっている。
グ周波数Ｆｓを前記４４．１（ｋＨｚ）の２倍の８８．
２（ｋＨｚ）でオーバーサンプリングした場合の量子化
ノイズ特性を示す。この図４（ｃ）から明らかなよう
に、各積分器Ｍ１〜Ｍ７の時定数が、１／２となること
によって、ゼロ点周波数は２倍となっている。
【００３３】このようにして、音源製作などの用途に応
じたサンプリング周波数に対応する利用周波数帯域を得
ることができ、デジタル信号の伝送および記録などを行
うにあたって、利便性を向上することができる。
じたサンプリング周波数に対応する利用周波数帯域を得
ることができ、デジタル信号の伝送および記録などを行
うにあたって、利便性を向上することができる。
【００３４】なお、本発明の実施の他の形態として、図
５の積分器Ｍａで示すように、上述の各積分器Ｍ１〜Ｍ
７における時定数素子Ｔ１〜Ｔ７を固定の帰還容量Ｃで
実現し、これに代わって、時定数を決定するもう一つの
要素である前記入力抵抗Ｒ１〜Ｒ７を、相互に並列に配
列された入力抵抗Ｚ１〜Ｚｎと、それらを選択的に切換
えて使用するスイッチング素子ＳＷとによって実現する
ようにしてもよい。また、帰還容量Ｃ１〜Ｃｎと、前記
入力抵抗Ｚ１〜Ｚｎとを相互に組合わせて変化するよう
にしても同様の効果を得ることができる。
５の積分器Ｍａで示すように、上述の各積分器Ｍ１〜Ｍ
７における時定数素子Ｔ１〜Ｔ７を固定の帰還容量Ｃで
実現し、これに代わって、時定数を決定するもう一つの
要素である前記入力抵抗Ｒ１〜Ｒ７を、相互に並列に配
列された入力抵抗Ｚ１〜Ｚｎと、それらを選択的に切換
えて使用するスイッチング素子ＳＷとによって実現する
ようにしてもよい。また、帰還容量Ｃ１〜Ｃｎと、前記
入力抵抗Ｚ１〜Ｚｎとを相互に組合わせて変化するよう
にしても同様の効果を得ることができる。
【００３５】さらにまた、図６の積分器Ｍｂで示すよう
に、積分器を、積分段Ｍｃと、その前段に設けたゲイン
調整段Ｍｄとによって構成し、前記倍数Ｎに対応して、
ゲイン調整段Ｍｄでのゲインｇを１／Ｎとするようにし
てもよい。この場合、煩雑な時定数素子の切換えを行う
ことなく、任意の倍数Ｎに対して、連続可変で容易に対
応することができる。また、このゲイン調整と時定数調
整とが併用されてもよい。
に、積分器を、積分段Ｍｃと、その前段に設けたゲイン
調整段Ｍｄとによって構成し、前記倍数Ｎに対応して、
ゲイン調整段Ｍｄでのゲインｇを１／Ｎとするようにし
てもよい。この場合、煩雑な時定数素子の切換えを行う
ことなく、任意の倍数Ｎに対して、連続可変で容易に対
応することができる。また、このゲイン調整と時定数調
整とが併用されてもよい。
【００３６】本発明は、Ｎ＜１であるダウンサンプリン
グを行うにあたっても使用可能であることは言うまでも
ない。また、積分器の次数も、７次に限るものではな
い。
グを行うにあたっても使用可能であることは言うまでも
ない。また、積分器の次数も、７次に限るものではな
い。
【００３７】
【発明の効果】請求項１の発明に係るデルタシグマ変調
型アナログ／デジタル変換回路は、以上のように、サン
プリング周波数をＮ倍に変更してサンプリングを行うに
あたって、積分回路を構成する積分器の時定数素子の時
定数を１／Ｎとする。
型アナログ／デジタル変換回路は、以上のように、サン
プリング周波数をＮ倍に変更してサンプリングを行うに
あたって、積分回路を構成する積分器の時定数素子の時
定数を１／Ｎとする。
【００３８】それゆえ、積分器の積分カーブを所望とす
るサンプリング周波数に対応させることができ、所望と
する利用周波数帯域を得ることができる。
るサンプリング周波数に対応させることができ、所望と
する利用周波数帯域を得ることができる。
【００３９】また請求項２の発明に係るデルタシグマ変
調型アナログ／デジタル変換回路は、以上のように、サ
ンプリング周波数をＮ倍に変更してサンプリングを行う
にあたって、積分回路を構成する積分器のゲインを１／
Ｎとする。
調型アナログ／デジタル変換回路は、以上のように、サ
ンプリング周波数をＮ倍に変更してサンプリングを行う
にあたって、積分回路を構成する積分器のゲインを１／
Ｎとする。
【００４０】それゆえ、積分器の時定数素子を変更する
ことなく、ゲイン調整によって、容易にサンプリング周
波数に対応した積分カーブを得て、所望とする利用周波
数帯域を得ることができる。
ことなく、ゲイン調整によって、容易にサンプリング周
波数に対応した積分カーブを得て、所望とする利用周波
数帯域を得ることができる。
【００４１】さらにまた請求項３の発明に係るデルタシ
グマ変調型アナログ／デジタル変換回路は、以上のよう
に、サンプリング周波数をＮ倍に変更してサンプリング
を行うにあたって、積分回路を構成する積分器の時定数
素子の時定数および該積分器のゲインを変更することに
よって、該積分器の時定数を１／Ｎとする。
グマ変調型アナログ／デジタル変換回路は、以上のよう
に、サンプリング周波数をＮ倍に変更してサンプリング
を行うにあたって、積分回路を構成する積分器の時定数
素子の時定数および該積分器のゲインを変更することに
よって、該積分器の時定数を１／Ｎとする。
【００４２】それゆえ、たとえばオーバーサンプリング
を行うときには、積分回路を構成する積分器の時定数素
子の時定数を小さくするとともに、該積分器のためのゲ
インを小さくする。これによってもまた、サンプリング
周波数に対応した利用周波数帯域を得ることができる。
を行うときには、積分回路を構成する積分器の時定数素
子の時定数を小さくするとともに、該積分器のためのゲ
インを小さくする。これによってもまた、サンプリング
周波数に対応した利用周波数帯域を得ることができる。
【図１】本発明の実施の一形態のアナログ／デジタル変
換回路の電気的構成を示すブロック図である。
換回路の電気的構成を示すブロック図である。
【図２】前記アナログ／デジタル変換回路における積分
器内の時定数素子の具体的構成を示す電気回路図であ
る。
器内の時定数素子の具体的構成を示す電気回路図であ
る。
【図３】前記アナログ／デジタル変換回路の変換動作を
説明するための各部の波形図である。
説明するための各部の波形図である。
【図４】帰還回路でのゼロ点制御による量子化ノイズ分
布の変化を説明するためのグラフである。
布の変化を説明するためのグラフである。
【図５】本発明の実施の他の形態の積分器の電気回路図
である。
である。
【図６】本発明の実施のさらに他の形態の積分器の電気
回路図である。
回路図である。
【図７】典型的な従来技術のアナログ／デジタル変換回
路の電気的構成を示すブロック図である。
路の電気的構成を示すブロック図である。
１１ アナログ／デジタル変換回路 １２ 積分回路 １３ 加算器 １４ 量子化器 １５ デジタル／アナログ変換器 １８ 制御端子 Ｃ１〜Ｃｎ 帰還容量 Ｍ１〜Ｍ７ 積分器 Ｍ１１〜Ｍ１３ 帰還回路 Ｍａ 積分器 Ｍｂ 積分器 Ｒ１〜Ｒ７ 入力抵抗（時定数素子） ＳＷ スイッチング素子 Ｔ１〜Ｔ７ 時定数素子
Claims (3)
- 【請求項１】積分回路を備えて構成されるデルタシグマ
変調型アナログ／デジタル変換回路において、 サンプリング周波数をＮ倍に変更してサンプリングを行
うにあたって、前記積分回路を構成する積分器の時定数
素子の時定数を１／Ｎとすることを特徴とするデルタシ
グマ変調型アナログ／デジタル変換回路。 - 【請求項２】積分回路を備えて構成されるデルタシグマ
変調型アナログ／デジタル変換回路において、 サンプリング周波数をＮ倍に変更してサンプリングを行
うにあたって、前記積分回路を構成する積分器のゲイン
を１／Ｎとすることを特徴とするデルタシグマ変調型ア
ナログ／デジタル変換回路。 - 【請求項３】積分回路を備えて構成されるデルタシグマ
変調型アナログ／デジタル変換回路において、 サンプリング周波数をＮ倍に変更してサンプリングを行
うにあたって、前記積分回路を構成する積分器の時定数
素子の時定数および該積分器のゲインを変更することに
よって、該積分器の時定数を１／Ｎとすることを特徴と
するデルタシグマ変調型アナログ／デジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32329495A JP3328486B2 (ja) | 1995-12-12 | 1995-12-12 | デルタシグマ変調型アナログ／デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32329495A JP3328486B2 (ja) | 1995-12-12 | 1995-12-12 | デルタシグマ変調型アナログ／デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162743A true JPH09162743A (ja) | 1997-06-20 |
| JP3328486B2 JP3328486B2 (ja) | 2002-09-24 |
Family
ID=18153187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32329495A Expired - Lifetime JP3328486B2 (ja) | 1995-12-12 | 1995-12-12 | デルタシグマ変調型アナログ／デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3328486B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007260394A (ja) * | 2006-03-29 | 2007-10-11 | Medison Co Ltd | 超音波システムでシグマ−デルタアナログ−デジタル変換器を用いた受信集束装置 |
| US20120200440A1 (en) * | 2011-02-07 | 2012-08-09 | Renesas Electronics Corporation | A/d converter and semiconductor device |
-
1995
- 1995-12-12 JP JP32329495A patent/JP3328486B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007260394A (ja) * | 2006-03-29 | 2007-10-11 | Medison Co Ltd | 超音波システムでシグマ−デルタアナログ−デジタル変換器を用いた受信集束装置 |
| US20120200440A1 (en) * | 2011-02-07 | 2012-08-09 | Renesas Electronics Corporation | A/d converter and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3328486B2 (ja) | 2002-09-24 |
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