KR102044725B1 - 전원 제어 장치 - Google Patents

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타케히사 사토
로 야마모토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 데이터 처리 장치를 포함하는 전원 제어 장치의 구성에서, 편리성을 해치지 않고, 데이터 처리 장치에서의 대기 전력의 저감을 도모하는 것을 과제로 한다. 메인 스위치에 의해 외부 장치에 전원을 공급하는 전원 제어 장치의 구성에서, 전원 제어 장치 내에 데이터 처리 장치를 제공하고, 메인 스위치를 제어하는 구성에 더하여; 데이터 처리 장치에 전원을 공급하는 서브 스위치를 제공하고; 이 데이터 처리 장치에 휘발성 기억부 및 비휘발성 기억부를 제공하는 구성으로 한다. 그리고 데이터 처리 장치의 비휘발성 기억부에서 데이터를 기억하는 기간에 서브 스위치를 오프로 하고, 데이터 처리 장치로의 전원 공급을 간헐적으로 정지하는 제어를 행하는 구성으로 한다.

Description

전원 제어 장치{POWER SUPPLY CONTROL DEVICE}
본 발명은, 데이터 처리 기능을 포함하는 전원 제어 장치에 관한 것이다. 구체적으로는 전원 공급을 정지해도 데이터의 유지가 가능한 데이터 처리 장치를 포함한 전원 제어 장치에 관한 것이다.
단 본 명세서에서 전원 제어 장치는 전자 기기 등 외부 장치로의 전원 공급을 제어할 수 있는 장치를 말한다. 예를 들면, 멀티 탭(테이블 탭이라고도 함), AC 어댑터, 상용 전원의 콘센트구, 또는 외부 장치 내의 전원 회로에 전원을 공급하기 위하여 외부 장치 내부에 제공된 장치도 전원 제어 장치이다.
근년, 지구 온난화나 에너지 문제에 대한 관심이 높아져, 저소비 전력화 기술에 대한 요구가 커지고 있다. 일상으로 이용되는 전자 기기에서, 편리성을 해치지 않고 저소비 전력화가 도모된 제품의 개발이 활발하다.
전자 기기의 저소비 전력화는 전자 기기를 동작시키는 기간에 중요하지만, 전자 기기가 동작하지 않는 기간에도 중요하다. 즉, 대기시의 소비 전력(이하, 대기 전력)의 삭감이 중요해진다.
이 대기 전력 삭감의 문제에 대하여 특허문헌 1은 전원 제어 장치인 멀티 탭에 주목하고, 이 멀티 탭에 데이터 처리 장치인 CPU(Central　Processing　Unit)를 제공하는 구성에 대하여 개시하고 있다. 특허문헌 1에서는 멀티 탭에 제공된 CPU를 이용하여, 전자 기기의 사용 상황에 따라 전원 공급을 제어하는 구성을 개시하고 있다.
일본국 특개 2006-172723호 공보
데이터 처리 장치인 CPU를 전원 제어 장치인 멀티 탭에 제공한 특허문헌 1의 구성에서는 전자 기기에서의 대기 전력을 삭감할 수 있지만, 전원 제어 장치에 제공된 데이터 처리 장치인 CPU의 대기 전력을 삭감할 수 없다.
그러므로 본 발명의 일양태는 데이터 처리 장치를 포함하는 전원 제어 장치의 구성에서, 편리성을 해치지 않고, 데이터 처리 장치에서의 대기 전력의 저감을 도모하는 것을 과제의 하나로 한다.
상기 과제를 해결하기 위하여 본 발명의 일양태에서는, 메인 스위치(제 1 스위치)에 의해 외부 장치에 전원 공급을 행하는 전원 제어 장치는 다음의 구성을 가진다: 전원 제어 장치 내에 데이터 처리 장치를 제공하여 메인 스위치의 제어를 행하는 구성; 데이터 처리 장치에 전원을 공급하는 서브 스위치(제 2 스위치)를 제공하여 이 데이터 처리 장치에 휘발성 기억부 및 비휘발성 기억부를 제공하는 구성을 가진다. 그리고 본 발명의 일양태에서는 데이터 처리 장치의 비휘발성 기억부에서 데이터를 기억하는 기간에 서브 스위치를 오프로 하고, 데이터 처리 장치로의 전원 공급을 간헐적으로 정지하는 제어를 행하는 구성으로 한다.
본 발명의 일양태는 휘발성 기억부, 및 비휘발성 기억부를 포함하는 데이터 처리 장치와, 데이터 처리 장치의 제어에 따라 외부 장치로의 전원 공급을 행하는 제 1 스위치와, 데이터 처리 장치의 제어에 따라 데이터 처리 장치로의 전원 공급을 행하는 제 2 스위치를 포함하고; 데이터 처리 장치는 외부 장치의 사용 상황에 따른 제 1 스위치의 제어를 행함과 동시에; 휘발성 기억부에 데이터를 기억하는 기간에, 제 2 스위치를 온으로 하고, 비휘발성 기억부에 데이터를 기억하는 기간에, 제 2 스위치를 오프로 하는 장치인, 전원 제어 장치이다.
본 발명의 일양태는 휘발성 기억부, 비휘발성 기억부, 및 타이머 회로를 포함하는 데이터 처리 장치와, 데이터 처리 장치의 제어에 따라 외부 장치로의 전원 공급을 행하는 제 1 스위치와, 데이터 처리 장치의 제어에 따라 데이터 처리 장치로의 전원 공급을 행하는 제 2 스위치를 포함하고; 데이터 처리 장치는 외부 장치의 사용 상황에 따른 제 1 스위치의 제어를 행함과 동시에; 휘발성 기억부에 데이터를 기억하는 기간에, 제 2 스위치를 온으로 하고, 비휘발성 기억부에 데이터를 기억하는 기간에 제 2 스위치를 오프로 하고; 타이머 회로로부터의 신호에 따라 제 2 스위치를 온으로 하는 장치인, 전원 제어 장치이다.
본 발명의 일양태는 휘발성 기억부, 비휘발성 기억부, 및 타이머 회로를 포함하는 데이터 처리 장치와; 외부 장치로부터의 신호를 검출하는 신호 검출 회로와; 인체 감지 센서 회로와; 외부 장치의 정보를 기억하기 위한 비휘발성 메모리와; 데이터 처리 장치의 제어에 따라 외부 장치로의 전원 공급을 행하는 제 1 스위치와; 데이터 처리 장치의 제어에 따라 데이터 처리 장치로의 전원 공급을 행하는 제 2 스위치를 포함하는 전원 제어 장치이다. 비휘발성 메모리는 신호 검출 회로에서 검출하는 외부 장치로부터의 신호를 기억하는 회로이며; 데이터 처리 장치는 외부 장치의 사용 상황에 따른 제 1 스위치의 제어를 행함과 동시에; 휘발성 기억부에 데이터를 기억하는 기간에, 제 2 스위치를 온으로 하고, 비휘발성 기억부에 데이터를 기억하는 기간에 제 2 스위치를 오프로 하고; 신호 검출 회로 또는 인체 감지 센서 회로로부터의 신호, 혹은 타이머 회로로부터의 신호에 따라 제 2 스위치를 온으로 하는 전원 제어 장치이다.
본 발명의 일양태에서, 제 2 스위치와 데이터 처리 장치와의 사이에는 정류 회로, AC/DC 컨버터, 및 DC/DC 컨버터가 제공되어 있는 전원 제어 장치가 바람직하다.
본 발명의 일양태에서, 데이터 처리 장치는 비휘발성 기억부에 데이터를 기억하는 기간에 제 2 스위치를 오프로 하는 것과 동시에, AC/DC 컨버터 및 DC/DC 컨버터의 동작을 정지하는 제어를 행하는 장치인 전원 제어 장치가 바람직하다.
본 발명의 일양태에서, DC/DC 컨버터와 데이터 처리 장치와의 사이의 배선에는 용량 소자가 전기적으로 접속되어 있고, 데이터 처리 장치는 용량 소자가 접속된 배선의 전위를 검출하는 전압 모니터 회로를 포함하고, 전압 모니터 회로는 검출하는 전위에 따라 제 2 스위치를 온으로 하는 장치인 전원 제어 장치가 바람직하다.
본 발명의 일양태에서, 비휘발성 기억부는 산화물 반도체층을 포함하는 트랜지스터를 이용한 전하의 유지에 의해 데이터의 유지를 행하는 회로를 포함하는 전원 제어 장치가 바람직하다.
본 발명의 일양태의 전원 제어 장치는 데이터 처리 장치에 전원 공급을 행하는 서브 스위치와, 서브 스위치를 제어하는 데이터 처리 장치를 포함함으로써, 데이터 처리 장치로의 전원 공급을 간헐적으로 정지시키고, 저소비 전력화를 도모할 수 있다. 또한 본 발명의 일양태의 전원 제어 장치는 서브 스위치의 제어를 행하는 데이터 처리 장치에서 휘발성 기억부 및 비휘발성 기억부를 포함하고, 서브 스위치를 오프로 할 때에 데이터를 휘발성 기억부로부터 비휘발성 기억부에 저장시킬 수 있기 때문에; 데이터 처리 장치의 성능을 저하시키지 않고 데이터 처리 장치로의 전원 공급을 정지할 수 있다.
본 발명의 일양태의 전원 제어 장치는 외부 장치로부터의 신호를 검출하는 신호 검출 회로, 및 인체 감지 센서 회로를 포함하고, 외부 장치로의 전원 공급이 필요할 때 메인 스위치 및 서브 스위치를 온으로 할 수 있다. 그러므로 데이터 처리 장치는 외부 장치로의 전원 공급, 및 데이터 처리 장치로의 전원 공급과 같은 동작을 필요에 따라서 행할 수 있고, 외부 장치의 대기 전력의 삭감 및 데이터 처리 장치에서의 간헐적인 전원 공급의 정지에 의한 저소비 전력화를 도모할 수 있다.
도 1은 전원 제어 장치의 구성을 나타내는 블록도.
도 2는 전원 제어 장치의 구성을 나타내는 블록도.
도 3은 데이터 처리 장치의 구성을 나타내는 블록도.
도 4의 (A) 및 도 4의 (B)는 데이터 처리 장치가 갖는 휘발성 기억부 및 비휘발성 기억부의 구성을 나타내는 블록도.
도 5는 휘발성 기억부 및 비휘발성 기억부의 동작을 설명하는 타이밍 차트도.
도 6의 (A) 및 도 6의 (B)는 비휘발성 기억부의 구성예를 설명하는 회로도.
도 7은 전원 제어 장치의 동작을 설명하기 위한 플로 차트도.
도 8은 전원 제어 장치의 동작을 설명하기 위한 플로 차트도.
도 9는 전원 제어 장치의 동작을 설명하기 위한 플로 차트도.
도 10은 오프 전류를 설명하기 위한 아레니우스 도표.
이하, 본 발명의 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 단 이하에 설명하는 발명의 구성에서, 같은 물건을 가리키는 부호는 다른 도면 간에서 공통으로 한다.
도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다. 단 도면은, 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다. 예를 들면, 다음과 같은 예가 포함될 수 있다: 노이즈에 의한 신호, 전압, 혹은 전류의 편차, 또는 타이밍의 차이에 의한 신호, 전압, 혹은 전류의 편차: 등이 포함될 수 있다.
단, 본 명세서 등에서 트랜지스터란 게이트와, 드레인과, 소스를 포함한 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극)의 사이에 채널 영역을 갖고 있고, 드레인과 채널 영역과 소스를 통하여 전류를 흘려보낼 수 있다.
여기서, 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스로서 기능하는 부분, 및 드레인으로서 기능하는 부분을 소스 또는 드레인이라고 부르지 않고, 소스와 드레인 중 한쪽을 제 1 전극이라고 표기하고, 소스와 드레인 중 다른 한쪽을 제 2 전극이라고 표기하는 경우가 있다.
본 명세서에서 이용하는 "제 1", "제 2", "제 3"이라고 하는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니라는 것을 부기한다.
단 본 명세서에서, "A와 B가 접속되어 있다"란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, "A와 B가 전기적으로 접속되어 있다"는 것은, A와 B와의 사이에 어떠한 전기적 작용을 갖는 대상물이 존재할 때, A와 B와의 전기 신호의 수수가 가능한 것을 말한다.
단 본 명세서에서, "위에", "아래에" 등의 배치를 나타내는 어구는 구성들간의 위치 관계를 도면을 참조하여 설명하기 위하여, 편의상 이용하였다. 또한, 구성들간의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화하는 것이다. 따라서, 본 명세서에서 설명한 어구로 한정되지 않고, 상황에 따라 적절히 바꿀 수 있다.
단 도면에서 블록도의 각 회로 블록의 배치는 설명을 위해 위치 관계를 특정하는 것이다. 따라서, 다른 회로 블록에서 다른 기능을 실현하도록 도면에서 나타내고 있어도, 실제 회로나 영역에서는 같은 회로나 같은 영역 내에서 다른 기능을 실현할 수 있도록 제공되어 있는 경우도 있다. 또한 도면에서 블록도의 각 회로 블록의 기능은 설명을 위해 기능을 특정하는 것이다. 따라서, 하나의 회로 블록으로서 나타내고 있어도, 실제 회로나 영역에서는 하나의 회로 블록에서 행하는 처리를 복수의 회로 블록에서 행하도록 제공되어 있는 경우도 있다.
(실시형태 1)
도 1에, 전원 제어 장치의 구성을 나타내는 블록도의 일례를 나타낸다. 도 1에 도시하는 전원 제어 장치(100)는 단자(AC_IN) 및 단자(AC_INB)에 의해 입력되는 교류 신호를 단자(AC_OUT) 및 단자(AC_OUTB)에 의해 출력함으로써 외부 장치로의 전원 공급을 행하는 것이다.
전원 제어 장치(100)는 메인 스위치(101)(제 1 스위치라고도 함), 서브 스위치(102)(제 2 스위치라고도 함), 및 데이터 처리 장치(103)를 포함한다. 전원 제어 장치(100)는 그 밖에도, 정류 회로(104), AC/DC 컨버터(105), DC/DC 컨버터(106), 용량 소자(107) 및 비휘발성 메모리(108)를 포함한다. 데이터 처리 장치(103)는 휘발성 기억부(109) 및 비휘발성 기억부(110)를 포함한다.
메인 스위치(101)는 온이 됨으로써 단자(AC_IN) 및 단자(AC_INB)에 의해 입력되는 교류 신호를 단자(AC_OUT) 및 단자(AC_OUTB)에 의해 외부 장치에 출력한다. 메인 스위치(101)는 오프가 됨으로써 단자(AC_IN) 및 단자(AC_INB)에 의해 입력되는 교류 신호를 단자(AC_OUT) 및 단자(AC_OUTB)에 의해 외부 장치에 출력하는 것을 정지한다. 메인 스위치(101)는 데이터 처리 장치(103)의 제어로, 외부 장치의 사용 상황에 따른 온 또는 오프가 전환된다. 메인 스위치(101)를 오프로 함으로써, 외부 장치의 대기 전력을 삭감할 수 있다.
서브 스위치(102)는 온이 됨으로써 단자(AC_IN) 및 단자(AC_INB)에 의해 입력되는 교류 신호를 정류 회로(104)에 출력한다. 서브 스위치(102)는 오프가 됨으로써 단자(AC_IN) 및 단자(AC_INB)에 의해 입력되는 교류 신호를 정류 회로(104)에 출력하는 것을 정지한다. 서브 스위치(102)는 데이터 처리 장치(103)의 제어로 온 또는 오프가 전환된다.
본 명세서에서 설명하는 메인 스위치 및 서브 스위치로서는 릴레이 회로와 같이 기계적으로 동작할 수 있는 스위치나, 사이리스터 또는 파워 트랜지스터와 같이 전기적으로 동작할 수 있는 스위치를 이용할 수 있다.
정류 회로(104)는 입력되는 교류 신호를 정류화하기 위한 회로이다.
AC/DC 컨버터(105)는 정류 회로(104)에서 정류화된 리플을 포함한 전류를 평활화하여 직류 전류로 하고, 역률을 조정하기 위한 회로이다.
DC/DC 컨버터(106)는 AC/DC 컨버터(105)에서 변환된 직류 전류를 데이터 처리 장치(103)가 동작할 수 있는 전압의 직류 전류로 하기 위한 회로이다.
용량 소자(107)는 DC/DC 컨버터(106)에서 얻어진 데이터 처리 장치(103)가 동작할 수 있는 전압을 유지하기 위하여 제공된다.
비휘발성 메모리(108)는 데이터 처리 장치(103)에서 처리하는 데이터 또는 프로그램을 기억하기 위한 회로이다. 단 비휘발성 메모리(108)에 포함되는 메모리 소자로서는 플래시 메모리 외에, 강유전체 메모리(FeRAM), 자기 메모리(MRAM), 상 변화 메모리(PRAM), 전계 유발 거대 저항 변화를 이용한 저항 변화형 메모리(ReRAM)를 포함하면 좋다. 또는 전원 공급이 정지되어도 데이터의 유지가 가능한 메모리 소자이면, 다른 메모리 소자라도 좋다.
데이터 처리 장치(103)에 포함되는 휘발성 기억부(109)는 전원 공급을 하고 있을 때에 데이터 처리 장치(103)에서 연산을 행하고, 이 연산의 결과 또는 연산에 이용하는 데이터, 혹은 프로그램을 기억하는 기억 회로이다. 이 기억 회로는 데이터 처리 장치(103) 내의 일시적인 데이터를 기억하는 기능을 갖는 레지스터에 상당하는 회로이다. 휘발성 기억부(109)는 일례로서는 플립플롭을 이용하여 형성할 수 있다. 휘발성 기억부(109)에서의 기억은, 비휘발성 기억부(110)에서의 데이터의 기억보다 고속으로 행하는 구성으로 하는 것이 바람직하다. 휘발성 기억부(109)에서의 데이터의 기억을 고속으로 행하게 함으로써, 데이터 처리 장치(103)의 성능을 향상시킬 수 있다.
데이터 처리 장치(103)에 포함되는 비휘발성 기억부(110)는 전원 공급을 하지 않는 때에 데이터 처리 장치(103) 내에 기억된 연산의 결과 또는 연산에 이용하는 데이터, 혹은 프로그램을 기억하기 위한 회로이다. 비휘발성 기억부(110)는 일례로서는 비휘발성을 갖는 메모리 소자를 이용하여 형성할 수 있다.
데이터 처리 장치(103)는 메인 스위치(101)의 온 또는 오프의 제어, 서브 스위치(102)의 온 또는 오프의 제어, 및 전원 제어 장치(100) 내에 제공되는 장치를 동작시킬 때에 필요한 연산 처리를 행한다.
예를 들면 데이터 처리 장치(103)는 일정 기간마다 연산 처리 중인 데이터를 휘발성 기억부(109)로부터 비휘발성 기억부(110)에 저장시키고, 서브 스위치(102)를 오프로 하는 동작을 행한다. 또한 데이터 처리 장치(103)는 서브 스위치(102)를 온으로 하고, 비휘발성 기억부(110)에 저장시킨 데이터를 휘발성 기억부(109)에 복귀시켜 다시 연산 처리를 행하는 동작을 행한다.
또 데이터 처리 장치(103)는 전원 제어 장치(100) 내에 센서나 신호 검출 회로를 제공하여 외부 장치로부터의 신호나 센서로부터의 신호를 기초로 연산 처리를 행하고, 필요에 따라서 메인 스위치(101)의 온 또는 오프의 제어를 행하는 구성으로 할 수도 있다.
이상의 본 실시형태에서 나타낸 구성에 의해, 비휘발성 기억부에서 데이터를 기억하는 기간에 서브 스위치를 오프로 하고, 그 사이 연산 처리 중인 데이터를 비휘발성 기억부에 저장시킬 수 있다. 그리고 다시 연산 처리를 진행시키는 경우에는 서브 스위치를 온으로 하여 저장시킨 데이터를 복귀시킴으로써, 중단한 연산 처리를 재개할 수 있다. 그러므로, 데이터 처리 장치의 성능을 저하시키지 않고, 데이터 처리 장치로의 전원 공급을 간헐적으로 정지하는 제어를 행하는 구성으로 할 수 있다. 그리고 본 발명의 일양태에 의하면, 데이터 처리 장치로의 전원 공급을 간헐적으로 정지할 수 있기 때문에; 저소비 전력화를 도모할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 전원 제어 장치에서, 외부 장치에서 소비하는 전력을 모니터하여, 데이터 처리 장치를 정지한 기간에 절전한 전력을 표시부에 표시하는 등의 구체적인 기능을 부여한 구성을 나타내고, 그 동작에 대하여 상세히 서술한다.
＜전원 제어 장치의 구성＞
도 2에, 도 1의 전원 제어 장치(100)에 복수의 구성을 추가한 전원 제어 장치(200)의 구성을 나타내는 블록도의 일례를 나타낸다. 도 2에 도시하는 전원 제어 장치(200)는 단자(AC_IN) 및 단자(AC_INB)에 의해 입력되는 교류 신호를 단자(AC_OUT) 및 단자(AC_OUTB)에 의해 출력함으로써 외부 장치로의 전원 공급을 행하는 것이다.
전원 제어 장치(200)는 메인 스위치(201), 서브 스위치(202), 및 데이터 처리 장치(203)를 포함한다. 전원 제어 장치(200)는 그 밖에도, 정류 회로(204), AC/DC 컨버터(205), DC/DC 컨버터(206), 용량 소자(207), 비휘발성 메모리(208), 전류 검출 회로(212), 신호 검출 회로(213), 인체 감지 센서 회로(214) 및 표시부(215)를 포함한다. 데이터 처리 장치(203)는 휘발성 기억부(209), 비휘발성 기억부(210) 및 타이머 회로(211)를 포함한다. 도 2에서 전원 제어 장치(200)는 외부에 제공된 외부 장치(216)에 전원 공급을 행하는 구성에 대하여 나타낸다.
메인 스위치(201)는 온이 됨으로써 단자(AC_IN) 및 단자(AC_INB)에 의해 입력되는 교류 신호를 단자(AC_OUT) 및 단자(AC_OUTB)에 의해 외부 장치에 출력한다. 또한 메인 스위치(201)는 오프가 됨으로써 단자(AC_IN) 및 단자(AC_INB)에 의해 입력되는 교류 신호를 단자(AC_OUT) 및 단자(AC_OUTB)에 의해 외부 장치에 출력하는 것을 정지한다. 메인 스위치(201)는 데이터 처리 장치(203)의 제어로, 외부 장치의 사용 상황에 따른 온 또는 오프가 전환된다.
서브 스위치(202)는 온이 됨으로써 단자(AC_IN) 및 단자(AC_INB)에 의해 입력되는 교류 신호를 정류 회로(204)에 출력한다. 서브 스위치(202)는 오프가 됨으로써 단자(AC_IN) 및 단자(AC_INB)에 의해 입력되는 교류 신호를 정류 회로(204)에 출력하는 것을 정지한다. 서브 스위치(202)는 데이터 처리 장치(203)의 제어로 온 또는 오프가 전환된다.
정류 회로(204)는 입력되는 교류 신호를 정류화하기 위한 회로이다.
AC/DC 컨버터(205)는 정류 회로(204)에서 정류화된 리플을 포함한 전류를 평활화하고, 직류 전류로 하기 위한 회로이다.
DC/DC 컨버터(206)는 AC/DC 컨버터(205)에서 변환된 직류 전류를 데이터 처리 장치(203)가 동작할 수 있는 전압의 직류 전류로 하기 위한 회로이다.
용량 소자(207)는 DC/DC 컨버터(206)에서 얻어진 데이터 처리 장치(203)가 동작할 수 있는 전압을 유지하기 위하여 제공된다. 단 도 2에서는 용량 소자(207)의 한쪽의 전극에 접속되는 배선의 전위를 고전원 전위(VDD)로 하고, 다른 한쪽의 전극에 접속되는 배선의 전위를 그라운드 전위(GND)로서 도시하고 있다.
비휘발성 메모리(208)는 데이터 처리 장치(203)에서 처리하는 데이터 또는 프로그램을 기억하기 위한 회로이다. 단 비휘발성 메모리(208)에 포함되는 메모리 소자로서는 플래시 메모리 외에, FeRAM, MRAM, PRAM, ReRAM을 포함하면 좋다. 전원 공급이 정지되어도 데이터의 유지가 가능한 메모리 소자라면, 다른 메모리 소자여도 좋다.
전류 검출 회로(212)는 데이터 처리 장치(203)의 지령에 의해, 외부 장치(216)에서 소비되는 전류값을 검출하는 회로이다. 검출된 외부 장치(216)에서 소비되는 전류값은 데이터 처리 장치(203)에 출력되고, 연산 처리에 의해 전력값으로 변환되어, 비휘발성 메모리(208)에 기억된다. 단 본 실시형태에서 나타내는 전류 검출 회로(212)는 전원 제어 장치에서 연산하기 위한 데이터를 취득하기 위하여 제공되는 검출 회로의 일례이며, 다른 물리량을 취득하기 위한 회로로 치환할 수 있다.
신호 검출 회로(213)는 외부 장치(216)로부터의 신호를 수신하고, 수신한 신호를 데이터 처리 장치(203)에 출력하거나, 또는 비휘발성 메모리(208)에 기억하는 회로이다. 예를 들면 외부 장치(216)로부터 수신하는 신호가 이 외부 장치(216)의 ID 정보인 경우는 ID 정보에 관한 데이터를 비휘발성 메모리(208)에 기억한다. 외부 장치(216)에서 소비되는 전력량의 표시를 요구하기 위한 신호라면, 이 신호를 데이터 처리 장치(203)에 출력하고, 데이터 처리 장치(203)로 전력량의 연산을 행한다. 단 외부 장치(216)로부터의 신호 검출 회로(213)로의 신호는 전자파나 적외선을 이용한 무선에 의한 송수신이 적합하다.
인체 감지 센서 회로(214)는 주위의 사람의 움직임이나, 전원 제어 장치 주변에서의 움직임을 검출하고, 전기 신호로서 출력하기 위한 회로이다. 구체적으로는 진동 센서, 온도 센서, 카메라 등을 제공하여 주위의 사람의 움직임이나, 전원 제어 장치 주변에서의 움직임을 검출했을 때에, 전기 신호를 데이터 처리 장치(203)에 출력한다.
표시부(215)는 데이터 처리 장치(203)의 연산 처리에 의해 얻어진 외부 장치(216)에서의 소비 전력량을 표시하는 것이다. 표시부(215)는 액정 표시 장치나 EL 표시 장치 외에, LED의 점등에 의한 표시여도 좋다. 단 본 실시형태에서 나타내는 표시부(215)는 데이터 처리 장치(203)의 연산 처리에 의해 얻어진 데이터를 출력하기 위한 장치의 일례이며, 연산 처리에 의해 얻어진 데이터를 이용하는 장치로 치환할 수 있다.
데이터 처리 장치(203)에 포함되는 휘발성 기억부(209)는 전원 공급을 하고 있을 때에 데이터 처리 장치(203)에서 연산을 행하고, 이 연산의 결과 또는 연산에 이용하는 데이터, 혹은 프로그램을 기억하는 기억 회로이다. 이 기억 회로는 데이터 처리 장치(203) 내의 일시적인 데이터를 기억하는 기능을 갖는 레지스터에 상당하는 회로이다. 휘발성 기억부(209)는 일례로서는 플립플롭을 이용하여 형성할 수 있다. 휘발성 기억부(209)에서의 기억은, 비휘발성 기억부(210)에서의 데이터의 기억보다 고속으로 행하는 구성으로 하는 것이 바람직하다. 휘발성 기억부(209)에서의 데이터의 기억을 고속으로 행하게 함으로써, 데이터 처리 장치(203)의 성능을 향상시킬 수 있다.
데이터 처리 장치(203)에 포함되는 비휘발성 기억부(210)는 전원 공급을 하지 않는 때에 데이터 처리 장치(203) 내에 기억된 연산의 결과 또는 연산에 이용하는 데이터, 혹은 프로그램을 기억하기 위한 회로이다. 비휘발성 기억부(210)는 일례로서는 비휘발성을 갖는 메모리 소자를 이용하여 형성할 수 있다.
데이터 처리 장치(203)에 포함되는 타이머 회로(211)는 데이터 처리 장치(203)에 의해 서브 스위치(202)를 온으로 하는 동작을 행하게 하기 위한 신호를 생성하는 회로이다. 타이머 회로(211)는 워치도그 회로(watchdog circuit)를 이용하여 형성할 수 있다.
단, 타이머 회로(211)로의 전원 공급은, 상술한 휘발성 기억부(209) 및 비휘발성 기억부(210)와는 별도로 행해진다. 즉, 타이머 회로(211)는 휘발성 기억부(209) 및 비휘발성 기억부(210)로의 전원 공급이 정지되어도 동작할 수 있다. 타이머 회로(211)는 용량 소자(207)에 의해 유지되는 고전원 전위(VDD) 및 그라운드 전위(GND)를 전원 전압으로서 동작할 수 있다. 따라서, 연산 처리와는 별도로, 일정 기간마다 서브 스위치(202)의 온 또는 오프의 제어를 행할 수 있다.
＜데이터 처리 장치의 구성＞
다음에, 데이터 처리 장치(203)에 대하여, 블록도를 이용하여 설명한다.
도 3에는 데이터 처리 장치(203)의 블록도의 일례를 나타낸다. 도 3에 도시하는 블록도에서 데이터 처리 장치(203)는 크게 나누어 데이터 처리부(400), 워치도그 회로(410), 전압 모니터 회로(413) 및 파워 트랜지스터(414)를 가진다. 데이터 처리부(400)는 어드레스 관리부(401), 프로그램 메모리(402), 명령 레지스터(403), 명령 디코더(404), 제어부(405), 레지스터군(406), 및 연산기에 상당하는 ALU(407)(Arithmetic　logic　unit), 연산 레지스터(408)를 포함한다. 워치도그 회로(410)는 카운터 회로(411) 및 제어 회로(412)를 포함한다.
단, 도 2에 나타낸 휘발성 기억부(209) 및 비휘발성 기억부(210)는 데이터 처리부(400)에 포함되는 명령 레지스터(403), 레지스터군(406), 및 연산 레지스터(408)의 각 레지스터에 이용하는 회로에 대응하지만, 여기에서는 대응 관계의 도시를 생략하였다.
데이터 처리부(400)에 포함되는 어드레스 관리부(401)는 제어부(405)의 제어에 의해, 프로그램 메모리(402)로부터 명령을 판독하기 위한 어드레스를 지정하고, 명령 레지스터(403)에 명령을 주입한다. 또한 어드레스 관리부(401)는 레지스터군(406)의 어드레스를 관리한다.
데이터 처리부(400)에 포함되는 프로그램 메모리(402)는 명령 레지스터(403)에 주입하는 복수의 명령이 기억되어 있다. 명령은 어드레스가 지정됨으로써 데이터 버스를 통하여 명령 레지스터에 주입된다.
데이터 처리부(400)에 포함되는 명령 레지스터(403)는 프로그램 메모리(402)에 의해 주입된 명령을 받아, 명령 디코더(404)에 출력한다.
데이터 처리부(400)에 포함되는 명령 디코더(404)는 명령 레지스터(403)에 의해 받은 명령을 디코드하여, 제어부(405)에 처리를 행하게 한다.
데이터 처리부(400)에 포함되는 제어부(405)는 디코드된 명령에 따라 레지스터군(406) 또는 연산 레지스터(408)에 기억된 데이터를 ALU(407)에 판독하도록 제어하고, 명령에 기초한 연산 처리를 ALU(407)에 실행시킨다. 단, 도 2에 도시하는 블록도에서 연산 처리를 행하는 데이터의 예로서는 전류 검출 회로(212)에서 검출하는 전류값에 기초한 신호, 비휘발성 메모리(208)에 기억된 외부 장치(216)의 ID 정보, 표시부(215)에 표시를 행하기 위한 표시용 프로그램 등을 포함한다.
데이터 처리부(400)에 포함되는 레지스터군(406)은, 명령에 이용하는 데이터, 및 연산 결과를 일시적으로 기억한다.
데이터 처리부(400)에 포함되는 ALU(407)는 레지스터군(406) 또는 연산 레지스터(408)에 의해 입력되는 데이터를 연산 처리하고, 다시 레지스터군(406) 또는 연산 레지스터(408)에 기억한다.
데이터 처리부(400)에 포함되는 연산 레지스터(408)는 레지스터군(406) 또는 프로그램 메모리(402)에 의해 데이터를 전송하고, ALU(407)에 출력한다.
이상 설명한 데이터 처리부(400)의 동작은 페치, 디코드, 실행, 라이트 백(write back)과 같은 동작으로 크게 나눌 수 있다. 구체적으로는 페치 처리에 의해, 프로그램 메모리(402)의 어드레스를 지정하고, 명령을 명령 레지스터(403)에 주입한다. 디코드 처리에 의해, 명령 레지스터(403)에 주입된 명령을 명령 디코더(404)에서 번역한다. 제어부(405)는 번역된 명령에 따라, 레지스터군(406)에 기억된 데이터 및 ALU(407)를 제어하여 연산 처리를 행한다. 라이트 백 처리는 ALU(407)에서 연산된 결과를 레지스터군(406)에 기록하고, 기록한 데이터를 다시 연산 레지스터(408)에 되돌리는 처리를 행한다.
단, 데이터 처리부(400)가 연산 처리를 행할 때, 데이터를 기록하는 명령 레지스터(403), 레지스터군(406), 및 연산 레지스터(408)의 각 레지스터에서는 이 레지스터의 휘발성 기억부에 데이터를 일시적으로 기억하는 구성이 된다. 또한 데이터 처리부(400)로의 전원 공급을 정지할 때, 명령 레지스터(403), 레지스터군(406), 및 연산 레지스터(408)의 각 레지스터에서는 이 레지스터의 휘발성 기억부의 데이터를 비휘발성 기억부에 저장하여 기억하는 구성이 된다.
워치도그 회로(410)에 포함되는 카운터 회로(411)는 수정 발진기 등으로부터의 기준 클록 신호를 기초로 하여 일정 기간마다 제어 회로(412)에 신호를 출력하기 위한 회로이다.
워치도그 회로(410)에 포함되는 제어 회로(412)는 신호 검출 회로(213) 또는 인체 감지 센서 회로(214)로부터 수신하는 신호, 카운터 회로(411)로부터의 신호, 또는 전압 모니터 회로(413)로부터의 신호에 따라, 파워 트랜지스터(414)의 도통 상태의 제어, 메인 스위치(201) 및 서브 스위치(202)의 온 또는 오프의 제어, 및 데이터 처리부(400)가 갖는 각 레지스터에서의 휘발성 기억부의 데이터를 비휘발성 기억부에 저장시키는 신호를 출력하는 제어를 행하는 회로이다.
전압 모니터 회로(413)는 고전원 전위(VDD)가 공급되는 배선의 전위를 모니터하고, 상기 전위가 데이터 처리 장치(203)의 구동 전압을 밑돌지 않도록 제어하기 위한 회로이다. 구체적으로는 구동 전압보다 조금 높은 레퍼런스의 전위와 고전원 전위(VDD)를 컴퍼레이터를 이용해 비교하여, 고전원 전위(VDD)가 레퍼런스의 전위를 밑돌았을 경우에 제어 회로(412)에 신호를 출력하는 구성으로 하면 좋다.
파워 트랜지스터(414)는 제어 회로(412)로부터의 신호에 따라 도통 상태와 비도통 상태를 전환하고, 데이터 처리부(400)의 전원 공급 여부를 제어하는 트랜지스터이다. 단, 도 3에서는 파워 트랜지스터(414)를 그라운드 전위(GND) 측에 제공하는 구성으로 하고 있지만, 고전원 전위(VDD) 측에 제공되는 구성으로 해도 좋다.
단, 워치도그 회로(410) 및 전압 모니터 회로(413)로의 전원 공급은 데이터 처리부(400)와는 별도로 행해진다. 즉, 워치도그 회로(410) 및 전압 모니터 회로(413)는 파워 트랜지스터(414)를 비도통 상태로 함으로써 데이터 처리부(400)로의 전원 공급이 정지되어도 동작할 수 있다. 워치도그 회로(410) 및 전압 모니터 회로(413)는 용량 소자(207)에 의해 유지되는 고전원 전위(VDD) 및 그라운드 전위(GND)를 전원 전압으로서 동작할 수 있다. 따라서, 데이터 처리부(400)에서의 연산 처리와는 별도로, 워치도그 회로(410)에서 설정한 기간 또는 전압 모니터 회로(413)에서의 전위의 변화에 따라, 서브 스위치(202)의 온 또는 오프의 제어를 행할 수 있다.
이상 설명한 데이터 처리 장치(203)는 고전원 전위(VDD)가 공급되는 배선의 전위를 상시 모니터하는 전압 모니터 회로(413)를 포함함으로써, 고전원 전위(VDD)의 전위 강하에 수반하는 동작 불량 전에 서브 스위치를 온으로 하는 동작을 가능하게 할 수 있다. 또한 데이터 처리 장치(203)는 일정 기간마다 신호를 출력할 수 있는 워치도그 회로(410)를 포함함으로써, 고전원 전위(VDD)의 전위 강하에 수반하는 동작 불량 전에 서브 스위치를 온으로 하는 동작을 가능하게 할 수 있다. 또한 데이터 처리 장치(203)는 신호 검출 회로(213) 또는 인체 감지 센서 회로(214)로부터 수신하는 신호, 타이머 회로(211)로부터의 신호, 또는 전압 모니터 회로(413)로부터의 신호에 따라, 파워 트랜지스터(414)의 도통 상태를 제어함으로써, 사용 상황에 따른 서브 스위치를 온으로 하는 동작을 가능하게 할 수 있다.
＜휘발성 기억부 및 비휘발성 기억부의 구성＞
다음에, 데이터 처리부(400)에 포함되는 명령 레지스터(403), 레지스터군(406), 및 연산 레지스터(408) 등 각 레지스터에 이용할 수 있는 휘발성 기억부 및 비휘발성 기억부의 구성에 대하여 설명한다. 도 4의 (A) 및 도 4의 (B)에는 휘발성 기억부 및 비휘발성 기억부를 포함하는 레지스터의 블록도의 일례를 나타낸다.
레지스터(500)는 휘발성 기억부와 비휘발성 기억부를 1 세트로 하여 제공된다. 상기 휘발성 기억부와 비휘발성 기억부를 1 세트를 포함하는 한 단위 기억부에서 1 비트 또는 복수 비트의 데이터를 기억할 수 있다. 도 4의 (A)에서는 n비트(n은 자연수)의 데이터를 유지하는 레지스터로서 설명을 행하고, 다음으로 도 4의 (B)에서는 1 비트의 데이터를 유지하는 단위 기억부의 구성에 대하여 설명한다.
도 4의 (A)에, 휘발성 기억부 및 비휘발성 기억부를 포함하는 레지스터의 블록도의 일례를 나타낸다. 도 4의 (A)에 도시하는 레지스터(500)는 n개의 단위 기억부(501)를 포함한다.
단위 기억부(501)는 휘발성 기억부(502) 및 비휘발성 기억부(503)를 포함한다.
휘발성 기억부(502)는 일례로서는 플립플롭을 이용하여 형성할 수 있다. 도 4의 (A)에서는 플립플롭으로서 D－플립플롭을 나타낸다. 휘발성 기억부(502)는 고전원 전위(VDD) 및 그라운드 전위(GND)에 의한 전원이 공급되어, 클록 신호(CLK), 및 데이터(D_1) 내지 데이터(D_n)가 입력된다. 그 밖에도, 휘발성 기억부(502)의 회로 구성에 따라, 제어를 행하기 위한 신호를 입력하는 구성으로 해도 좋다. 휘발성 기억부(502)는 단자 D에 입력되는 데이터(D_1) 내지 데이터(D_n)의 유지와, 출력 단자 Q로부터의 데이터(Q_1) 내지 데이터(Q_n)의 출력을 클록 신호에 동기하여 행한다.
비휘발성 기억부(503)는 고전원 전위(VDD) 및 저전원 전위(VSS)에 의한 전원이 공급되어, 기록 제어 신호(EN_W), 판독 제어 신호(EN_R), 휘발성 기억부(502)에 기억된 데이터가 입력된다. 그 밖에도, 비휘발성 기억부(503)의 회로 구성에 따라, 제어를 행하기 위한 신호를 입력하는 구성으로 해도 좋다. 비휘발성 기억부(503)는 데이터의 기록 및 판독을 기록 제어 신호(EN_W) 및 판독 제어 신호(EN_R)의 제어에 의해 행한다.
비휘발성 기억부(503)에 포함되는 비휘발성 기억 소자로서는 플래시 메모리 외에, FeRAM, MRAM, PRAM, ReRAM를 이용할 수 있다.
특히 비휘발성 기억부(503)에 이용하는 비휘발성 기억 소자로서는 산화물 반도체층을 포함하는 트랜지스터를 이용한 전하의 유지에 의해 데이터의 유지를 행하는 회로를 포함하는 비휘발성 기억 소자로 하는 것이 적합하다. 산화물 반도체층을 포함하는 트랜지스터를 이용하여 비휘발성 기억부(503)를 형성함으로써, 트랜지스터의 제작 공정과 마찬가지로 비휘발성 기억부(503)를 제작할 수 있고; 기억 회로의 제작에서의 저비용화를 도모할 수 있다.
기록 제어 신호(EN_W) 및 판독 제어 신호(EN_R)는 비휘발성 기억부(503)의 비휘발성 기억 소자로의 데이터의 기록 및 판독을 제어하기 위한 신호이다. 구체적으로 기록 제어 신호(EN_W) 및 판독 제어 신호(EN_R)는 비휘발성 기억부(503)에 포함되는 각 스위치 또는 트랜지스터의 온과 오프를 전환하고, 비휘발성 기억 소자에 인가하는 전기 신호의 전환을 행함으로써 데이터의 기록 또는 판독을 행한다.
단, 기록 제어 신호(EN_W) 및 판독 제어 신호(EN_R)는 워치도그 회로(410)의 제어 회로(412)에 의해 출력되는 신호를 기초로 하여 생성되는 신호이다. 그러므로, 서브 스위치(202)의 온 또는 오프의 제어에 따라, 휘발성 기억부(502)로부터 비휘발성 기억부(503)로의 데이터의 저장, 및 비휘발성 기억부(503)로부터 휘발성 기억부(502)로의 데이터의 복귀를 제어할 수 있다.
다음에, 도 4의 (A)에 나타낸 단위 기억부(501)에 포함되는 휘발성 기억부(502) 및 비휘발성 기억부(503)의 구체적인 회로의 구성에 대하여 도 4의 (B)에 나타낸다.
도 4의 (B)에서는 휘발성 기억부(502)의 구체적인 회로 구성으로서 인버터 및 클록드 인버터 조합을 포함하는 플립플롭을 나타낸다. 단, 도 4의 (B)에서, 클록 신호(CLK)는 인버터(INV)에 입력하고, 반전 클록 신호를 생성하는 구성으로 하고 있다. 반전 클록 신호는 외부에서 입력하는 구성으로 해도 좋다.
단, 도 4의 (B)에서, 레지스터(500)로의 전원 공급을 정지하기 위하여 휘발성 기억부(502)에 기억된 데이터를 비휘발성 기억부(503)에 기록하는 경우, 노드(Sig)의 전위를 데이터로서 샘플링하는 것으로 한다. 또한, 레지스터(500)로의 전원 공급을 재개하기 위하여 비휘발성 기억부(503)에 기억된 데이터를 휘발성 기억부(502)에 판독하는 경우, 노드(Out)에 데이터에 따른 전위를 출력하는 것으로 한다.
도 4의 (B)에 도시하는 비휘발성 기억부(503)는 기록 제어 회로(511), 비휘발성 기억 소자(512), 및 판독 제어 회로(513)를 포함한다.
기록 제어 회로(511)는 휘발성 기억부(502)에 기억된 데이터에 따라, 비휘발성 기억 소자(512)에 출력하는 신호의 전환을 행하기 위한 회로이다. 구체적으로는 예를 들면 비휘발성 기억 소자(512)가 ReRAM인 경우, ReRAM의 양단에 인가하는 기록 전압의 극성을 데이터에 따라 전환하기 위한 회로이다. 기록 제어 회로(511)의 제어는 기록 제어 신호(EN_W) 및 데이터에 의해 행해진다.
비휘발성 기억 소자(512)는 플래시 메모리 외에, FeRAM, MRAM, PRAM, ReRAM을 이용하면 좋다. 또는 산화물 반도체층을 포함하는 트랜지스터를 이용한 전하의 유지에 의해 데이터의 유지를 행하는 회로를 포함하는 비휘발성 기억 소자를 이용하면 좋다.
판독 제어 회로(513)는 비휘발성 기억 소자(512)에 기억된 데이터에 따라, 휘발성 기억부(502)에 출력하는 신호의 전환을 행하기 위한 회로이다. 구체적으로는 예를 들면 비휘발성 기억 소자(512)가 ReRAM인 경우, 기록된 데이터에 따라, 고저항 상태 또는 저저항 상태로 전환된다. 판독 제어 회로(513)는 판독 제어 신호(EN_R)에 의해, ReRAM의 저항값의 높낮이로서 기억된 데이터를 정전류원 또는 저항 소자를 이용한 저항 분할 등에 의해, 전압값으로서 추출하기 위한 회로이다.
단, 도 4의 (A)를 이용하여 설명한 레지스터(500)는 전원 공급을 정지해도 데이터의 유지를 행할 수 있다. 그러므로, 도 3에서 도시한 데이터 처리부(400)에서의 명령 레지스터(403), 레지스터군(406), 및 연산 레지스터(408)는 데이터를 소실하지 않고, 간헐적으로 전원 공급의 정지를 행할 수 있다. 따라서, 데이터 처리에 필요한 기간만 전원 공급을 행하고, 사용 상황에 따라 적절히 전원 공급을 정지할 수 있다. 그리고 데이터 처리 능력을 유지하면서, 도 3에서 도시한 파워 트랜지스터(414)에 의한 파워 게이팅이 가능한 데이터 처리부(400)로 할 수 있다.
＜비휘발성 기억부의 동작에 대해＞
다음에, 도 4의 (B)에 도시한 단위 기억부(501)에 포함되는 비휘발성 기억부(503)의 회로 동작에 대하여 타이밍 차트도를 나타내어 설명한다.
도 5에 도시하는 타이밍 차트도에서는 도 4의 (B)에 도시한 휘발성 기억부(502)의 노드(Sig)의 전위, 기록 제어 신호(EN_W)의 전위, 판독 제어 신호(EN_R)의 전위, 전원 전압의 공급 또는 정지 상태, 및 비휘발성 기억 소자 상태를 나타내는 것이다.
단, 도 5에서, 각 신호의 전위는 H레벨 또는 L레벨의 2 값으로 설명하기로 한다. 또한 도 5에서, 노드(Sig)의 데이터의 전위는 휘발성 기억부(502)가 동작하고 있는 기간에 H레벨 또는 L레벨 중 어느 값이 유지되고 있는 것을 "H/L"로서 나타내고; 휘발성 기억부(502)로의 전원 공급이 정지함으로써 기억하고 있는 데이터가 없는 상태를 "OFF"로서 나타낸다.
또 도 5에서, 기록 제어 신호(EN_W), 및 판독 제어 신호(EN_R)는 H레벨에서 판독 제어 회로(513) 및 기록 제어 회로(511)가 동작 상태가 되고; L레벨에서 판독 제어 회로(513) 및 기록 제어 회로(511)가 비동작 상태가 되는 것을 나타낸다.
또 도 5에서, 전원 공급의 유무에 대해서는 전원이 공급되는 기간을 "공급", 공급이 정지하고 있는 기간을 "정지"로서 나타낸다. 또한, 비휘발성 기억 소자의 데이터의 유지, 기록, 또는 판독은, 각각 "유지", "기록", "판독"이라고 나타내는 것으로서 설명한다.
기간(T0)은, 레지스터(500)에 전원이 공급되어, 휘발성 기억부(502)가 동작하여 데이터를 유지하는 기간을 나타낸다. 기간(T0)으로는 기록 제어 신호(EN_W)를 L레벨, 판독 제어 신호(EN_R)를 L레벨로 하여, 전원 공급을 행한다. 단, 비휘발성 기억 소자에는 전의 기간에 기록된 데이터가 유지되어 있고, 기간(T0)으로는 "유지"라고 나타낸다.
기간(T1)은, 레지스터(500)에 전원이 공급되어, 휘발성 기억부(502)에 유지된 H레벨 또는 L레벨의 데이터(H/L)를 비휘발성 기억 소자에 기록하는 기간을 나타낸다. 기간(T1)에서는 기록 제어 신호(EN_W)를 H레벨, 판독 제어 신호(EN_R)를 L레벨로 하여, 전원 공급을 행한다. 단, 비휘발성 기억 소자는 기간(T1)에서는 휘발성 기억부(502)에 유지된 데이터에 따른 기록을 한다.
기간(T2)은, 비휘발성 기억 소자(512)가 기간(T1)에 기록된 데이터를 유지 함으로써, 레지스터(500)로의 전원 공급을 정지해도 데이터를 잃지 않는 기간을 나타낸다. 기간(T2)으로는 휘발성 기억부(502)로부터의 데이터의 입력은 없고(OFF), 기록 제어 신호(EN_W)를 L레벨, 판독 제어 신호(EN_R)를 L레벨로 하여, 전원 공급을 정지한다. 단 비휘발성 기억 소자에는 기간(T1)에 기록된 데이터가 유지되어 있고, 기간(T2)에서는 "유지"라고 나타낸다.
기간(T3)은, 레지스터(500)로의 전원 공급을 재개해, 비휘발성 기억 소자에 기록된 H레벨 또는 L레벨의 데이터(H/L)를 다시 휘발성 기억부(502)에 판독하는 기간을 나타낸다. 기간(T3)에서는 휘발성 기억부(502)에는 비휘발성 기억부(503)로부터 판독 데이터(H/L)가 유지되고, 기록 제어 신호(EN_W)는 L레벨, 판독 제어 신호(EN_R)는 H레벨, 전원 공급을 한다. 단, 비휘발성 기억 소자는 기간(T2)에 비휘발성 기억부(503)에 유지된 데이터에 따른 판독을 한다.
이상이, 도 4의 (B)에 도시한 단위 기억부(501)에 포함되는 비휘발성 기억부(503)의 구체적인 회로 동작에 대한 타이밍 차트도의 설명이다.
＜비휘발성 기억 소자의 회로 구성＞
다음에, 도 4의 (B)에 도시한 비휘발성 기억 소자(512)가 취할 수 있는 회로 구성의 일례를 도 6의 (A), 도 6의 (B)를 도시하여 설명한다.
도 6의 (A)에서는 비휘발성 기억 소자로서 가변 저항 기억 소자(602)를 이용한 경우를 나타낸다. 기록 제어 회로(601)에는 기록 제어 신호(EN_W) 및 휘발성 기억부(502)의 데이터인 노드(Sig)의 전위가 입력된다. 또한, 판독 제어 회로(603)에는 판독 제어 신호(EN_R)가 입력되고, 가변 저항 기억 소자(602)의 저항값의 높낮이에 따른 데이터를 노드(Out)에 출력한다.
기록 제어 회로(601)는 노드(Sig)의 전위에 따라, 가변 저항 기억 소자(602)에 출력하는 신호의 전환을 행하기 위한 회로이다. 구체적으로는 가변 저항 기억 소자(602)가 ReRAM인 경우, 양단에 인가하는 기록 전압의 극성을 데이터에 따라 전환한다. 또한 가변 저항 기억 소자(602)가 MRAM인 경우는 양단에 흐르는 전류의 방향을 데이터에 따라 전환한다.
판독 제어 회로(603)는 가변 저항 기억 소자(602)에 기억된 데이터에 따라, 휘발성 기억부(502)에 출력하는 신호의 전환을 행하기 위한 회로이다. 구체적으로는 가변 저항 기억 소자(602)의 저항값의 높낮이로서 기억된 데이터를 정전류원 또는 저항 소자를 이용한 저항 분할 등에 의해, 전압값으로서 추출한다.
도 6의 (B)은, 산화물 반도체층을 포함하는 트랜지스터를 이용한 전하의 유지에 의해 데이터의 유지를 행하는 회로의 일례이다. 도 6의 (B)에 도시하는 회로는 산화물 반도체층을 포함하는 트랜지스터(이하, OS 트랜지스터(611)), p채널형 트랜지스터(612), n채널형 트랜지스터(613), n채널형 트랜지스터(614) 및 인버터(615)로 구성된다. 도 6의 (B)에서, OS 트랜지스터(611)는 산화물 반도체층을 갖는 것을 명시하기 위하여, OS의 부호를 병기하고 있다.
여기서 OS 트랜지스터(611)의 반도체층에 이용하는 산화물 반도체에 대하여 상세히 서술한다.
트랜지스터의 반도체층 중의 채널 형성 영역에 이용하는 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In 및 Zn을 포함하는 것이 바람직하다. 그것들에 더하여, 산소를 강하게 결합시키는 스태빌라이저를 포함하는 것이 바람직하다. 스태빌라이저로서는 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf) 및 알루미늄(Al) 중 적어도 어느 하나를 포함하면 좋다.
다른 스태빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수종을 포함해도 좋다.
예를 들면, 산화물 반도체로서 다음의 것들이 이용될 수 있다: In－Sn－Ga－Zn계 산화물이나, In－Ga－Zn계 산화물, In－Sn－Zn계 산화물, In－Zr－Zn계 산화물, In－Al－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물이나, In－Hf－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물이나, In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물이나, In－Ga계의 재료, In계 산화물, Sn계 산화물, Zn계 산화물 등을 이용할 수 있다.
단 여기서, 예를 들면, In－Ga－Zn계 산화물이란, In, Ga 및 Zn을 주성분으로서 포함하는 산화물이라는 의미이며, In, Ga 및 Zn의 비율은 묻지 않는다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m＞0)로 표기되는 재료를 이용해도 좋다. 단, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n＞0)로 표기되는 재료를 이용해도 좋다.
예를 들면, In：Ga：Zn=3：1：2, In：Ga：Zn=1：1：1 또는 In：Ga：Zn=2：2：1의 원자수비의 In－Ga－Zn계 산화물이나 그 조성 근방의 산화물을 이용할 수 있다. 또는 In：Sn：Zn=1：1：1, In：Sn：Zn=2：1：3 또는 In：Sn：Zn=2：1：5의 원자수비의 In－Sn－Zn계 산화물이나 그 조성 근방의 산화물을 이용하면 좋다.
단, 예를 들면, "In, Ga, Zn의 원자수비가 In：Ga：Zn=a：b：c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In：Ga：Zn=A：B：C(A＋B＋C=1)의 산화물의 조성 근방이라는 것"은 a, b, c가 수학식 (1)을 만족하는 것을 말한다.
(a―A)2＋(b―B)2＋(c―C)2≤r2 (1)
r로서는 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
그러나, 이것들에 한정되지 않고, 필요로 하는 반도체 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 이용하면 좋다. 필요로 하는 반도체 특성을 얻기 위하여, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
산화물 반도체를 반도체층 중의 채널 형성 영역에 이용한 트랜지스터는 산화물 반도체를 고순도화함으로써, 오프 전류(여기에서는 오프 상태일 때, 예를 들어 소스 전위를 기준으로 했을 때의 게이트 전위와의 전위차가 문턱 전압 이하일 때의 드레인 전류로 함)를 충분히 낮게 하는 것이 가능하다. 예를 들면, 가열 성막에 의해 수소나 수산기를 산화물 반도체 중에 포함하지 않도록 하거나, 또는 성막 후의 가열에 의해 막 중으로부터 제거하여, 고순도화를 도모할 수 있다. 고순도화됨으로써, 채널 형성 영역에 In－Ga－Zn계 산화물을 이용한 트랜지스터에서, 채널 길이가 10㎛, 반도체막의 막 두께가 30nm, 드레인 전압이 1V~10V 정도의 범위인 경우, 오프 전류를 1×10－13A 이하로 하는 것이 가능하다. 또한 채널 폭당의 오프 전류(오프 전류를 트랜지스터의 채널 폭으로 나눈 값)를 1×10－23A/㎛(10yA/㎛)에서 1×10－22A/㎛(100yA/㎛) 정도로 하는 것이 가능하다.
산화물 반도체를 고순도화하여 매우 낮아지는 오프 전류를 검출하기 위해서는 비교적 사이즈가 큰 트랜지스터를 제작하여 오프 전류를 측정함으로써, 실제로 흐르는 오프 전류를 추측할 수 있다. 도 10에는 사이즈가 큰 트랜지스터로서 채널 폭(W)을 1m(1000000㎛), 채널 길이(L)를 3㎛로 했을 때에, 온도를 150℃, 125℃, 85℃, 27℃로 변화시켰을 때의 채널 폭(W) 1㎛당의 오프 전류의 아레니우스 도표를 나타낸다. 도 10으로부터 알 수 있는 바와 같이, 오프 전류는 3×10－26A/㎛로 매우 작은 것을 알 수 있다. 승온하여 오프 전류를 측정한 것은, 실온에서는 전류가 매우 작기 때문에 측정이 곤란했기 때문이다.
형성되는 산화물 반도체막은 예를 들면, 비단결정 상태에 속한다. 비단결정 산화물 상태란, 예를 들면, c축 배향 결정(CAAC), 다결정, 미결정 및 비정질 부분의 적어도 하나로 구성된다. 비정질 부분의 결함 준위의 밀도는 미결정과 CAAC의 결함 준위의 밀도보다 높다. 미결정의 결함 준위의 밀도는 CAAC의 결함 준위의 밀도보다 높다. 단, CAAC를 포함하는 산화물 반도체는 CAAC-OS(C　Axis　Aligned　Crystalline　Oxide　Semiconductor)라고 불린다. 또한, CAAC－OS를 포함하는 산화물 반도체 막은 CAAC-OS 막이라고 불린다.
예를 들면, 산화물 반도체막은 CAAC-OS를 포함해도 좋다. CAAC-OS에서, 예를 들면, c축은 배향되고, a축 및/또는 b축은 비정질 산화물 반도체막은 거시적으로 배향되지 않는다.
예를 들면, 산화물 반도체막은 미결정을 포함해도 좋다. 단, 미결정을 포함하는 산화물 반도체는 미결정 산화물 반도체막이라고 불린다. 미결정 산화물 반도체막은 예를 들면, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 미결정 산화물 반도체막은 예를 들면, 결정부(각 결정부의 크기는 1nm 이상 10nm 미만)가 분배된 결정-비정질 혼상 구조를 포함한다.
예를 들면, 산화물 반도체막은 비정절 부분을 포함한다. 단, 비정질 부분을 포함하는 산화물 반도체는 비정질 산화물 반도체라고 불린다. 비정질 산화물 반도체막은 예를 들면, 무질서한 원자 배열을 가지고, 결정적인 요소를 가지고 있지 않다. 또한, 비정질 산화물 반도체막은, 예를 들면, 절대적으로 비정질이고, 결정 부분을 가지고 있지 않다.
단, 산화물 반도체막은 CAAC-OS, 미결정 산화물 반도체, 및 비정질 산화물 반도체 중 어느 것을 포함하는 혼합된 막일 수 있다. 혼합된 막은 예를 들면, 비정질 산화물 반도체의 영역, 미결정 산화물 반도체 영역, 및 CAAC-OS의 영역을 포함한다. 또한, 혼합된 막은 예를 들면, 비정질 산화물 반도체의 영역, 미결정 산화물 반도체의 영역, CAAC-OS의 영역을 포함하는 적층 구조를 가져도 좋다.
단, 예를 들면, 산화물 반도체막은 단결정 상태일 수 있다.
산화물 반도체막은 복수의 결정부를 포함하는 것이 바람직하다. 각 결정부에서, c축은 산화물 반도체막이 형성되는 표면의 법선 벡터나, 산화물 반도체막의 표면의 법선 벡터에 평행한 방향을 향하고 있는 것이 바람직하다. 단, 결정부에서, 한 결정부의 a축과 b축의 방향은 다른 결정부의 방향과 다를 수 있다. 이러한 산화물 반도체막의 예로는 CAAC-OS막이 있다.
CAAC－OS막은 절대적으로 비정질은 아니다. CAAC－OS막은 예를 들면, 결정부와 비정질부가 혼합된 결정-비정질 혼상 구조와 함께 산화물 반도체를 포함한다. 단, 대부분의 경우, 결정부는 한쪽 면이 100nm 미만인 입방체 내에 꼭 들어 맞는다. transmission electron microscope(TEM)로 얻어진 이미지에서는, 비정질부와 결정부 사이의 경계와 CAAC－OS막의 결정부 사이에서의 경계가 정확하게 검출되지 않는다. 또한, TEM으로, CAAC－OS막의 그레인 바운더리가 정확하게 찾아지지 않는다. 따라서, CAAC－OS막에서는, 그레인 바운더리에 기인하는 전자 이동도에서의 감소가 억제된다.
CAAC－OS막에 포함되는 각 결정부에서는, 예를 들면, c축이 CAAC－OS막이 형성된 표면의 법선 벡터 또는 CAAC－OS막의 표면의 법선 벡터에 평행한 방향을 향하게 된다. 또한, 각 결정부에서는, a-b면에 수직인 방향에서 봤을 때, 금속 원자는 삼각형 또는 육각형 구성으로 배열되고, c축에 수직이 방향에서 봤을 때, 금속 원자는 층상으로 배열되거나, 또는 금속 원자 및 산소 원자는 층상으로 배열된다. 단, 결정부 중에서, 한 결정부의 a축 및 b축의 방향은 다른 결정부의 방향과 다를 수 있다. 본 명세서에서, "수직"이라는 용어는 80° 에서 100°, 바람직하게는 85° 에서 95°의 범위를 포함한다. 또한, "평행"이라는 용어는 -10° 에서 10°, 바람직하게는 -5° 에서 5°의 범위를 포함한다.
또한, CAAC－OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC－OS막의 결정부가 CAAC－OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 일이 있다. 또한, CAAC－OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성되는 일도 있다.
CAAC－OS막에 포함되는 결정부의 c축이, CAAC－OS막이 형성되는 표면의 법선 벡터 또는 CAAC－OS막의 표면의 법선 벡터에 평행한 방향을 향하기 때문에, c축의 방향은 CAAC－OS막(CAAC－OS막이 형성되는 표면의 횡단면 또는 CAAC－OS막의 표면의 횡단면)의 형상에 따라 서로 다를 수 있다. 단, 성막은 결정부의 형성을 수반하거나, 열처리와 같은 결정화 처리를 통하여 결정부의 형성이 뒤따른다. 따라서, 결정부의 c축이, CAAC－OS막이 형성되는 표면의 법선 벡터 또는 CAAC－OS막의 표면의 법선 벡터에 평행한 방향을 향한다.
CAAC－OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
이상이 OS 트랜지스터(611)의 반도체층에 이용하는 산화물 반도체에 대한 설명이다.
도 6의 (B)에 도시하는 회로에서는 OS 트랜지스터(611)는 소스 또는 드레인이 되는 한쪽이, 휘발성 기억부(502)의 데이터인 노드(Sig)의 전위가 공급되는 배선에 접속된다. OS 트랜지스터(611)는 게이트가 기록 제어 신호(EN_W)가 입력되는 배선에 접속된다. OS 트랜지스터(611)는 소스 또는 드레인이 되는 다른 한쪽이, n채널형 트랜지스터(614)의 게이트에 접속된다.
단, OS 트랜지스터(611)의 소스 또는 드레인이 되는 다른 한쪽과 n채널형 트랜지스터(614)의 게이트가 접속되는 노드를 Node_M으로 한다. 이 Node_M에서는 OS 트랜지스터(611)를 오프 상태로 함으로써, 휘발성 기억부(502)의 데이터에 따른 전하의 유지를 할 수 있다.
단, OS 트랜지스터(611)는 게이트 전압이 0V일 때의 드레인 전류가 작은 것이 바람직하다. 이 때의 드레인 전류는 상술한 오프 전류와 마찬가지로, 1×10－23A/㎛(10yA/㎛)에서 1×10－22A/㎛(100yA/㎛) 정도로 하는 것이 바람직하다. 따라서, OS 트랜지스터(611)의 문턱 전압을 플러스 시프트하도록 하는 구성으로 하는 것이 적합하다. 구체적으로는 OS 트랜지스터에 백 게이트 전극을 제공하여 채널 형성 영역에 부 바이어스(negative bias)를 인가함으로써 문턱 전압을 플러스 시프트할 수 있다.
도 6의 (B)에 도시하는 회로에서는 p채널형 트랜지스터(612)의 소스 또는 드레인이 되는 한쪽이 고전원 전위(VDD)를 공급하는 배선에 접속된다. p채널형 트랜지스터(612)의 게이트가 판독 제어 신호(EN_R)가 입력되는 배선에 접속된다. p채널형 트랜지스터(612)의 소스 또는 드레인이 되는 다른 한쪽이 n채널형 트랜지스터(613)의 소스 또는 드레인이 되는 한쪽에 접속된다.
도 6의 (B)에 도시하는 회로에서는 n채널형 트랜지스터(613)의 게이트가 판독 제어 신호(EN_R)가 입력되는 배선에 접속된다. n채널형 트랜지스터(613)는 소스 또는 드레인이 되는 다른 한쪽이 n채널형 트랜지스터(614)의 소스 또는 드레인이 되는 한쪽에 접속된다.
도 6의 (B)에 도시하는 회로에서는 n채널형 트랜지스터(614)의 소스 또는 드레인이 되는 다른 한쪽이 그라운드선에 접속된다.
도 6의 (B)에 도시하는 회로에서는 인버터(615)의 입력 단자가 p채널형 트랜지스터(612)의 소스 또는 드레인이 되는 다른 한쪽 및 n채널형 트랜지스터(613)의 소스 또는 드레인이 되는 한쪽에 접속된다. 인버터(615)의 출력 단자가 노드(Out)에 접속된다.
도 6의 (B)에 도시하는 회로는 OS 트랜지스터(611)가 기록 제어 회로(621), Node_M이 비휘발성 기억 소자(622), p채널형 트랜지스터(612), n채널형 트랜지스터(613), n채널형 트랜지스터(614) 및 인버터(615)가 판독 제어 회로(623)이다. 즉, 기록 제어 신호(EN_W)에 따라 기록 제어 회로(621)는 비휘발성 기억 소자(622)인 Node_M에 전하를 유지한다. 비휘발성 기억 소자(622)에 유지된 전하에 따라, 판독 제어 회로(623)에서는 노드(Out)에 데이터에 따른 신호를 출력할 수 있다.
＜전원 제어 장치의 동작＞
다음에 도 7에, 도 2에 도시하는 전원 제어 장치(200)의 동작의 일례에 대한 플로 차트도를 나타낸다.
우선 스텝(701)에서는 전원 제어 장치(200)의 메인 스위치(201) 및 서브 스위치(202)가 함께 온으로 하는 처리를 행한다. 따라서 외부 장치(216)에 전원이 공급되고, 용량 소자(207)의 한쪽의 전극의 전위(도 2 중, VDD측)가 상승한다.
스텝(702)에서는 용량 소자(207)의 한쪽의 전극의 전위가 데이터 처리 장치(203)를 구동할 수 있는 전압(구동 전압)까지 상승했는지 아닌지의 판단을 행한다. 용량 소자(207)의 한쪽의 전극의 전위가 데이터 처리 장치(203)의 구동 전압까지 상승한 경우는 다음의 스텝(703)으로 진행되고, 상승하지 않았으면 스텝(701)을 반복한다.
스텝(703)에서는 외부 장치(216)에 전원 공급을 함으로써, 외부 장치(216)로부터 신호 검출 회로(213)에 신호의 응답이 있었는지 아닌지의 판단을 행한다. 신호 검출 회로(213)에서 수신하는 외부 장치(216)로부터의 신호는 외부 장치(216)의 식별 데이터(ID) 등이다. 외부 장치(216)로부터 신호 검출 회로(213)에 신호의 응답이 있는 경우는 다음의 스텝(704)으로 진행되고; 응답이 없는 경우는 다음의 스텝(704)을 스킵하고, 스텝(705)으로 진행된다.
스텝(704)에서는 신호 검출 회로(213)에서 수신하는 외부 장치(216)로부터의 신호가 외부 장치(216)의 식별 데이터인 경우, 이 식별 데이터를 비휘발성 메모리(208)에 기억하는 처리를 행한다. 신호 검출 회로(213)에서 수신하는 외부 장치(216)로부터의 신호가 신규의 식별 데이터인 경우, 데이터의 기록을 행하고, 이미 기억 완료된 식별 데이터인 경우, 데이터의 기록을 하지 않고, 신호 검출 회로(213)로의 신호의 응답이 불필요한 것을 나타내는 신호 등을 외부 장치(216)에 송신하는 처리를 행해도 좋다.
스텝(705)에서는 데이터 처리 장치(203)를 정지한다. 이 처리에 의해, 데이터 처리 장치(203)로의 서브 스위치(202)를 통한 전원 공급이 정지된다. 따라서, 데이터 처리 장치(203)가 동작하지 않는 경우의 대기 전력을 없앨 수 있다. 단, 서브 스위치(202)를 오프로 하는 처리 전에는 데이터 처리 장치(203)에서, 상술한 바와 같이 휘발성 기억부(209)의 데이터를 비휘발성 기억부(210)에 저장하게 함으로써, 데이터를 소실하지 않고 전원 공급의 정지를 행할 수 있다. 따라서 데이터 처리 장치(203)의 기능을 저하시키지 않고, 간헐적인 전원 공급을 행함으로써, 저소비 전력화를 도모할 수 있다.
스텝(706)에서는 AC/DC 컨버터(205), DC/DC 컨버터(206), 비휘발성 메모리(208) 및 전류 검출 회로(212)를 정지한다. 구체적으로는 각 회로로의 파워 게이팅 제어에 의해 파워 트랜지스터를 오프로 하는 처리를 행하면 좋다.
스텝(707)에서는 서브 스위치(202)를 오프로 하는 처리를 행한다.
서브 스위치(202)가 오프가 됨으로써, 용량 소자(207)의 한쪽의 전극의 전위가 저하하기 시작한다. 스텝(708)에서는 서브 스위치(202)를 오프로 한 다음에, 용량 소자(207)의 한쪽의 전극의 전위가 구동 전압 미만까지 저하했는지 아닌지의 판단을 행한다. 용량 소자(207)의 한쪽의 전극의 전위가 구동 전압 미만까지 저하한 경우는 다음의 스텝(709)으로 진행되고; 저하하지 않았으면 스텝(710)으로 진행된다.
스텝(709)에서는 서브 스위치(202)를 온으로 하는 처리를 행한다. 서브 스위치(202)를 온으로 함으로써, 용량 소자(207)의 한쪽의 전극의 전위가, 데이터 처리 장치(203)를 구동할 수 있는 전압(구동 전압)까지 상승한다.
스텝(710)에서는 타이머 회로(211)인 워치도그 회로에서의 규정 시간의 카운트를 행한다. 그리고 규정 시간의 경과를 거친 후, 스텝(709)으로 진행된다.
스텝(711)에서는 AC/DC 컨버터(205), DC/DC 컨버터(206), 비휘발성 메모리(208) 및 전류 검출 회로(212)를 가동한다. 구체적으로는 각 회로로의 파워 게이팅 제어에 의해 파워 트랜지스터를 온으로 하는 처리를 행하면 좋다.
스텝(712)에서는 데이터 처리 장치(203)를 가동한다. 이 처리에 의해, 데이터 처리 장치(203)에서 상술한 바와 같이 비휘발성 기억부(210)의 데이터를 휘발성 기억부(209)에 복귀시킴으로써, 데이터를 소실하지 않고 연산 처리의 재개를 행할 수 있다.
스텝(712) 이후는 다시 연산 처리 후, 스텝(706)으로 돌아와, 상술한 스텝의 루프 처리를 행한다.
다음에, 신호 검출 회로(213), 인체 감지 센서 회로(214)에 의한 스텝(706) 내지 스텝(712)의 사이에서의 인터럽트 플로에 대하여, 도 8 및 도 9에 플로 차트도를 도시하여 설명한다.
도 8에는 인체 감지 센서 회로(214)에서 얻어진 신호에 의해 인터럽트 처리가 발생하는 경우의 플로 차트도에 대하여 나타낸 것이다. 도 8에 도시하는 플로 차트도는 도 7에서 설명한 스텝(706) 내지 스텝(712) 중 어느 처리에서 발생하는 플로가 된다. 단, 도 8에 도시하는 플로 차트도의 종료에 이른 후는 도 7에 도시하는 스텝(705)으로 돌아와, 스텝(705)을 기점으로 하여 각 스텝을 루프하는 처리를 행한다.
우선 스텝(801)에서는 인체 감지 센서 회로(214)가 주위의 움직임의 유무를 판단하는 처리를 행한다. 인체 감지 센서 회로(214)가 주위의 움직임을 검출하는 경우는 다음의 스텝(802)으로 진행되고; 검출하지 않는 경우는 종료로 진행된다. 단 주위의 움직임의 검출은 인체 감지 센서 회로(214)에 포함되는 센서에 따라서 다르지만; 구체적인 예를 들면, 센서로서 진동 센서를 이용하는 경우에는 사람의 동작에 의한 진동을 전기 신호로서 검출하는 처리를 행하는 것이다.
스텝(802)에서는 서브 스위치(202)가 온인지 아닌지의 판단을 행한다. 서브 스위치(202)가 온인 경우는 다음의 스텝(806)으로 진행되고, 오프인 경우는 스텝(803)으로 진행된다.
스텝(803)에서는 서브 스위치(202)를 온으로 하는 처리를 행한다.
스텝(804)에서는 AC/DC 컨버터(205), DC/DC 컨버터(206), 비휘발성 메모리(208) 및 전류 검출 회로(212)를 가동한다. 구체적으로는 각 회로로의 파워 게이팅 제어에 의해 파워 트랜지스터를 온으로 하는 처리를 행하면 좋다.
스텝(805)에서는 데이터 처리 장치(203)를 가동한다. 이 처리에 의해, 데이터 처리 장치(203)에서, 상술한 바와 같이, 비휘발성 기억부(210)의 데이터를 휘발성 기억부(209)에 복귀시킴으로써, 데이터를 소실하지 않고 연산 처리의 재개를 행할 수 있다.
스텝(806)에서는 데이터 처리 장치(203)는 전류 검출 회로(212)에서 검출한 전류값을 기초로 전압값 및 시간을 곱하여, 외부 장치(216)에서의 소비 전력을 연산하는 처리를 행한다. 또한, 데이터 처리 장치(203)에서, 전 기간의 소비 전력이 기억된 상태인 경우에는 소비 전력의 변화분을 연산하는 처리를 행할 수 있다. 단, 스텝(806)에서 메인 스위치(201)가 온인 경우, 연산에 의해 얻어진 외부 장치(216)의 소비 전력은 전류 검출 회로(212)에서 검출되는 전류값을 바탕으로 연산 처리를 하여 추측되고; 메인 스위치(201)가 오프인 경우, 소비 전력은 거의 제로라고 추측된다.
스텝(807)에서는 스텝(806)에서 연산하는 처리에 의해 얻어진 소비 전력의 데이터를 데이터 처리 장치(203)의 휘발성 기억부(209)에 기억하는 처리를 행한다.
스텝(808)에서는 스텝(807)에서 기억한 소비 전력의 데이터를 표시부(215)에서 표시하는 처리를 행한다.
스텝(809)에서는 인체 감지 센서 회로(214)가 주위의 움직임을 검출함으로써, 메인 스위치(201)를 온으로 하는지 아닌지의 판단을 행한다. 메인 스위치(201)를 온으로 하는 경우는 다음의 스텝(810)으로 진행되고; 메인 스위치(201)를 온으로 하지 않는 경우는 도 7의 스텝(705)으로 진행된다.
스텝(810)에서는 메인 스위치(201)를 온으로 하는 처리를 행한다. 스텝(810)의 처리 후, 종료로 진행되어, 도 7의 스텝(705)으로 돌아온다.
이상이, 인체 감지 센서 회로(214)에서 얻어진 신호에 의해 인터럽트 처리가 발생하는 경우의 플로 차트도이다.
다음에 도 9에는 신호 검출 회로(213)에서 얻어진 신호에 의해 인터럽트 처리가 발생하는 경우의 플로 차트도에 대하여 나타낸 것이다. 도 9에 도시하는 플로 차트도는 도 7에서 설명한 스텝(706) 내지 스텝(712) 중 어느 처리에서 발생하는 플로가 된다. 단 도 9에 도시하는 플로 차트도의 종료에 이른 후는 도 7에 도시하는 스텝(705)으로 돌아와, 스텝(705)를 기점으로서 각 스텝을 루프하는 처리를 행한다.
우선 스텝(901)에서는 신호 검출 회로(213)가 외부 장치(216)로부터의 신호를 수신했는지 아닌지의 판단을 행한다. 신호 검출 회로(213)가 외부 장치(216)로부터의 신호를 수신하는 경우는 다음의 스텝(902)으로 진행되고; 수신하지 않는 경우는 종료로 진행된다. 단, 외부 장치(216)로부터의 신호는 예를 들면 일정 기간에 외부 장치(216)의 이용이 없는 경우에 신호 검출 회로(213)에 송신되는 것이면 좋다.
스텝(902)에서는 서브 스위치(202)를 온으로 하는 처리를 행한다.
스텝(903)에서는 AC/DC 컨버터(205), DC/DC 컨버터(206), 비휘발성 메모리(208) 및 전류 검출 회로(212)를 가동한다. 구체적으로는 각 회로로의 파워 게이팅 제어에 의해 파워 트랜지스터를 온으로 하는 처리를 행하면 좋다.
스텝(904)에서는 데이터 처리 장치(203)를 가동한다. 이 처리에 의해, 데이터 처리 장치(203)에서 상술한 바와 같이 비휘발성 기억부(210)의 데이터를 휘발성 기억부(209)에 복귀시킴으로써, 데이터를 소실하지 않고 연산 처리의 재개를 행할 수 있다.
스텝(905)에서는 신호 검출 회로(213)가 외부 장치(216)로부터 수신한 신호에 대응하는 식별 데이터가 비휘발성 메모리(208)에 기억되어 있는지 아닌지의 판단을 행한다. 식별 데이터가 비휘발성 메모리(208)에 기억되어 있지 않은 경우는 다음의 스텝(906)으로 진행되고, 기억되어 있는 경우는 스텝(906)을 스킵하여 스텝(907)으로 진행된다.
스텝(906)에서는 신호 검출 회로(213)에서 수신하는 외부 장치(216)로부터의 신호가 비휘발성 메모리(208)에 기억되어 있지 않은 식별 데이터인 경우, 이 식별 데이터를 비휘발성 메모리(208)에 기억하는 처리를 행한다.
스텝(907)에서는 메인 스위치(201)를 오프로 하는지 아닌지의 판단을 행한다. 이 판단은 일정 기간에 외부 장치(216)의 이용이 없는 경우에 신호 검출 회로(213)에 외부 장치(216)로부터 신호가 송신되는 경우에 행해진다. 메인 스위치(201)를 오프로 하는 경우는 다음의 스텝(908)으로 진행되고, 오프로 하지 않는 경우는 종료로 진행되어, 도 7의 스텝(705)으로 돌아온다.
스텝(908)에서는 메인 스위치(201)를 오프로 하는 처리를 행한다. 스텝(908)의 처리 후, 종료로 진행되어, 도 7의 스텝(705)으로 돌아온다.
이상이, 신호 검출 회로(213)에서 얻어진 신호에 의해 인터럽트 처리가 발생하는 경우의 플로 차트도이다.
이상 설명한, 본 발명의 일양태의 전원 제어 장치는 외부 장치로부터의 신호를 검출하는 신호 검출 회로, 및 인체 감지 센서 회로를 포함하고, 외부 장치로의 전원 공급이 필요할 때에 메인 스위치 및 서브 스위치를 온으로 할 수 있다. 그러므로 데이터 처리 장치는 외부 장치로의 전원 공급, 및 데이터 처리 장치로의 전원 공급이라는 동작을 필요에 따라서 행할 수 있고, 외부 장치의 대기 전력의 삭감 및 데이터 처리 장치에서의 간헐적인 전원 공급의 정지에 의한 저소비 전력화를 도모할 수 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
D_n：데이터
D_1：데이터
Q_n：데이터
Q_1：데이터
T0：기간
T1：기간
T2：기간
T3：기간
W1：채널 폭
INV：인버터
100：전원 제어 장치
101：메인 스위치
102：서브 스위치
103：데이터 처리 장치
104：정류 회로
105：AC/DC 컨버터
106：DC/DC 컨버터
107：용량 소자
108：비휘발성 메모리
109：휘발성 기억부
110：비휘발성 기억부
200：전원 제어 장치
201：메인 스위치
202：서브 스위치
203：데이터 처리 장치
204：정류 회로
205：AC/DC 컨버터
206：DC/DC 컨버터
207：용량 소자
208：비휘발성 메모리
209：휘발성 기억부
210：비휘발성 기억부
211：타이머 회로
212：전류 검출 회로
213：신호 검출 회로
214：인체 감지 센서 회로
215：표시부
216：외부 장치
400：데이터 처리부
401：어드레스 관리부
402：프로그램 메모리
403：명령 레지스터
404：명령 디코더
405：제어부
406：레지스터군
407：ALU
408：연산 레지스터
410：워치도그 회로
411：카운터 회로
412：제어 회로
413：전압 모니터 회로
414：파워 트랜지스터
500：레지스터
501：단위 기억부
502：휘발성 기억부
503：비휘발성 기억부
511：제어 회로
512：비휘발성 기억 소자
513：제어 회로
601：제어 회로
602：가변 저항 기억 소자
603：제어 회로
611：OS 트랜지스터
612：p채널형 트랜지스터
613：n채널형 트랜지스터
614：n채널형 트랜지스터
615：인버터
621：제어 회로
622：비휘발성 기억 소자
623：제어 회로
본 출원은 2012년 5월 29일에 일본 특허청에 출원된 일련 번호가 2012-076764인 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (20)

  1. 전원 제어 장치로서,
    제 1 기억부, 및 제 2 기억부를 포함하는 데이터 처리 장치;
    상기 데이터 처리 장치에 의한 제어에 응하여 외부 장치로 전원을 공급하는 제 1 스위치; 및
    상기 데이터 처리 장치에 의한 제어에 응하여 상기 데이터 처리 장치로 전원을 공급하는 제 2 스위치를 포함하고,
    상기 제 1 기억부는 휘발성 메모리를 포함하고, 상기 제 2 기억부는 제 1 비휘발성 메모리를 포함하고,
    상기 데이터 처리 장치는 상기 외부 장치의 사용 상황에 따라 상기 제 1 스위치를 제어하고,
    상기 데이터 처리 장치는 상기 제 1 기억부에 데이터를 기억하는 기간에, 상기 제 2 스위치를 온으로 하고, 상기 제 2 기억부에 데이터를 기억하는 기간에, 상기 제 2 스위치를 오프로 하는, 전원 제어 장치.
  2. 제 1 항에 있어서,
    상기 외부 장치로부터의 신호를 검출하는 신호 검출 회로;
    인체 감지 센서 회로; 및
    상기 외부 장치의 정보를 기억하기 위한 제 2 비휘발성 메모리를 더 포함하고,
    상기 제 2 비휘발성 메모리는 상기 신호 검출 회로에서 검출하는 상기 외부 장치로부터의 신호를 기억하는 회로이고,
    상기 데이터 처리 장치는 상기 신호 검출 회로 또는 상기 인체 감지 센서 회로로부터의 신호에 응하여 상기 제 2 스위치를 온으로 하는, 전원 제어 장치.
  3. 전원 제어 장치로서,
    제 1 기억부 및 제 2 기억부를 포함하는 데이터 처리 장치;
    상기 데이터 처리 장치에 의한 제어에 응하여 외부 장치로 전원을 공급하는 제 1 스위치; 및
    상기 데이터 처리 장치에 의한 제어에 응하여 상기 데이터 처리 장치로 전원을 공급하는 제 2 스위치를 포함하고,
    전원이 공급되지 않을 때에는 데이터가 상기 제 2 기억부에 유지되고,
    상기 데이터 처리 장치는 상기 외부 장치의 사용 상황에 따라 상기 제 1 스위치를 제어하고,
    상기 데이터 처리 장치는 상기 제 1 기억부에 데이터를 기억하는 기간에, 상기 제 2 스위치를 온으로 하고, 상기 제 2 기억부에 데이터를 기억하는 기간에, 상기 제 2 스위치를 오프로 하는, 전원 제어 장치.
  4. 제 3 항에 있어서,
    상기 외부 장치로부터의 신호를 검출하는 신호 검출 회로;
    인체 감지 센서 회로; 및
    상기 외부 장치의 정보를 기억하기 위한 메모리를 더 포함하고,
    전원이 공급되지 않을 때에는 데이터가 상기 메모리에 유지되고,
    상기 메모리는 상기 신호 검출 회로에서 검출되는 상기 외부 장치로부터의 상기 신호를 기억하는 회로이고,
    상기 데이터 처리 장치는 상기 신호 검출 회로 또는 상기 인체 감지 센서 회로로부터의 신호에 응하여 상기 제 2 스위치를 온으로 하는, 전원 제어 장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 제 2 스위치와 상기 데이터 처리 장치와의 사이에는 정류 회로, AC/DC 컨버터, 및 DC/DC 컨버터가 제공되어 있는, 전원 제어 장치.
  6. 제 5 항에 있어서,
    상기 데이터 처리 장치는 상기 제 2 기억부에 데이터를 기억하는 상기 기간에 상기 제 2 스위치를 오프로 하고, 상기 AC/DC 컨버터의 동작 및 상기 DC/DC 컨버터의 동작을 정지하는 제어를 행하는, 전원 제어 장치.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 제 2 기억부는 산화물 반도체층을 포함하는 트랜지스터를 이용한 전하의 유지에 의해 상기 데이터를 유지하는 회로를 포함하는, 전원 제어 장치.
  8. 전원 제어 장치로서,
    기억부를 포함하는 데이터 처리 장치;
    외부 장치의 정보를 기억하기 위한 메모리;
    상기 데이터 처리 장치에 의한 제어에 응하여 상기 외부 장치로 전원을 공급하는 제 1 스위치; 및
    상기 데이터 처리 장치에 의한 제어에 응하여 상기 데이터 처리 장치로 전원을 공급하는 제 2 스위치를 포함하고,
    상기 메모리는 산화물 반도체층을 포함하는 트랜지스터를 이용한 전하의 유지에 의해 데이터를 유지하는 회로를 포함하고,
    전원이 공급되지 않을 때에는 데이터가 상기 메모리에 유지되고,
    상기 메모리는 상기 외부 장치로부터의 신호를 기억하고,
    상기 데이터 처리 장치는 상기 외부 장치의 사용 상황에 따라 상기 제 1 스위치를 제어하고,
    상기 데이터 처리 장치는 상기 기억부에 데이터를 기억하는 기간에, 상기 제 2 스위치를 온으로 하는, 전원 제어 장치.
  9. 제 1 항, 제 3 항, 및 제 8 항 중 어느 한 항에 있어서,
    타이머 회로를 더 포함하고,
    상기 데이터 처리 장치는 상기 타이머 회로로부터의 신호에 응하여 상기 제 2 스위치를 온으로 하는, 전원 제어 장치.
  10. 제 8 항에 있어서,
    상기 외부 장치로부터의 상기 신호를 검출하는 신호 검출 회로; 및
    인체 감지 센서 회로를 더 포함하고,
    상기 데이터 처리 장치는 상기 신호 검출 회로 또는 상기 인체 감지 센서 회로로부터의 신호에 응하여 상기 제 2 스위치를 온으로 하는, 전원 제어 장치.
  11. 제 8 항에 있어서,
    상기 제 2 스위치와 상기 데이터 처리 장치와의 사이에는 정류 회로, AC/DC 컨버터, 및 DC/DC 컨버터가 제공되어 있는, 전원 제어 장치.
  12. 제 11 항에 있어서,
    상기 데이터 처리 장치는 상기 기억부에 데이터가 기억되지 않는 상기 기간에 상기 제 2 스위치를 오프로 하고, 상기 AC/DC 컨버터의 동작 및 상기 DC/DC 컨버터의 동작을 정지하는 제어를 행하는, 전원 제어 장치.
  13. 제 11 항에 있어서,
    상기 DC/DC 컨버터와 상기 데이터 처리 장치와의 사이의 배선에는 용량 소자가 전기적으로 접속되어 있고,
    상기 데이터 처리 장치는 상기 용량 소자가 접속된 배선의 전위를 검출하는 전압 모니터 회로를 포함하고,
    상기 전압 모니터 회로는, 검출하는 전위에 따라 상기 제 2 스위치를 온으로 하는, 전원 제어 장치.
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