以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
なお、AとBとが接続されている、と明示的に記載する場合は、AとBとが電気的に接続されている場合と、AとBとが機能的に接続されている場合と、AとBとが直接接続されている場合とを含むものとする。
なお本明細書にて用いる第1、第2、第3、乃至第N(Nは自然数)という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
(実施の形態1)
信号処理装置は記憶回路を有する。記憶回路は、単数または複数設けられる記憶回路によって1ビットまたは複数ビットのデータ信号を記憶することができる。本実施の形態では、信号処理装置における記憶回路の構成について説明する。
なお、CPU、マイクロプロセッサ、画像処理回路、DSP(Digital Signal Processor)、FPGA(Field Programmable Gate Array)等のLSI(Large Scale Integrated Circuit)等が、信号処理装置の範疇に含まれる。
図1に記憶回路のブロック図の一例を示す。図1に示す記憶回路100は、大きく分けて、揮発性記憶部101及び不揮発性記憶部102を有する。また揮発性記憶部101は、入力される第1のデータ信号D1及び第2のデータ信号D2を選択するセレクタ回路103を有する。
揮発性記憶部101は、一例として、クロック同期型のフリップフロップ回路を有する。なお、揮発性記憶部101が有するフリップフロップ回路は、他の種類のフリップフロップ回路であってもよい。揮発性記憶部101は、第1の電源電圧端子Vxから電源電圧が供給されている期間のみ、データ信号Dを保持する記憶部である。
図1では、揮発性記憶部101に入力される信号を示している。図1では、主に高電源電位VDDを供給する第1の電源電圧端子Vx、低電源電位VSSを供給するグラウンド線GND、第1のデータ信号D1、第2のデータ信号D2、クロック信号CLK、クロック信号CLKを位相反転した信号である反転クロック信号CLKBが入力される端子を示している。なお揮発性記憶部101は、他にもリセット信号等の制御信号が供給される構成でもよい。
揮発性記憶部101が有するセレクタ回路103は、第1のデータ信号D1または第2のデータ信号D2を選択して、揮発性記憶部101が保持するデータ信号Dとするものである。具体的にセレクタ回路103は、第1の電源電圧端子Vxから電源電圧が供給されることによる揮発性記憶部101による動作(通常動作)を行う際には第1のデータ信号D1を選択し、第1の電源電圧端子Vxからの電源電圧の供給を停止した後に第1の電源電圧端子Vxからの電源電圧の供給を再開させる際に第2のデータ信号D2を選択して、揮発性記憶部101で保持するデータ信号Dとする構成とすればよい。
なお本明細書における信号または電源電圧の供給の停止とは、信号または電源電圧を供給する配線に信号または電源電圧の供給を行わないことをいう。また本明細書における信号または電源電圧の供給の再開とは、信号または電源電圧を供給する配線への信号または電源電圧の供給を停止していた状態から再度供給を再開することをいう。また本明細書における信号の固定とは、例えば所定の周波数によって発振される交流信号を、高電源電位VDDまたは低電源電位VSSの固定電位の直流信号にすることをいう。
図1では、揮発性記憶部101から出力される信号を示している。図1では、出力信号Qを示している。また図1では、揮発性記憶部101に入力されたデータ信号Dが、不揮発性記憶部102に出力される信号となることを示している。
図1では、不揮発性記憶部102に入力する信号を示している。図1では、主に高電源電位VDDを供給する第1の電源電圧端子Vx、低電源電位VSSを供給するグラウンド線GND、揮発性記憶部101よりデータ信号Dが入力される入力端子INを示している。なお揮発性記憶部101は、他にも不揮発性記憶部102へのデータ信号Dの書き込みを制御するための制御信号、データ信号Dの読み出しを制御するための制御信号が供給される構成でもよい。
なお不揮発性記憶部102における記憶素子としては、フラッシュメモリの他に、強誘電体メモリ(FeRAM)、磁気メモリ(MRAM)、位相変化メモリ(PRAM)を用いればよい。なお特に不揮発性記憶部102に用いる記憶素子としては、チャネルが酸化物半導体層に形成されるトランジスタを用いて電荷の保持をさせる記憶素子とすることが好適である。チャネルが酸化物半導体層に形成されるトランジスタを用いて不揮発性記憶部102を形成することで、トランジスタの作製工程と同様にして不揮発性記憶部102を作製することができ、記憶回路の作製における低コスト化を図ることができる。
図1では、不揮発性記憶部102から出力される信号を示している。図1では、出力端子OUTからの信号は、揮発性記憶部101に供給される第2のデータ信号D2となることを示している。
また図1では、揮発性記憶部101に第1のデータ信号D1を供給する配線107、及びクロック信号CLKを供給する配線108、並びにクロック信号CLKを位相反転して反転クロック信号CLKBとし揮発性記憶部101に供給するインバータ回路104を示している。図1では、第1のデータ信号D1が供給される配線107及びクロック信号CLKが供給される配線108には、保護回路105が設けられる構成を示している。
インバータ回路104には、配線109とは異なる配線110によって電源電圧が供給される。インバータ回路104は、主に高電源電位VDDを供給するための第2の電源電圧端子Vy、及び低電源電位VSSを供給するグラウンド線GNDが接続されている。第2の電源電圧端子Vyと第1の電源電圧端子Vxとが別の電源に接続されていてもよいし、第2の電源電圧端子Vyと第1の電源電圧端子Vxとが同じ電源に接続されている場合には、個別に電源電圧の供給を制御できるスイッチ回路が設けられていてもよい。なおインバータ回路104は、例えば、pチャネル型トランジスタとnチャネル型トランジスタとを組み合わせた回路構成を用いればよい。他にもインバータ回路104は、単極性のトランジスタにより回路を形成することも可能である。
また保護回路105には配線109とは異なる配線110によって、電源電圧が供給される。保護回路105には、主に高電源電位VDDを供給するための第2の電源電圧端子Vy、及び低電源電位VSSを供給するグラウンド線GND(配線111)が接続されている。なお保護回路105は、保護ダイオードを高電源電位側及び低電源電位側に設ける回路構成とすればよい。なお保護ダイオードはダイオード接続したトランジスタで形成すればよい。
次いで、電源電圧の供給の停止及び再開を行う信号処理装置の記憶回路における各信号の停止及び再開のフローチャートを図2に示す。
図2に示すフローチャート図では、まず揮発性記憶部101に供給されるデータ信号Dとして第1のデータ信号D1がセレクタ回路103により選択され、クロック信号CLK及び反転クロック信号CLKB、並びに第1の電源電圧端子Vxによる高電源電位VDDが供給されることで通常動作が行われる(ステップ201)。またインバータ回路104及び保護回路105は、第2の電源電圧端子Vyによる高電源電位VDDが供給されている。
次いで電源電圧の供給を停止するか否かの判断がされる(ステップ202)。すなわち、第1の電源電圧端子Vxからの電源電圧の供給の停止及び第2の電源電圧端子Vyからの電源電圧供給の停止、並びにクロック信号CLKの供給の停止及びデータ信号Dの供給の停止を行うか否かの判断がされることとなる。間欠的な電源電圧の供給の停止によって、大幅な消費電力の低減を見込むことができる。電源電圧の供給の停止が行われないのであれば、再度通常動作を行うステップ201を繰り返す。
ステップ202における電源電圧の供給の停止が行われる場合、電源停止のためのシーケンスを行うこととなる。具体的には、まずデータ信号Dの停止、すなわち外部より供給される第1のデータ信号D1の供給を停止する。また第1のデータ信号D1の供給の停止に加えて、クロック信号CLKを高電源電位VDDに固定する(ステップ203)。なお、クロック信号CLKの固定により、反転クロック信号CLKBは、低電源電位VSSに固定される。クロック信号CLK及び反転クロック信号CLKBの供給の停止は、所定の周波数によって発振される交流信号を高電源電位VDDまたは低電源電位VSSの固定電位の直流信号にした上で停止する構成とすることで、誤動作を低減することができる。
データ信号D1の停止後、揮発性記憶部101に保持されているデータ信号Dを不揮発性記憶部102に記憶させて、電源電圧の供給が停止してもデータ信号Dを保持できるように退避しておく(ステップ204)。電源電圧の供給の停止後は、揮発性記憶部101に保持しているデータ信号Dが消去されてしまうため、電源電圧の供給が停止してもデータ信号Dの保持が可能な不揮発性記憶部102へのデータ信号Dの退避を行う。なお、電源電圧の供給の再開後、不揮発性記憶部102に退避しておいたデータ信号Dは、第2のデータ信号D2として揮発性記憶部101に供給されるものである。
データ信号Dの供給の停止に引き続いて、第1の電源電圧端子Vxからの電源電圧の供給の停止が行われることとなる(ステップ205)。第1の電源電圧端子Vxからの電源電圧の供給の停止は、第1の電源電圧端子Vxに供給される電位を高電源電位VDDから低電源電位VSSに切り替えることでグラウンド線GNDの低電源電位VSSとの間の電圧を0にすることで行われる構成とすればよい。
第1の電源電圧端子Vxからの電源電圧の供給の停止に引き続いて、クロック信号CLKの停止が行われることとなる(ステップ206)。クロック信号CLKの停止と共に、反転クロック信号CLKBも停止することとなる。
クロック信号CLKの停止に引き続いて第2の電源電圧端子Vyからの電源電圧の供給の停止が行われることとなる(ステップ207)。第2の電源電圧端子Vyからの電源電圧の供給の停止は、第2の電源電圧端子Vyに供給される電位を高電源電位VDDから低電源電位VSSに切り替えることでグラウンド線GNDの低電源電位VSSとの間の電圧を0にすることで行われる構成とすればよい。
以上、ステップ203乃至ステップ207で示した順序によって電源電圧の供給の停止時におけるシーケンスが完了することとなる。
この電源電圧の供給の停止時におけるシーケンスにおいて、第2の電源電圧端子Vyが第1の電源電圧端子Vxと同じタイミングで電源電圧の供給の停止をすると、誤動作が生じてしまう。具体的には、クロック信号CLKを供給する配線側から、停止した電源電圧を供給する側の配線に向けて電流が流れてしまうといった動作である。これを防ぐためにクロック信号CLKの供給を先に停止してから電源電圧の供給を停止する構成もある。しかしながら、クロック信号同期型の揮発性記憶部101を有する記憶回路では、先にクロック信号CLKの供給を停止すると、クロック信号CLK及び反転クロック信号CLKBで動作が確定する揮発性記憶部101内の動作が不確定な状態となる。したがって、この状態で電源電圧が供給されることは、保持したデータが破壊されてしまうといった誤動作の原因になる。本実施の形態のクロック同期型の揮発性記憶部から不揮発性記憶部へのデータ信号Dの退避を行う構成においては、前述の誤動作をなくすことができ、且つ電源電圧の供給の停止の際、保護回路を介して流れてしまう電流をなくすことができ、その分の信号処理装置に信号を供給する外部機器の消費電力を抑えることができる。
次いで電源電圧の供給の再開をするか否かの判断がされる(ステップ208)。すなわち電源電圧の供給の停止時におけるシーケンスにより停止した、第1の電源電圧端子Vxからの電源電圧の供給の再開及び第2の電源電圧端子Vyからの電源電圧の供給の再開、並びにクロック信号CLKの再開及び第1のデータ信号D1の再開を行うか否かの判断がされることとなる。電源電圧の供給の再開が行われないのであれば、第1の電源電圧端子Vxからの電源電圧の供給の停止及び第2の電源電圧端子Vyからの電源電圧の供給の停止を継続することとなる(ステップ209)。
ステップ208で電源電圧の供給の再開を行う場合、電源再開のシーケンスを行うこととなる。具体的には、まず第2の電源電圧端子Vyからの電源電圧の供給の再開を行う(ステップ210)。第2の電源電圧端子Vyからの電源電圧の供給の再開は、第2の電源電圧端子Vyの電位を高電源電位VDDに切り替え、グラウンド線GNDの配線の電位を低電源電位VSSに切り替えることで、第2の電源電圧端子Vyに接続された各回路に電源電圧を供給する。
次いで、第2の電源電圧端子Vyからの電源電圧の供給の再開に引き続いて、クロック信号CLKの供給の再開が行われることとなる(ステップ211)。クロック信号CLKの供給の再開と共に、反転クロック信号CLKBも供給が再開されることとなる。クロック信号CLK及び反転クロック信号CLKBの供給の再開は、クロック信号CLK及び反転クロック信号CLKBを高電源電位VDDまたは低電源電位VSSの固定電位の直流信号にした後、所定の周波数によって発振される交流信号として出力する構成とする。
クロック信号CLKの供給の再開に引き続いて、第1の電源電圧端子Vxからの電源電圧の供給の再開が行われることとなる(ステップ212)。第1の電源電圧端子Vxからの電源電圧の供給の再開は、第1の電源電圧端子Vxの電位を高電源電位VDDに切り替え、グラウンド線GNDの電位を低電源電位VSSに切り替えることで、第1の電源電圧端子Vxからの電源電圧が供給される配線に接続された各回路に電源電圧を供給する。
第1の電源電圧端子Vxからの電源電圧の供給の再開後、不揮発性記憶部102に保持されているデータ信号Dを揮発性記憶部101に復帰させ、電源電圧の供給の停止により中断した第1のデータ信号D1の保持を再開できるようにしておく(ステップ213)。なお、前述したように電源電圧の供給の再開後、不揮発性記憶部102に退避しておいたデータ信号Dは、第2のデータ信号D2として揮発性記憶部101に供給されるものである。
ステップ213における、不揮発性記憶部102に保持されていた第2のデータ信号D2がデータ信号Dとして揮発性記憶部101に復帰した後、揮発性記憶部101内のセレクタ回路103を切り替えて外部からの第1のデータ信号D1を供給する配線を介したデータ信号D1の供給を再開させる(ステップ214)。
以上、ステップ210乃至ステップ214で示した順序によって電源電圧の供給の再開時におけるシーケンスが完了することとなる。
この電源電圧の供給の再開時におけるシーケンスにおいて、第2の電源電圧端子Vyからの電源電圧の供給の再開が第1の電源電圧端子Vxからの電源電圧の供給の再開と同じタイミングで行われると、誤動作が生じてしまう。具体的には、クロック信号CLKを供給する配線側から、電源電圧の供給を停止している配線に向けて電流が流れてしまうといった動作である。これを防ぐために電源電圧の供給を先に再開してからクロック信号CLKの供給を再開する構成もある。しかしながら、クロック信号同期型の揮発性記憶部101を有する記憶回路では、先に記憶回路への電源電圧の供給を再開すると、クロック信号CLK及び反転クロック信号CLKBで動作が確定する揮発性記憶部101内の動作が不確定な状態のまま、電源電圧の供給をしてしまう。したがって、この状態でクロック信号による動作が不確定なままで電源電圧が供給されることは、保持したデータが破壊されてしまうといった誤動作の原因になる。本実施の形態の不揮発性記憶部からクロック同期型の揮発性記憶部へのデータ信号Dの復帰を行う構成においては、前述の誤動作をなくすことができ、且つ電源電圧の供給の再開の際、保護回路を介して流れてしまう電流をなくすことができ、その分の信号処理装置に信号を供給する外部機器の消費電力を抑えることができる。
すなわち本実施の形態における構成では、クロック信号CLKの供給の再開の前に保護回路に接続された配線に供給される電源電位を先に立ち上げる構成とすることができる。従って、誤動作を低減し、低消費電力化を図ることができる。
次いで、図1に示した信号処理装置の記憶回路の具体的な回路構成を図3に示す。図3では、不揮発性記憶部における記憶素子として酸化物半導体を半導体層に有するトランジスタによる記憶素子の構成について説明する。図3は、図1で示した揮発性記憶部101の構成、不揮発性記憶部102の構成、及び保護回路の構成について具体的な回路例を示したものである。
記憶回路における揮発性記憶部101の回路構成の一例としては、図3に示すようにセレクタ回路103の他に、第1のアナログスイッチ301、第1のインバータ回路302、第1のクロックドインバータ303、第2のアナログスイッチ304、第2のインバータ回路305及び第2のクロックドインバータ306を有する構成がある。
揮発性記憶部101について簡単に説明する。揮発性記憶部101における第1のアナログスイッチ301、第1のクロックドインバータ303、第2のアナログスイッチ304及び第2のクロックドインバータ306は、クロック信号CLK及び反転クロック信号CLKBに従って導通状態及び非導通状態が制御される。
第1のアナログスイッチ301はクロック信号CLKがH信号のとき導通状態となり、クロック信号CLKの立ち上がり、すなわち低電源電位VSSから高電源電位VDDへの切り替わりにより、導通状態となりデータ信号Dを揮発性記憶部101に取り込む。取り込まれたデータ信号Dは、第1のインバータ回路302及び第1のクロックドインバータ303による帰還ループによって保持される。第2のアナログスイッチ304はクロック信号CLKがL信号のとき導通状態となり、クロック信号CLKの立ち下がり、すなわち、高電源電位VDDから低電源電位VSSへの切り替わりにより、導通状態となる。第2のアナログスイッチ304が導通状態となることでクロック信号CLKの立ち上がり時に取り込んだデータ信号Dは、第2のインバータ回路305及び第2のクロックドインバータ306による帰還ループによって保持される。なお揮発性記憶部101の各回路に供給される電源電圧は、第1の電源電圧端子Vxによるものである。
上述したように記憶回路における不揮発性記憶部102の回路構成としては、フラッシュメモリの他に、強誘電体メモリ(FeRAM)、磁気メモリ(MRAM)、位相変化メモリ(PRAM)を設ける構成でもよいが、ここではチャネルが酸化物半導体層に形成されるトランジスタを用いて電荷の保持をさせる記憶素子を例に挙げて説明する。図3に示す不揮発性記憶部102の回路構成の一例としては、不揮発性記憶素子部121、反転出力回路部122、インバータ回路141を有する構成について示している。
次いで図3に示す不揮発性記憶部102の動作について図4(A)乃至(C)を用いて説明する。図4に示す不揮発性記憶部102の回路構成は、図3と同様に、不揮発性記憶素子部121、反転出力回路部122、インバータ回路141を有する構成について示している。また不揮発性記憶素子部121におけるデータ信号Dの入力を制御するための信号として第1の制御信号ENを示している。また反転出力回路部122におけるデータ信号Dの出力を制御するための信号として第2の制御信号RDを示している。
なお第2の制御信号RDは揮発性記憶部101が有するセレクタ回路103に供給されることで、第1の電源電圧端子Vxからの電源電圧の供給がある際、第1のデータ信号D1または第2のデータ信号D2を選択して、揮発性記憶部101に供給させる信号である。例えば第2の制御信号RDが低電源電位VSSの信号であれば第1のデータ信号D1を選択し、第2の制御信号RDが高電源電位VDDの信号であれば第2のデータ信号D2を選択するよう設定すればよい。
図4(A)に示す不揮発性記憶素子部121は、第1のトランジスタ131、第2のトランジスタ132及び容量素子133と、を有する。第1のトランジスタ131のソース及びドレインの一方の電極は、第2のトランジスタ132のゲートに接続されている。第1のトランジスタ131のソース及びドレインの一方の電極は、容量素子133の一方の電極に接続されている。第1のトランジスタ131のゲートは、第1の制御信号ENを入力するための配線に接続されている。第1のトランジスタ131のソース及びドレインの他方の電極は、データ信号Dが入力される配線に接続されている。なお第1のトランジスタ131、第2のトランジスタ132及び容量素子133が接続されたノードは、以下の説明において「記憶ノード」と呼ぶ。
第1のトランジスタ131は、酸化物半導体層にチャネルが形成されるトランジスタである。なお図面において、第1のトランジスタ131は酸化物半導体層にチャネルが形成されるトランジスタであることを示すために、OSの符号を付している。
図4(A)に示す第2のトランジスタ132は、スイッチとして機能する素子である。図4(A)では、一導電型(例えば、nチャネル型)のトランジスタを用いて構成された例を示す。ここでいうスイッチとは、スイッチの一方の端子がトランジスタのソース及びドレインの一方に対応し、スイッチの他方の端子がトランジスタのソース及びドレインの他方に対応する。またスイッチの導通状態又は非導通状態は、トランジスタのゲートに印加されるデータ信号Dに基づく電位によって選択される。nチャネル型のトランジスタである第2のトランジスタ132がスイッチとして機能する場合、高電源電位VDDの信号(H信号)によって導通状態、低電源電位VSS(L信号)によって非導通状態が選択される。
なお、容量素子133は、第2のトランジスタ132のゲートと第1のトランジスタ131のソース及びドレインの一方の電極とで形成される容量等を積極的に利用することによって、省略することも可能である。
図4(A)に示す反転出力回路部122は、第3のトランジスタ134及び第4のトランジスタ135を有する回路である。第3のトランジスタ134のソース及びドレインの一方の電極は、第1の電源電圧端子Vxに接続されている。第3のトランジスタ134のゲートは、第2の制御信号RDを入力するための配線に接続されている。第3のトランジスタ134のソース及びドレインの他方の電極は、第4のトランジスタ135のソース及びドレインの一方の電極に接続されている。また第4のトランジスタ135のゲートは、第2の制御信号RDを入力するための配線に接続されている。第4のトランジスタ135のソース及びドレインの他方の電極は、第2のトランジスタ132のソース及びドレインの一方の電極に接続されている。なお第2のトランジスタ132のソース及びドレインの他方の電極は、グラウンド線GNDに接続されている。なお第3のトランジスタ134及び第4のトランジスタ135が接続されたノードは、インバータ回路141を介して、揮発性記憶部101のセレクタ回路103に接続される。
図4(A)に示す第3のトランジスタ134は、スイッチとして機能する素子である。第3のトランジスタ134は、一例として、一導電型(例えば、pチャネル型)のトランジスタを用いて構成される。また図4(A)に示す第4のトランジスタ135は、スイッチとして機能する素子である。第4のトランジスタ135は、一例として、一導電型(例えば、nチャネル型)のトランジスタを用いて構成される。なお第3のトランジスタ134及び第4のトランジスタ135は、交互に導通または非導通が制御されるよう、異なる導電型のトランジスタとする。すなわち反転出力回路部122は、第2の制御信号RDの論理状態、すなわちH信号かL信号かに応じて、記憶ノードの論理状態を反転し、インバータ回路141に出力するための回路である。そしてインバータ回路141では反転出力回路部122より出力される信号を再度反転させ、記憶ノードの論理状態と同じ論理状態として揮発性記憶部101のセレクタ回路103に出力する。
なお、不揮発性記憶部102は、容量素子133によって保持することのできるデータ信号に基づく電位が、第2のトランジスタ132のゲートに印加される構成としている。そのため容量素子133によって保持することのできるデータ信号は、記憶回路100への電源電圧の供給が再開された後で、第2のトランジスタ132を導通状態にし、記憶ノードの論理状態を不揮発性記憶部102から読み出すことができる。それ故、容量素子133に保持することのできるデータ信号に基づく電位が多少変動していても、元の信号を正確に読み出すことが可能である。
図4(A)において、不揮発性記憶部102に用いられるトランジスタのうち、第1のトランジスタ131以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、不揮発性記憶部102は、第1のトランジスタ131以外にも、チャネルが酸化物半導体層に形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
酸化物半導体としては、少なくともインジウム(In)、ガリウム(Ga)、スズ(Sn)及び亜鉛(Zn)から選ばれた一種以上の元素を含有する。このうち、酸化物半導体としては、少なくともIn又はZnを含むことが好ましい。特に、In及びZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてGaを有することが好ましい。また、スタビライザーとして、Snを有することが好ましい。また、スタビライザーとして、ハフニウム(Hf)を有することが好ましい。また、スタビライザーとして、アルミニウム(Al)を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
例えば、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物や、三元系金属の酸化物であるIn−Ga−Zn系酸化物、In−Sn−Zn系酸化物、In−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、In−Ga系酸化物や、酸化インジウム、酸化スズ、酸化亜鉛などを用いることができる。また、上記酸化物にInとGaとSnとZn以外の元素、例えばSiO2を含ませてもよい。
例えば、In−Ga−Zn系酸化物とは、インジウム(In)とガリウム(Ga)と亜鉛(Zn)を主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
また、酸化物半導体として、化学式InMO3(ZnO)m(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成の近傍であるとは、a、b、cが、(a―A)2+(b―B)2+(c―C)2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、S0は、測定面(座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて評価可能である。
また、酸化物としてIn−Zn系酸化物を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=1.5:1〜15:1(モル数比に換算するとIn2O3:ZnO=3:4〜15:2)とする。例えば、In−Zn系酸化物を用いる場合、用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
また、酸化物としてIn−Sn−Zn系酸化物を用いる場合、用いるターゲットの組成比は、原子数比が、In:Sn:Zn=1:2:2、2:1:3、1:1:1、または、In:Sn:Zn=20:45:35などとする。
酸化物半導体層内の水素を徹底的に排除することで高純度化された酸化物半導体層にチャネルが形成されるトランジスタは、そのオフ電流密度を100zA/μm以下、好ましくは10zA/μm以下、更に好ましくは1zA/μm以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、第1のトランジスタ131がオフ状態である時、記憶ノードの電位、即ち第2のトランジスタ132のゲートの電位を長期間にわたり保持することができる。
なお本明細書で説明するオフ電流とは、トランジスタがオフ状態(非導通状態ともいう)のときに、ソースとドレインの間に流れる電流をいう。nチャネル型のトランジスタ(例えば、閾値電圧が0乃至2V程度)では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャップ材料(より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料)などを適用することができる。また、トランジスタの代わりにMEMSスイッチ等を用いて配線間の接続を切り離すことにより、記憶ノードの電荷の長期間の保持を実現する構成としてもよい。
図4(B)は、データ信号Dの退避時の不揮発性記憶部102の動作について説明する図である。データ信号Dの退避時、第1の制御信号ENはH信号、第2の制御信号RDはL信号である。また、データ信号Dの退避時は、第1の電源電圧端子Vxから高電源電位VDDの供給が行われる。第1の制御信号ENをH信号とすることで第1のトランジスタ131が導通状態となりデータ信号Dが記憶ノードに保持される。このとき第2の制御信号RDはL信号であり第3のトランジスタ134が導通状態となることで反転出力回路部122はH信号を出力し、インバータ回路141を介することで揮発性記憶部101のセレクタ回路103にL信号を出力し続ける。
また図4(C)は、データ信号Dの復帰時の不揮発性記憶部102の動作について説明する図である。データ信号Dの復帰時、第1の制御信号ENはL信号、第2の制御信号RDはH信号である。また、データ信号Dの復帰時は、第1の電源電圧端子Vxから高電源電位VDDの供給が行われる。なお記憶ノードに保持されるデータ信号DはH信号またはL信号の場合があり、場合分けして説明することができる。
まず記憶ノードがH信号を保持している場合、第2のトランジスタ132が導通状態となる。このとき第4のトランジスタ135も導通状態であり、反転出力回路部122はL信号を出力する。記憶ノードがH信号を保持することで反転出力回路部122が出力するL信号は、インバータ回路141を介することで揮発性記憶部101のセレクタ回路103にH信号として出力される。
また記憶ノードがL信号を保持している場合、第2のトランジスタ132が非導通状態となる。このとき第4のトランジスタ135は導通状態であるが、反転出力回路部122の出力は前の状態を保持することによるH信号を出力する。記憶ノードがL信号を保持することで反転出力回路部122が出力するH信号はインバータ回路141に入力され、インバータ回路141は揮発性記憶部101のセレクタ回路103にL信号を出力する。
以上の説明が不揮発性記憶部102の動作についてである。
本実施の形態においては、図3に示すように、信号を供給する配線に保護回路105を設ける。図3に示した回路図でいえば、クロック信号CLK、データ信号D、第1の制御信号EN及び第2の制御信号RDを供給する配線に保護回路105を設ける構成について示している。保護回路105としては、図3では、ダイオード接続したトランジスタを第2の電源電圧端子Vyからの高電源電位VDDを供給する配線とグラウンド線GNDからの低電源電位VSSを供給する配線との間に設けることで保護ダイオードを形成する構成について示している。
次いで図3に示す保護回路の構成の一例について図5(A)乃至(C)に示す。なお図5(A)乃至(C)に示す図において入力端子INと出力端子OUTの間の配線が、前述のクロック信号CLK、第1のデータ信号D1、第1の制御信号EN及び第2の制御信号RDを供給する配線に相当する。保護回路105は、第2の電源電圧端子Vyからの高電源電位VDDを供給する配線とグラウンド線GNDからの低電源電位VSSを供給する配線との間にダイオード接続したトランジスタを設けることで形成される。保護回路105が有する保護ダイオードは、図3で示したようにnチャネル型のトランジスタに限らず、図5(A)に示すようにpチャネル型トランジスタを用いる構成としてもよい。また図5(B)に示すようにダイオード接続したnチャネル型のトランジスタを第2の電源電圧端子Vyからの高電源電位VDDを供給する配線及びグラウンド線GNDからの低電源電位VSSを供給する配線との間に複数設けることで保護ダイオードを形成する構成としてもよい。また図5(B)に示す構成の場合、図5(C)に示すように、を第2の電源電圧端子Vy側と、グラウンド線GND側とでダイオード接続したnチャネル型のトランジスタの数を異ならせる構成としてもよい。
またクロック信号CLKが供給され、位相反転した反転クロック信号CLKBを生成するためのインバータ回路104は、第2の電源電圧端子Vy及びグラウンド線GNDにより電源電圧が供給され、当該電源電圧に応じて反転クロック信号CLKBの揮発性記憶部101への供給を行うものである。
次いで、不揮発性記憶部102でのデータ信号Dの保持時に電源電圧の供給を停止して、その後電源電圧の供給を再開する場合の、本実施の形態の構成である記憶回路100の動作について説明する。図6には図3に示す記憶回路のタイミングチャート図を示し、当該タイミングチャート図を参照して説明する。図6のタイミングチャート図において、Vx、Vy、GND、CLK、CLKB、D1、Q、記憶ノード、D2(OUT)、EN及びRDは、図3で説明した入出力信号及びノードの電位に対応する。また図6に示すタイミングチャート図では、記憶回路100が取り得る複数の状態について説明するため、期間1乃至期間6の複数の期間に分けて示している。
なお、以下に示す図6の動作の説明では、各トランジスタの導電型を、図3に示した構成として説明する。なお以下に示す動作の説明はこれに限定されず、各トランジスタの導通状態が同じ動作となれば、適宜各トランジスタの導電性及び各制御信号の電位を設定することができる。また図6の動作の説明において、各信号の初期状態の電位としてL信号が保持されているものとして説明する。例えば記憶ノードの電位は、前の期間での状態によって決まるが、ここではL信号が保持されているものとして説明を行うこととする。
また各入出力信号は、高電源電位(VDD、H信号)及び低電源電位(VSS、L信号)で表すことができる。
まず図6中の期間1の動作について説明する。期間1は記憶回路100における揮発性記憶部101がデータ信号Dの保持を行い、不揮発性記憶部102は記憶回路100におけるデータ信号Dの記憶に関与しない通常動作である。期間1では、VxをH信号とし、VxからのH信号により電源電圧が揮発性記憶部101及び不揮発性記憶部102に供給される。また期間1では、VyをH信号とし、VyからのH信号により電源電圧がインバータ回路104及び保護回路105に供給される。また期間1では、第1の制御信号EN及び第2の制御信号RDをL信号としている。記憶回路100では、第2の制御信号RDをL信号とすることで、揮発性記憶部101が第1のデータ信号D1の保持をする。図6の期間1では、データ信号としてL信号を保持しており、クロック信号CLKの立ち上がりに同期してdataAを取り込み、クロック信号CLKの立ち下がりに同期して保持したdataAをQに出力する様子を表している。
図6中の期間2の動作について説明する。期間2は、記憶回路100における揮発性記憶部101のデータ信号Dを、不揮発性記憶部102の記憶ノードに退避させた後、各信号の停止を行う期間となる。期間2の動作を電源電圧の停止動作と呼ぶ。期間2では、始めにVx及びVyをH信号とし、電源電圧が揮発性記憶部101及び不揮発性記憶部102に供給した状態から第1の電源電圧端子Vxからの電源電圧の供給及び第2の電源電圧端子Vyからの電源電圧の供給を停止するために、順に他の信号を停止していく。
まず期間2では、電源停止の停止動作とする場合、第1のデータ信号D1の供給を停止する(図6中、t1)。第1のデータ信号D1の供給の停止後は、H信号またはL信号の電源電位に基づく信号の供給は行わない不定状態(図6中、「X」で表記)となり、結果として消費電力を低下できる。なお第1のデータ信号D1の供給を停止する際、クロック信号CLKが供給される配線をH信号の固定電位及び反転クロック信号CLKBが供給される配線をL信号固定電位にしておき、揮発性記憶部101は第1のデータ信号D1によるdataAを第1の電源電圧端子Vxからの電源電圧の供給が停止するまで保持する。
なお図6中、「X」で表記する不定状態の期間は、第2の電源電圧端子Vyから高電源電位VDDが供給される期間で第1のデータ信号D1が供給される配線を低電源電位VSSの固定電位となるL信号にしておき、第2の電源電圧端子Vyから高電源電位VDDが供給されない期間で第1のデータ信号D1が供給される配線へのL信号の供給を停止する構成とすればよい。
第1のデータ信号D1の供給の停止とともに期間2では、第1の制御信号ENをH信号に切り替え、不揮発性記憶素子部121の第1のトランジスタ131を導通状態にする(図6中、t2)。そして、揮発性記憶部101に保持されたデータ信号DによるdataAを不揮発性記憶部102の記憶ノードに退避させる。揮発性記憶部101に保持されたデータ信号DによるdataAを不揮発性記憶部102の記憶ノードに退避させた後は、第1の制御信号ENをL信号に切り替える。
次いで期間2では、第1の電源電圧端子Vxへ供給される信号をL信号にして、揮発性記憶部101及び不揮発性記憶部102への、グラウンド線GNDとの間の電源電圧の供給を停止する(図6中、t3)。第1の電源電圧端子Vxからの電源電圧の供給の停止とともに、揮発性記憶部101の出力信号Qが不定状態となる。また第1の電源電圧端子Vxからの電源電圧の供給の停止とともに、不揮発性記憶部102の出力信号OUTが不定状態となる。前述の記憶ノードに保持したdataAは保持され続ける。なお、このとき、第1の電源電圧端子Vxとは別に設けた第2の電源電圧端子VyをH信号としておく。また、クロック信号CLKより反転クロック信号CLKBを生成するインバータ回路104は、第2の電源電圧端子Vyからの電源電圧により動作し、第1の電源電圧VxをL信号としてもクロック信号CLKが位相反転した反転クロック信号CLKBを生成することができる。
なお本実施の形態では特に図示していないが、揮発性記憶部101が有するセレクタ回路103への電源電圧の供給の停止も第1の電源電圧端子Vxへの信号の切り替えとともに行われることとなる。
第2の電源電圧端子Vyからの電源電圧の供給の停止が、第1の電源電圧端子Vxからの電源電圧の供給の停止と同じタイミングで行われると、誤動作が生じてしまう。具体的には、クロック信号CLKを供給する配線側から、停止した電源電圧を供給する側の配線に向けて電流が流れてしまうといった動作である。これを防ぐためにクロック信号CLKの供給を先に停止してから電源電圧の供給を停止する構成もある。しかしながら、クロック信号同期型の揮発性記憶部101を有する記憶回路では、先にクロック信号CLKを停止すると、クロック信号CLK及び反転クロック信号CLKBで動作が確定するアナログスイッチ及びクロックドインバータ等の導通状態または非導通状態となる動作が不確定な状態となる。したがって、この状態で電源電圧が供給されることは、保持したデータが破壊されてしまうといった誤動作の原因になる。本実施の形態のクロック同期型の揮発性記憶部から不揮発性記憶部へのデータ信号Dの退避を行う構成においては、前述の誤動作をなくすことができ、且つ電源電圧の供給の停止の際、保護回路を介して流れてしまう電流をなくすことができ、その分の消費電力を抑えることができる。
また、第2の電源電圧端子Vyからの電源電圧の供給の停止が第1の電源電圧端子Vxからの電源電圧の供給の停止と同じタイミングで行われると、インバータ回路104によってクロック信号CLKから反転クロック信号CLKBを生成することができなくなってしまう。したがって、本実施の形態では、インバータ回路104を用いて反転クロック信号CLKBを生成する際に、第1の電源電圧端子Vxからの電源電圧の供給を先に停止したとしても継続して反転クロック信号CLKBを生成することができ、反転クロック信号CLKBが供給されないことによる揮発性記憶部の誤動作を防止することができる。
次いで期間2では、クロック信号CLKの供給を停止する(図6中、t4)。クロック信号CLKの供給の停止後は、H信号またはL信号の電源電位に基づく信号の供給は行わない不定状態(図6中、「X」で表記)となり、結果として消費電力を低減できる。なおクロック信号CLKの供給の停止は、第1の電源電圧Vxからの電源電圧の供給の停止の後に行うため、揮発性記憶部101内の特にアナログスイッチの導通状態または非導通状態となる動作が不確定な状態となることを回避することができる。
次いで期間2では、第2の電源電圧端子Vyへ供給される信号をL信号にして、インバータ回路104及び保護回路105への、グラウンド線GNDとの間の電源電圧の供給を停止する(図6中、t5)。前述の記憶ノードに保持したdataAは保持され続ける。
図6中の期間3の動作について説明する。期間3は、再び電源電圧の供給を再開して通常動作をさせるまで、各信号の停止を行う期間となる。なお不揮発性記憶部102の記憶ノードに退避させたデータ信号DによるdataAは、期間3でも保持し続けることができる。
図6中の期間4の動作について説明する。期間4は、各信号を停止状態から再開させる期間となる。期間4の動作を電源電圧の再開動作と呼ぶ。期間4では、不定状態にある各信号を順に再開していく。
まず期間4では、第2の電源電圧端子Vyへ供給される信号をH信号にして、インバータ回路104及び保護回路105への、グラウンド線GNDとの間の電源電圧の供給を再開する(図6中、t6)。
次いで期間4ではクロック信号CLKの供給を再開する(図6中、t7)。クロック信号CLKの供給の再開は、不定状態からH信号の電源電位に基づく信号の供給を行うものである。なおクロック信号CLKの供給の再開により、反転クロック信号CLKBの供給も再開することとなる。第1の電源電圧端子Vxからの電源電圧の供給の再開よりも先にクロック信号CLK及び反転クロック信号CLKBの供給の再開を行うため、揮発性記憶部101内のアナログスイッチ及びクロックドインバータ等の導通状態または非導通状態となる動作が不確定な状態となることを回避することができる。また、前の段階で第2の電源電圧端子VyをH信号にしているので、クロック信号の供給を再開したことによる保護回路を介して流れる電流を抑えることができる。
期間4では、第1の電源電圧端子Vxへ供給される信号をH信号にして、揮発性記憶部101及び不揮発性記憶部102への、グラウンド線GNDとの間の電源電圧の供給を再開する(図6中、t8)。第1の電源電圧端子Vxからの電源電圧の供給の再開とともに、不揮発性記憶部102の出力信号OUTがH信号となる。なお第1のデータ信号D1が不定状態のため、揮発性記憶部101の出力信号Qは不定状態となる。前述の記憶ノードに保持したdataAは保持され続ける。
なお本実施の形態では特に図示していないがセレクタ回路103への電源電圧の供給の再開も第1の電源電圧端子Vxへの信号の入力の切り替えとともに行われることとなる。
第2の電源電圧端子Vyからの電源電圧の供給が第1の電源電圧端子Vxからの電源電圧の供給と同じタイミングで再開すると、誤動作が生じてしまう。具体的には、クロック信号CLKを供給する配線側から、停止している電源電圧を供給する側の配線に向けて電流が流れてしまうといった動作である。これを防ぐために電源電圧の供給を先に再開してからクロック信号CLKの供給を再開する構成もある。しかしながら、クロック信号同期型の揮発性記憶部101を有する記憶回路では、先に記憶回路への電源電圧の供給を再開すると、クロック信号CLK及び反転クロック信号CLKBで動作が確定するアナログスイッチ及びクロックドインバータ等の導通状態または非導通状態となる動作が不確定な状態のまま、電源電圧の供給をしてしまう。したがって、この状態でクロック信号による動作が不確定なままで電源電圧が供給されることは、保持したデータが破壊されてしまうといった誤動作の原因になる。本実施の形態の不揮発性記憶部からクロック同期型の揮発性記憶部へのデータ信号Dの復帰を行う構成においては、前述の誤動作をなくすことができ、且つ電源電圧の供給の再開の際、保護回路を介して流れてしまう電流をなくすことができ、その分の消費電力を抑えることができる。
また、第2の電源電圧端子Vyからの電源電圧の供給が第1の電源電圧端子Vxからの電源電圧と同じタイミングで再開をすると、クロック信号CLKの供給よりも前にインバータ回路104より出力される信号が電源電圧の供給により得られてしまう状態となってしまう。したがって、本実施の形態では、インバータ回路にクロック信号CLKを供給する前に、第2の電源電圧端子Vyからの電源電圧を供給しておき揮発性記憶部の誤動作を防止するものである。
図6中の期間5の動作について説明する。期間5は、不揮発性記憶部102に退避させてあるデータ信号DによるdataAを揮発性記憶部101に復帰させる期間となる。期間5の動作をデータ信号の復帰動作と呼ぶ。
期間5では、第2の制御信号RDをH信号に切り替え、反転出力回路部122の第3のトランジスタ134を非導通状態、第4のトランジスタ135を導通状態にする(図6中、t9)。そして、不揮発性記憶部102の記憶ノードに保持されたデータ信号DによるdataAを揮発性記憶部にセレクタ回路103を介して復帰させる。なおセレクタ回路は、第2の制御信号RDがH信号となることで第2のデータ信号D2を選択するように設計すればよい。
図6中の期間6の動作について説明する。期間6は、第1のデータ信号D1の供給を再開させて期間1での通常動作を再開する期間である。
図6中の期間6の動作について説明する。期間6はクロック信号CLK及び反転クロック信号CLKBを所定の周波数によって発振される交流信号にした上で、クロック信号CLKの立ち下がりに同期して期間5で復帰させたdataAを出力信号Qとして出力する。そして次の第1のデータ信号D1であるdataBをデータ信号Dとして揮発性記憶部101に取り込み、クロック信号CLKの立ち下がりに同期して出力信号QとしてdataBを出力するものとなる。
以上が、記憶回路の駆動方法の説明である。
なお図3に示す記憶回路の回路図の一例では、揮発性記憶部101と不揮発性記憶部102とを並べて配置し、揮発性記憶部101からデータ信号Dを読み出して不揮発性記憶部102に退避させる構成について説明したが他の構成を取ることも可能である。一例としては図14に示すように揮発性記憶部101の内部に不揮発性記憶部102を設ける構成を挙げることができる。
図14に示す回路構成では、揮発性記憶部101と不揮発性記憶部102とを直列に接続するように設けている。また図3に示す構成と異なり、不揮発性記憶部を制御するための信号として第1の制御信号ENのみを供給する構成としている。なお図14に示す不揮発性記憶部の構成は、図4で説明した第1のトランジスタ131、容量素子133の他、バッファ回路136を有する構成を示している。バッファ回路136は図4で説明した第2のトランジスタ132と同様に第1のトランジスタ131のソースまたはドレインの一方と容量素子133の一方の電極とが接続されるノードでデータ信号を保持し、且つ供給される電源電圧に応じて保持されたデータ信号を出力するための回路である。
具体的な動作としては、通常動作時において、第1の制御信号ENをH信号にしておき、データ信号の退避時及び復帰時並びに電源電圧の供給を停止時にL信号とする。すなわち通常動作時においては、第1のトランジスタ131を導通状態にして、第1のインバータ回路302及び第1のクロックドインバータ303、並びに第2のインバータ回路305及び第2のクロックドインバータ306による帰還ループを形成し、データ信号の保持を行う。また、データ信号の退避時及び復帰時並びに電源電圧の供給を停止時において、第1のトランジスタ131を非導通状態にして、第1のトランジスタ131のソースまたはドレインの一方と容量素子133の一方の電極とが接続されるノードでの、データ信号の保持を行う。
なお図14に示す不揮発性記憶部102以外の構成については、図3での説明と同様である。そのため、揮発性記憶部101及び不揮発性記憶部102に電源電圧を供給するための第1の電源電圧端子Vxと、保護回路105に電源電圧を供給するための第2の電源電圧端子Vyとを別に設けることで図3に示す回路構成と同様に、誤動作をなくすことができ、且つ電源電圧の供給の停止及び再開の際、保護回路を介して流れてしまう電流をなくすことができ、その分の消費電力を抑えることができる。
本発明の記憶回路では、揮発性記憶部から不揮発性記憶部へのデータ信号Dの退避及び不揮発性記憶部から揮発性記憶部への復帰を行う構成においては、誤動作をなくすことができ、且つ電源電圧の供給の停止及び再開の際、保護回路を介して流れてしまう電流をなくすことができ、その分の消費電力を抑えることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態2)
本実施の形態では、実施の形態1で示した記憶回路を複数用いる構成について説明する。
図7(A)に、本実施の形態における記憶回路の構成を一例として示す。図7(A)に示す記憶回路は、高電源電位VDD及び低電源電位VSSが供給されるインバータ回路401と、記憶回路402を複数有する記憶回路群403とを有している。具体的に、各記憶回路402には、実施の形態1に記載されている構成を有する記憶回路100を用いることができる。記憶回路群403が有する各記憶回路402には、インバータ回路401を介して、第1の電源電圧Vxを印加するための高電源電位VDDまたは低電源電位VSSが入力されている。さらに、記憶回路群403が有する各記憶回路402には、信号INの電位と、低電源電位VSSが与えられている。
図7(A)でインバータ回路401は、制御信号SigAにより高電源電位VDDまたは低電源電位VSSの出力の切り替えが制御される。なお上記実施の形態で説明した第1の電源電圧端子Vx及び第2の電源電圧端子Vyとしては、異なるタイミングで高電源電位VDDまたは低電源電位VSSの出力の切り替えを行うように別の配線を用いて電源電圧の供給を行うこととなる。
また、図7(A)では、記憶回路群403が有する各記憶回路402の一方の電源端子は低電源電位VSSに固定され、他方の電源端子は制御信号SigAにより選択された高電源電位VDDまたは低電源電位VSSが入力されているが、図7(B)では、一方の電源端子は高電源電位VDDに固定され、他方の電源端子は制御信号SigAにより選択された高電源電位VDDまたは低電源電位VSSが入力されている。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態3)
本実施の形態では、実施の形態1で示した記憶回路を用いた信号処理装置の構成について説明する。
図8に、本発明の一態様に係る信号処理装置の一例を示す。信号処理装置は、一または複数の演算装置と、一または複数の記憶回路とを少なくとも有する。具体的に、図8に示す信号処理装置150は、演算装置151、演算装置152、記憶回路153、記憶回路154、記憶回路155、制御装置156、電源制御回路157を有する。
演算装置151、演算装置152は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算装置などを含む。そして、記憶回路153は、演算装置151における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。記憶回路154は、演算装置152における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。
また、記憶回路155はメインメモリとして用いることができ、制御装置156が実行するプログラムをデータ信号として記憶する、或いは演算装置151、演算装置152からのデータ信号を記憶することができる。
制御装置156は、信号処理装置150が有する演算装置151、演算装置152、記憶回路153、記憶回路154、記憶回路155の動作を統括的に制御する回路である。なお、図8では、制御装置156が信号処理装置150の一部である構成を示しているが、制御装置156は信号処理装置150の外部に設けられていても良い。
実施の形態1で示した記憶回路を記憶回路153、記憶回路154、記憶回路155に用いることで、記憶回路153、記憶回路154、記憶回路155への電源電圧の供給を停止しても、データ信号を保持することができる。よって、信号処理装置150全体への電源電圧の供給を停止し、消費電力を抑えることができる。或いは、記憶回路153、記憶回路154、または記憶回路155のいずれか一つまたは複数への電源電圧の供給を停止し、信号処理装置150の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
また、記憶回路への電源電圧の供給が停止されるのに合わせて、当該記憶回路とデータ信号のやり取りを行う演算装置または制御回路への、電源電圧の供給を停止するようにしても良い。例えば、演算装置151と記憶回路153において、動作が行われない場合、演算装置151及び記憶回路153への電源電圧の供給を停止するようにしても良い。
また、電源制御回路157は、信号処理装置150が有する演算装置151、演算装置152、記憶回路153、記憶回路154、記憶回路155、制御装置156へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給の停止は、電源制御回路157で行われる構成でも良いし、演算装置151、演算装置152、記憶回路153、記憶回路154、記憶回路155、制御装置156のそれぞれで行われる構成でも良い。
なお、メインメモリである記憶回路155と、演算装置151、演算装置152、制御装置156の間に、キャッシュメモリとして機能する記憶回路を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶回路にも、上述した記憶回路を用いることで、信号処理装置150の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態4)
本実施の形態では、本発明の一態様に係る信号処理装置の一つである、CPUの構成について説明する。
図9に、本実施の形態のCPUの構成を示す。図9に示すCPUは、基板9900上に、ALU9901、ALU・Controller9902、Instruction・Decoder9903、Interrupt・Controller9904、Timing・Controller9905、Register9906、Register・Controller9907、Bus・I/F9908、書き換え可能なROM9909、ROM・I/F9920と、を主に有している。なお、ALUはArithmetic logic unitであり、Bus・I/Fはバスインターフェースであり、ROM・I/FはROMインターフェースである。ROM9909及びROM・I/F9920は、別チップに設けても良い。勿論、図9に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。
Bus・I/F9908を介してCPUに入力された命令は、Instruction・Decoder9903に入力され、デコードされた後、ALU・Controller9902、Interrupt・Controller9904、Register・Controller9907、Timing・Controller9905に入力される。
ALU・Controller9902、Interrupt・Controller9904、Register・Controller9907、Timing・Controller9905は、デコードされた命令に基づき、各種制御を行なう。具体的にALU・Controller9902は、ALU9901の動作を制御するための信号を生成する。また、Interrupt・Controller9904は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Register・Controller9907は、Register9906のアドレスを生成し、CPUの状態に応じてRegister9906の読み出しや書き込みを行なう。
またTiming・Controller9905は、ALU9901、ALU・Controller9902、Instruction・Decoder9903、Interrupt・Controller9904、Register・Controller9907の動作のタイミングを制御する信号を生成する。例えばTiming・Controller9905は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に入力する。
本実施の形態のCPUでは、Register9906に、上記実施の形態で示した構成を有する記憶回路が設けられている。Register・Controller9907は、ALU9901からの指示に従い、Register9906が有する記憶回路において、揮発性記憶部101によるデータ信号の保持を行うか、不揮発性記憶部102によるデータ信号の保持を行うかを選択する。インバータ回路の帰還ループによるデータ信号の保持が選択されている場合、Register9906内の記憶回路への電源電圧の供給が行われる。容量素子におけるデータ信号の保持が選択されている場合、Register9906内の記憶回路への電源電圧の供給を停止することができる。
この様にして、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUを停止することができ、それにより消費電力を低減することができる。
本実施の形態では、CPUを例に挙げて説明したが、本発明の信号処理装置はCPUに限定されず、マイクロプロセッサ、画像処理回路、DSP、FPGA等のLSIにも応用可能である。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
(実施の形態5)
図4(A)に示した不揮発性記憶部102において、チャネルがシリコンに形成される場合における第2のトランジスタ132と、チャネルが酸化物半導体層に形成される第1のトランジスタ131と、容量素子133とを例に挙げて、記憶回路100の作製方法について説明する。
図10(A)に示すように、基板700上に絶縁膜701と、単結晶の半導体基板から分離された半導体膜702とを形成する。
基板700として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730℃以上のものを用いると良い。
また、本実施の形態では、半導体膜702が単結晶のシリコンである場合を例に挙げて、以下、第2のトランジスタ132の作製方法について説明する。なお、具体的な単結晶の半導体膜702の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜701が形成された基板700とを、間に当該絶縁膜701が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板700とを重ね合わせた後、ボンド基板と基板700の一部に、1N/cm2以上500N/cm2以下、好ましくは11N/cm2以上20N/cm2以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜701とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板700の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜702を形成することができる。
半導体膜702には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのp型の導電性を付与する不純物元素、若しくはリン、砒素などのn型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜702に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニングにより形成された半導体膜702に対しても行っても良い。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜701上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、950℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
次に、図10(B)に示すように、半導体膜702を用いて半導体層704を形成する。そして、半導体層704上にゲート絶縁膜703を形成する。
ゲート絶縁膜703は、一例としては、プラズマCVD法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0))等を含む膜を、単層で、または積層させることで、形成することができる。
なお、本明細書において酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
ゲート絶縁膜703の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。本実施の形態では、プラズマCVD法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜703として用いる。
次いで、図10(C)に示すように、ゲート電極707を形成する。
ゲート電極707は、導電膜を形成した後、該導電膜を所定の形状に加工(パターニング)することで、形成することができる。上記導電膜の形成にはCVD法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極707を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極707は積層された複数の導電膜で形成されていても良い。
2つの導電膜の組み合わせとして、1層目に窒化タンタル又はタンタルを、2層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電膜の組み合わせとして、例えば、n型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、n型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
3つの導電膜を積層する3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
また、ゲート電極707に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極707を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また、ゲート電極707は、導電膜を形成後、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング条件(コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等)を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
次に、図10(D)に示すように、ゲート電極707をマスクとして一導電性を付与する不純物元素を半導体層704に添加することで、ゲート電極707と重なるチャネル形成領域710と、チャネル形成領域710を間に挟む一対の不純物領域709とが、半導体層704に形成される。
本実施の形態では、半導体層704にp型を付与する不純物元素(例えばボロン)を添加する場合を例に挙げる。
次いで、図11(A)に示すように、ゲート絶縁膜703、ゲート電極707を覆うように、絶縁膜712、絶縁膜713を形成する。具体的に、絶縁膜712、絶縁膜713は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜712、絶縁膜713に誘電率の低い(low−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜712、絶縁膜713に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
本実施の形態では、絶縁膜712として酸化窒化珪素、絶縁膜713として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極707上に絶縁膜712、絶縁膜713を形成している場合を例示しているが、本発明はゲート電極707上に絶縁膜を1層だけ形成していても良いし、3層以上の複数の絶縁膜を積層するように形成していても良い。
次いで、図11(B)に示すように、絶縁膜713にCMP(化学的機械研磨)処理やエッチング処理を行うことにより、絶縁膜713の上面を平坦化させる。なお、後に形成される第1のトランジスタ131の特性を向上させるために、絶縁膜713の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、第2のトランジスタ132を形成することができる。
次いで、第1のトランジスタ131の作製方法について説明する。まず、図11(C)に示すように、絶縁膜713上に酸化物半導体層716を形成する。
酸化物半導体層716は、絶縁膜713上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、2nm以上200nm以下、好ましくは3nm以上50nm以下、更に好ましくは3nm以上20nm以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス(例えばアルゴン)雰囲気下、酸素雰囲気下、又は希ガス(例えばアルゴン)及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜713の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体には、上述したような、四元系の金属酸化物であるIn−Sn−Ga−Zn系酸化物や、三元系の金属酸化物であるIn−Ga−Zn系酸化物、In−Sn−Zn系酸化物、In−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物や、二元系の金属酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物や、酸化インジウム、酸化錫、酸化亜鉛などを用いることができる。
本実施の形態では、In(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含むターゲットを用いたスパッタ法により得られる膜厚30nmのIn−Ga−Zn系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がIn:Ga:Zn=1:1:0.5、In:Ga:Zn=1:1:1、又はIn:Ga:Zn=1:1:2であるターゲットを用いることができる。また、In、Ga、及びZnを含むターゲットの充填率は90%以上100%以下、好ましくは95%以上100%未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を100℃以上600℃以下、好ましくは200℃以上400℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流(DC)電源電力0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用される。なお、パルス直流(DC)電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを1×10−10Pa・m3/秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、99.99%以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜712及び絶縁膜713までが形成された基板700を予備加熱し、基板700に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100℃以上400℃以下、好ましくは150℃以上300℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜721の成膜前に、導電膜719、導電膜720まで形成した基板700にも同様に行ってもよい。
なお、酸化物半導体層716を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl2)、三塩化硼素(BCl3)、四塩化珪素(SiCl4)、四塩化炭素(CCl4)など)が好ましい。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)、六弗化硫黄(SF6)、三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型RIE(Reactive Ion Etching)法や、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ITO−07N(関東化学社製)を用いる。
酸化物半導体層716を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層716及び絶縁膜712及び絶縁膜713の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素(水酸基を含む)が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減(脱水化または脱水素化)するために、酸化物半導体層716に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、酸化物半導体層716に加熱処理を施す。
酸化物半導体層716に加熱処理を施すことで、酸化物半導体層716中の水分又は水素を脱離させることができる。具体的には、250℃以上750℃以下、好ましくは400℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、500℃、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている(神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、2009年9月号、Vol.44、pp.621−633.)。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が1×1018/cm3以下、より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。
以上の工程により、酸化物半導体層716中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、c軸配向を有した結晶(C Axis Aligned Crystal:CAACとも呼ぶ)を含む酸化物であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
具体的に、CAACは、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、CAACは、c軸方向に垂直な方向から見て、金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。
CAACは、非晶質のみの酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質のみの場合は、個々の金属原子によって金属原子に配位している酸素原子の数が異なることも有り得るが、CAACでは金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子(水素イオンを含む)やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
従って、CAACで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス(BT)の付加を行った後に生じる、トランジスタの閾値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
CAACで構成された酸化物半導体は、スパッタ法によっても作製することができる。スパッタ法によってCAACを得るには酸化物半導体の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり(例えば、150mm〜200mm程度)、基板加熱温度を100℃〜500℃、好適には200℃〜400℃、更に好適には250℃〜300℃にすると好ましい。
また、CAACで構成された酸化物半導体をスパッタ法を用いて成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ法を行う場合には、酸素ガス比を30%以上とすることが好ましく、40%以上とすることがより好ましい。雰囲気中からの酸素の補充によって、CAACの結晶化が促進されるからである。
また、スパッタ法を用いてCAACで構成された酸化物半導体を成膜する場合には、CAACで構成された酸化物半導体膜が成膜される基板を150℃以上に加熱しておくことが好ましく、170℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、CAACの結晶化が促進されるからである。
また、CAACで構成された酸化物半導体に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
また、CAACで構成された酸化物半導体が成膜される膜表面(被成膜面)は平坦であることが好ましい。CAACで構成された酸化物半導体は、当該被成膜面に概略垂直となるc軸を有するため、当該被成膜面に存在する凹凸は、CAACで構成された酸化物半導体における結晶粒界の発生を誘発することになるからである。よって、CAACで構成された酸化物半導体が成膜される前に当該被成膜表面に対して化学機械研磨(Chemical Mechanical Polishing:CMP)などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、0.5nm以下であることが好ましく、0.3nm以下であることがより好ましい。
次いで、図12(A)に示すように、ゲート電極707と接し、なおかつ酸化物半導体層716とも接する導電膜719と、酸化物半導体層716と接する導電膜720とを形成する。導電膜719及び導電膜720は、ソース電極又はドレイン電極として機能する。
具体的に、導電膜719及び導電膜720は、ゲート電極707及び絶縁膜713を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工(パターニング)することで、形成することができる。
導電膜719及び導電膜720となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、導電膜719及び導電膜720となる導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する3層構造などが挙げられる。また、Cu−Mg−Al合金、Mo−Ti合金、Ti、Mo、は、酸化膜との密着性が高い。よって、下層にCu−Mg−Al合金、Mo−Ti合金、Ti、或いはMoで構成される導電膜、上層にCuで構成される導電膜を積層し、上記積層された導電膜を導電膜719及び導電膜720に用いることで、酸化膜である絶縁膜と、導電膜719及び導電膜720との密着性を高めることができる。
また、導電膜719及び導電膜720となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体層716がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層716の露出した部分が一部エッチングされることで、溝部(凹部)が形成されることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液(アンモニア過水)を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、31重量%の過酸化水素水と、28重量%のアンモニア水と水とを、体積比5:2:2で混合したアンモニア過水を用いる。或いは、塩素(Cl2)、塩化硼素(BCl3)などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体層716と、ソース電極又はドレイン電極として機能する導電膜719及び導電膜720との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜719及び導電膜720を形成するためのパターニングとを一括で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層716と導電膜719及び導電膜720の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、N2O、N2、又はArなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図12(B)に示すように、導電膜719及び導電膜720と、酸化物半導体層716とを覆うように、ゲート絶縁膜721を形成する。そして、ゲート絶縁膜721上において、酸化物半導体層716と重なる位置にゲート電極722を形成し、導電膜719と重なる位置に導電膜723を形成する。
ゲート絶縁膜721は、ゲート絶縁膜703と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜721は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜721に水素が含まれると、その水素が酸化物半導体層716へ侵入し、又は水素が酸化物半導体層716中の酸素を引き抜き、酸化物半導体層716が低抵抗化(n型化)してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜721はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜721には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層716に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜719及び導電膜720及び酸化物半導体層716と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層716内、ゲート絶縁膜721内、或いは、酸化物半導体層716と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層716に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層716に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜721を形成する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の形態では100℃とする。
なお、ゲート絶縁膜721を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好ましくは200℃以上400℃以下、例えば250℃以上350℃以下で行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で250℃、1時間の加熱処理を行う。或いは、導電膜719及び導電膜720を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸素を含むゲート絶縁膜721が設けられた後に、加熱処理が施されることによって、酸化物半導体層716に対して行った先の加熱処理により、酸化物半導体層716に酸素欠損が発生していたとしても、ゲート絶縁膜721から酸化物半導体層716に酸素が供与される。そして、酸化物半導体層716に酸素が供与されることで、酸化物半導体層716において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層716には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層716をi型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜721の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層716をi型に近づけることができる。
また、酸素雰囲気下で酸化物半導体層716に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層716中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば100℃以上350℃未満、好ましくは150℃以上250℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち酸素中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層716に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、2.45GHzのマイクロ波でプラズマ化した酸素を酸化物半導体層716に添加すれば良い。
また、ゲート電極722及び導電膜723は、ゲート絶縁膜721上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極722及び導電膜723は、ゲート電極707、或いは導電膜719及び導電膜720と同様の材料を用いて形成することが可能である。
ゲート電極722及び導電膜723の膜厚は、10nm〜400nm、好ましくは100nm〜200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工(パターニング)することで、ゲート電極722及び導電膜723を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、第1のトランジスタ131が形成される。
なお、ゲート絶縁膜721を間に挟んで導電膜719と導電膜723とが重なる部分が、容量素子133に相当する。
また、第1のトランジスタ131はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体層716に接する絶縁膜(本実施の形態においては、ゲート絶縁膜721が該当する。)は、第13族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
第13族元素を含む絶縁材料とは、絶縁材料に一又は複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子%)が多く、酸化ガリウムアルミニウムは、ガリウムの含有量(原子%)がアルミニウムの含有量(原子%)以上である。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層716に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層716に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OX(X=3+α、0<α<1)とすることができる。
また、酸化物半導体層716に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OX(X=3+α、0<α<1)とすることができる。
また、酸化物半導体層716に接する絶縁膜として酸化ガリウムアルミニウム(酸化アルミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)の組成をGaXAl2−XO3+α(0<X<2、0<α<1)とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をi型化又はi型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層716に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層716に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層716を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体層716の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がGa2OX(X=3+α、0<α<1)の酸化ガリウムとしても良いし、上層と下層の一方を組成がGa2OX(X=3+α、0<α<1)の酸化ガリウムとし、他方を組成がAl2OX(X=3+α、0<α<1)の酸化アルミニウムとしても良い。
また、酸化物半導体層716に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層716の上層に組成がGa2OX(X=3+α、0<α<1)の酸化ガリウムを形成し、その上に組成がGaXAl2−XO3+α(0<X<2、0<α<1)の酸化ガリウムアルミニウム(酸化アルミニウムガリウム)を形成してもよい。なお、酸化物半導体層716の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層716の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
次に、図12(C)に示すように、ゲート絶縁膜721、ゲート電極722を覆うように、絶縁膜724を形成する。絶縁膜724は、PVD法やCVD法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜724には、誘電率の低い材料や、誘電率の低い構造(多孔性の構造など)を用いることが望ましい。絶縁膜724の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜724を単層構造としているが、本発明の一態様はこれに限定されず、2層以上の積層構造としても良い。
次に、ゲート絶縁膜721、絶縁膜724に開口部725を形成し、導電膜720の一部を露出させる。その後、絶縁膜724上に、上記開口部725において導電膜720と接する配線726を形成する。
配線726は、PVD法や、CVD法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
より具体的には、例えば、絶縁膜724の開口を含む領域にPVD法によりチタン膜を薄く形成し、PVD法によりチタン膜を薄く(5nm程度)形成した後に、開口部725に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここでは導電膜720)との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
ここで、導電膜720と配線726とを接続させる場合について説明する。この場合、導電膜720を形成した後、ゲート絶縁膜721及び絶縁膜724において、下部の開口部と重畳する領域に開口部を形成し、配線726を形成することになる。
次に、配線726を覆うように絶縁膜727を形成する。上述した一連の工程により、記憶回路を作製することができる。
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜719及び導電膜720が、酸化物半導体層716の後に形成されている。よって、図12(B)に示すように、上記作製方法によって得られる第1のトランジスタ131は、導電膜719及び導電膜720が、酸化物半導体層716の上に形成されている。しかし、第1のトランジスタ131は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層716の下、すなわち、酸化物半導体層716と絶縁膜712及び絶縁膜713の間に設けられていても良い。
図13に、ソース電極及びドレイン電極として機能する導電膜719及び導電膜720が、酸化物半導体層716と絶縁膜712及び絶縁膜713の間に設けられている場合の、第1のトランジスタ131の断面図を示す。図13に示す第1のトランジスタ131は、絶縁膜713を形成した後に導電膜719及び導電膜720の形成を行い、次いで酸化物半導体層716の形成を行うことで、得ることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態6)
本実施の形態では、実施の形態5において酸化物半導体層に用いた、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中心に回転した)結晶(CAAC:C Axis Aligned Crystalともいう。)を含む酸化物について説明する。
CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向(例えば、CAACが形成される基板面、CAACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向(例えば、CAACが形成される基板面、CAACの表面などに垂直な方向)を向いていてもよい。
CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められる結晶を挙げることもできる。
CAACに含まれる結晶構造の一例について図15乃至図17を用いて詳細に説明する。なお、特に断りがない限り、図15乃至図17は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図15において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。
図15(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図15(A)の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図15(A)の上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図15(A)に示す小グループは電荷が0である。
図15(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3配位のO)と、近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図15(B)の上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図15(B)に示す構造をとりうる。図15(B)に示す小グループは電荷が0である。
図15(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図15(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図15(C)の上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図15(C)に示す小グループは電荷が0である。
図15(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図15(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図15(D)に示す小グループは電荷が+1となる。
図15(E)に、2個のZnを含む小グループを示す。図15(E)の上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図15(E)に示す小グループは電荷が−1となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ(ユニットセルともいう。)と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図15(A)に示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは上方向にそれぞれ3個の近接Inを有する。図15(B)に示す5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図15(C)に示す4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。
この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。
従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。
例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)、または4配位の金属原子(Zn)のいずれかと結合することになる。
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。
図16(A)に、In−Sn−Zn−O系材料の層構造を構成する中グループのモデル図を示す。図16(B)に、3つの中グループで構成される大グループを示す。なお、図16(C)は、図16(B)の層構造をc軸方向から観察した場合の原子配列を示す。
図16(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図16(A)において、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図16(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。
図16(A)において、In−Sn−Zn−O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.667、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従って、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図15(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
具体的には、図16(B)に示した大グループが繰り返されることで、In−Sn−Zn−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物や、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、In−Ga系酸化物、などを用いた場合も同様である。
例えば、図17(A)に、In−Ga−Zn−O系材料の層構造を構成する中グループのモデル図を示す。
図17(A)において、In−Ga−Zn−O系材料の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。
図17(B)に3つの中グループで構成される大グループを示す。なお、図17(C)は、図17(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、それぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。
また、In−Ga−Zn−O系材料の層構造を構成する中グループは、図17(A)に示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。
(実施の形態7)
本実施の形態では、トランジスタの特性について説明する。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁(粒界等)が存在すると仮定すると、以下の式で表現できる。
ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。
ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Idは、以下の式となる。
ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。
上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。
数5の右辺はVgの関数である。この式からわかるように、縦軸をln(Id/Vg)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。
このようにして求めた欠陥密度等をもとに数2および数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における移動度μ1は、以下の式で表される。
ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と数6の第2項が増加するため、移動度μ1は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図18に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。
図18で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(Atomic Layer Flatness)が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図19乃至図21に示す。なお、計算に用いたトランジスタの断面構造を図22に示す。
図22に示すトランジスタは酸化物半導体層にn+の導電型を呈する半導体領域1103a(不純物領域、ともいう。)および半導体領域1103c(不純物領域、ともいう。)を有する。半導体領域1103aおよび半導体領域1103cの抵抗率は2×10−3Ωcmとする。
図22(A)に示すトランジスタは、下地絶縁層1101と、下地絶縁層1101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成される。トランジスタは半導体領域1103a、半導体領域1103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域1103bと、ゲート電極1105を有する。ゲート電極1105の幅を33nmとする。
ゲート電極1105と半導体領域1103bの間には、ゲート絶縁膜1104を有し、また、ゲート電極1105の両側面には側壁絶縁物1106aおよび側壁絶縁物1106b、ゲート電極1105の上部には、ゲート電極1105と他の配線との短絡を防止するための絶縁物1107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域1103aおよび半導体領域1103cに接して、ソース電極として機能する導電膜1108aおよびドレイン電極として機能する導電膜1108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。
図22(B)に示すトランジスタは、下地絶縁層1101と、酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成され、半導体領域1103a、半導体領域1103cと、それらに挟まれた真性の半導体領域1103bと、幅33nmのゲート電極1105とゲート絶縁膜1104と側壁絶縁物1106aおよび側壁絶縁物1106bと絶縁物1107と導電膜1108aおよび導電膜1108bを有する点で図22(A)に示すトランジスタと同じである。
図22(A)に示すトランジスタと図22(B)に示すトランジスタの相違点は、側壁絶縁物1106aおよび側壁絶縁物1106bの下の半導体領域の導電型である。図22(A)に示すトランジスタでは、側壁絶縁物1106aおよび側壁絶縁物1106bの下の半導体領域はn+の導電型を呈する半導体領域1103aおよび半導体領域1103cであるが、図22(B)に示すトランジスタでは、真性の半導体領域1103bである。すなわち、図22(B)に示す半導体層において、半導体領域1103a(半導体領域1103c)とゲート電極1105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物1106a(側壁絶縁物1106b)の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用した。図19は、図22(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。
図19(A)はゲート絶縁膜の厚さを15nmとしたものであり、図19(B)は10nmとしたものであり、図19(C)は5nmとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。
図20は、図22(B)に示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。図20(A)はゲート絶縁膜の厚さを15nmとしたものであり、図20(B)は10nmとしたものであり、図20(C)は5nmとしたものである。
また、図21は、図22(B)に示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。図21(A)はゲート絶縁膜の厚さを15nmとしたものであり、図21(B)は10nmとしたものであり、図21(C)は5nmとしたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図19では80cm2/Vs程度であるが、図20では60cm2/Vs程度、図21では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。
(実施の形態8)
本実施の形態では、In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタについて説明する。
In、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域とするトランジスタは、該酸化物半導体膜を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic%以上含まれる元素をいう。
In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図23は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vdは10Vとした。
図23(A)は、基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。
図23(B)は、基板を200℃に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。
電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。
図23(C)は、In、Sn、Znを主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。
In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。
しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図23(A)と図23(B)の対比からも確認することができる。
なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、150℃以上、好ましくは200℃以上、より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650℃の加熱処理を行った試料2のトランジスタに対してBT試験を行った。
まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が2MV/cmとなるようにVgsに20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids測定を行った。これをプラスBT試験と呼ぶ。
同様に、まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が−2MV/cmとなるようにVgsに−20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids測定を行った。これをマイナスBT試験と呼ぶ。
試料1のプラスBT試験の結果を図24(A)に、マイナスBT試験の結果を図24(B)に示す。また、試料2のプラスBT試験の結果を図25(A)に、マイナスBT試験の結果を図25(B)に示す。
試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。
実際に、In−Sn−Zn−O膜のXRD分析を行った。XRD分析には、Bruker AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で測定した。
XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。
脱水素化処理済みの石英基板上にIn−Sn−Zn−O膜を100nmの厚さで成膜した。
In−Sn−Zn−O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100W(DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした。このようにして作製した試料を試料Aとした。
次に、試料Aと同様の方法で作製した試料に対し加熱処理を650℃の温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
図26に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38degに結晶由来のピークが観測された。
このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。
図27に、トランジスタのオフ電流と測定時の基板温度(絶対温度)の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/T)を横軸としている。
具体的には、図27に示すように、基板温度が125℃の場合には1aA/μm(1×10−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にすることができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μm)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温において0.1zA/μm(1×10−22A/μm)以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に650℃の加熱処理を行った試料Bのトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は−40℃、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。
図28に、Ids(実線)および電界効果移動度(点線)のVgs依存性を示す。また、図29(A)に基板温度としきい値電圧の関係を、図29(B)に基板温度と電界効果移動度の関係を示す。
図29(A)より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
また、図29(B)より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。
例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
本実施例では、上記実施の形態で説明した信号処理装置の写真、実際の測定した電源電圧の供給を停止または再開した際の波形図、及び素子及び信号のスペックについて説明する。
図30には、実際に作製した信号処理装置の写真である。寸法は、縦4.5mm、横3.3mmである。
図31は、電源電圧の供給を停止及び再開に伴う、電源電圧の供給期間と待機期間とを横軸を時間、縦軸を電圧としたグラフで示したものである。図31にも示すように、3Vの電源電圧の供給を1乃至2m秒行う場合、9.9mWの消費電力であり、3Vの電源電圧を38乃至39m秒停止する場合、100pWより小さい消費電力であった。
表1には、実際に作製した、シリコン層またはシリコン基板にチャネルが形成されるトランジスタ(FET)、酸化物半導体層を用いたトランジスタ(OS)で構成される信号処理装置の各素子及び信号のスペック表である。
以上説明したように、実際に作製した信号処理装置は、電源電圧の供給を停止及び再開することで消費電力を抑えることができた。