KR101921334B1 - 기억 회로 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

단시간의 전원 정지에 의해 소비 전력을 억제할 수 있고, 전원 재개 시에 있어서 오동작을 일으키지 않고 초기화할 수 있는 신호 처리 장치의 기억 회로의 제공을 목적 중 하나로 한다. 기억 회로에 전원이 공급되지 않는 사이에는, 휘발성 기억부에 기억하고 있었던 데이터 신호를 불휘발성 기억부에 유지한다. 불휘발성 기억부에서는 오프 전류가 극히 작은 트랜지스터를 사용함으로써, 용량 소자에 유지된 데이터 신호는 장기간에 걸쳐 유지한다. 이렇게 하여 불휘발성 기억부는 전원의 공급이 정지한 사이에도 논리 상태를 유지한다. 또한, 전원 정지 시에 용량 소자에서 유지된 데이터 신호는, 전원 재개 시에는 리셋 회로를 도통 상태로 함으로써, 오동작을 일으키는 일이 없는 전위로 한다.

Description

기억 회로{MEMORY CIRCUIT}
전원을 꺼도 기억하고 있는 논리 상태가 없어지지 않는 신호 처리 장치의 기억 회로에 관한 것이다.
중앙 연산 처리 장치(CPU: Central Processing Unit) 등의 신호 처리 장치는, 그 용도에 의해 다종 다양한 구성을 갖고 있다. 신호 처리 장치는 일반적으로 데이터나 프로그램을 기억하기 위한 메인 메모리 외에, 레지스터, 캐시 메모리 등 각종 기억 회로가 설치되어 있다. 레지스터는 연산 처리나 프로그램의 실행 상태의 유지 등을 위하여 일시적으로 데이터 신호를 유지하는 역할을 담당하고 있다. 또한, 캐시 메모리는 연산 장치와 메인 메모리의 사이에 개재되어, 저속의 메인 메모리에의 액세스를 저감하여 연산 처리를 고속화시키는 것을 목적으로 하여 설치되어 있다.
신호 처리 장치에 있어서 레지스터나 캐시 메모리 등의 기억 회로는, 메인 메모리보다도 고속으로 데이터 신호의 기입을 행할 필요가 있다. 따라서, 통상은 레지스터로서 플립플롭이, 캐시 메모리로서 SRAM(Static Random Access Memory) 등이 사용된다. 즉, 이들 레지스터, 캐시 메모리 등에는 전원 전위의 공급이 끊어지면 데이터 신호를 소실하게 되는 휘발성의 기억 회로가 사용되고 있다.
소비 전력을 억제하기 위하여, 데이터 신호의 입출력이 행해지지 않는 기간에 있어서 신호 처리 장치에의 전원의 공급을 일시적으로 정지한다고 하는 방법이 제안되어 있다(예를 들어, 특허문헌 1 참조). 특허문헌 1의 방법에서는 레지스터, 캐시 메모리 등의 휘발성의 기억 회로의 주변에 불휘발성의 기억 회로를 배치하고, 상기 데이터 신호를 그 불휘발성의 기억 회로에 일시적으로 기억시킨다. 이렇게 하여 신호 처리 장치에 있어서 전원 전위의 공급을 정지하는 사이에도 레지스터, 캐시 메모리 등은 데이터 신호를 유지한다.
또한, 신호 처리 장치에 있어서 장시간의 전원의 공급 정지를 행할 때에는, 전원의 공급 정지 전에 휘발성의 기억 회로 내의 데이터 신호를 하드 디스크, 플래시 메모리 등의 외부 기억 회로에 옮김으로써 데이터 신호의 소실을 방지할 수도 있다.
일본 특허 공개 평10-078836호 공보
신호 처리 장치에 있어서 전원의 공급을 정지하는 사이에, 휘발성의 기억 회로의 주변에 배치한 불휘발성의 기억 회로에 휘발성의 기억 회로의 데이터 신호를 기억시키는 방법에서는, 이들 불휘발성의 기억 회로로서 주로 자기 메모리 소자나 강유전체 메모리 소자가 사용되고 있기 때문에, 신호 처리 장치의 제작 공정이 복잡하다.
또한, 신호 처리 장치에 있어서 전원의 공급을 정지하는 사이에, 외부 기억 회로에 휘발성의 기억 회로의 데이터 신호를 기억시키는 방법에서는, 외부 기억 회로로부터 휘발성의 기억 회로에 데이터 신호를 복귀시키는 데에 시간을 필요로 한다. 따라서, 외부 기억 회로에 의한 데이터 신호의 백업은 소비 전력의 저감을 목적으로 한 단시간의 전원 정지에는 적합하지 않다.
상술한 과제를 감안하여, 본 발명의 일 형태는 복잡한 제작 공정을 필요로 하지 않고, 소비 전력을 억제할 수 있는 신호 처리 장치의 제공을 목적 중 하나로 한다. 특히, 단시간의 전원 정지에 의해 소비 전력을 억제할 수 있는 신호 처리 장치의 기억 회로의 제공을 목적 중 하나로 한다.
또한, 본 발명의 일 형태에 있어서는, 특히 단시간의 전원 정지 시에 유지한 데이터 신호를, 전원 재개 시에 있어서 오동작을 일으키는 일이 없는 전위의 상태로 하는 신호 처리 장치의 기억 회로의 제공을 목적 중 하나로 한다.
본 발명의 일 형태는, 기억 회로에 전원이 공급되지 않는 사이에는 휘발성의 메모리에 상당하는 기억부(이하, 휘발성 기억부라고 함)에 기억하고 있었던 데이터 신호를, 불휘발성의 메모리에 상당하는 기억부(이하, 불휘발성 기억부라고 함)에 유지한다. 불휘발성 기억부에서는 산화물 반도체층에 채널이 형성되는 트랜지스터를 사용함으로써, 용량 소자에 유지된 데이터 신호는 장기간에 걸쳐 유지한다. 이렇게 하여 불휘발성 기억부는 전원의 공급이 정지한 사이에도 데이터 신호의 논리 상태를 유지한다. 또한, 전원 정지 시에 용량 소자에서 유지된 데이터 신호는, 전원 재개 시에는 리셋 회로를 도통 상태로 함으로써 오동작을 일으키는 일이 없는 전위로 한다.
본 발명의 일 형태는, 휘발성 기억부와 불휘발성 기억부를 갖고, 불휘발성 기억부는, 제1 트랜지스터와, 제1 트랜지스터의 소스 및 드레인의 한쪽이 게이트에 전기적으로 접속된 제2 트랜지스터를 갖고, 제1 트랜지스터의 소스 및 드레인의 한쪽과, 제2 트랜지스터의 게이트와의 사이에는, 휘발성 기억부를 비동작으로 할 때에 당해 휘발성 기억부에 유지되어야 할 데이터 신호가 유지되고, 제1 트랜지스터의 소스 및 드레인의 다른쪽에는, 리셋 동작에 의해, 제1 트랜지스터의 소스 및 드레인의 한쪽과, 제2 트랜지스터의 게이트와의 사이의 전위를 저전원 전위로 하는 리셋 회로가 설치되어 있는 신호 처리 장치의 기억 회로이다.
본 발명의 일 형태는, 휘발성 기억부와 불휘발성 기억부를 갖고, 불휘발성 기억부는, 제1 트랜지스터와, 제1 트랜지스터의 소스 및 드레인의 한쪽이 게이트에 전기적으로 접속된 제2 트랜지스터를 갖고, 제1 트랜지스터의 소스 및 드레인의 한쪽과, 제2 트랜지스터의 게이트와의 사이에는, 휘발성 기억부를 비동작으로 할 때에 당해 휘발성 기억부에 유지되어야 할 데이터 신호가 유지되고, 제1 트랜지스터의 소스 및 드레인의 다른쪽에는, 리셋 동작에 의해, 제1 트랜지스터의 소스 및 드레인의 한쪽과, 제2 트랜지스터의 게이트와의 사이의 전위를 저전원 전위로 하는 리셋 회로와, 리셋 동작 시에 불휘발성 기억부의 입력 단자와 제1 트랜지스터의 소스 및 드레인의 다른쪽을 비도통 상태로 하는 전환 회로가 설치되어 있는 신호 처리 장치의 기억 회로이다.
본 발명의 일 형태는, 휘발성 기억부와 불휘발성 기억부를 갖고, 불휘발성 기억부는, 제1 트랜지스터와, 제1 트랜지스터의 소스 및 드레인의 한쪽이 게이트에 전기적으로 접속된 제2 트랜지스터를 갖고, 제1 트랜지스터의 소스 및 드레인의 한쪽과, 제2 트랜지스터의 게이트와의 사이에는, 휘발성 기억부를 비동작으로 할 때에 당해 휘발성 기억부에 유지되어야 할 데이터 신호가 유지되고, 제1 트랜지스터의 소스 및 드레인의 다른쪽에는, 제1 제어 신호 및 제2 제어 신호에 의한 리셋 동작에 의해, 제1 트랜지스터의 소스 및 드레인의 한쪽과, 제2 트랜지스터의 게이트와의 사이의 전위를 저전원 전위로 하는 리셋 회로가 설치되어 있는 신호 처리 장치의 기억 회로이다.
본 발명의 일 형태는, 휘발성 기억부와 불휘발성 기억부를 갖고, 불휘발성 기억부는, 제1 트랜지스터와, 제1 트랜지스터의 소스 및 드레인의 한쪽이 게이트에 전기적으로 접속된 제2 트랜지스터를 갖고, 제1 트랜지스터의 소스 및 드레인의 한쪽과, 제2 트랜지스터의 게이트와의 사이에는, 휘발성 기억부를 비동작으로 할 때에 당해 휘발성 기억부에 유지되어야 할 데이터 신호가 유지되고, 제1 트랜지스터의 소스 및 드레인의 다른쪽에는, 제1 제어 신호 및 제2 제어 신호에 의한 리셋 동작에 의해, 제1 트랜지스터의 소스 및 드레인의 한쪽과, 제2 트랜지스터의 게이트와의 사이의 전위를 저전원 전위로 하는 리셋 회로와, 리셋 동작 시에 불휘발성 기억부의 입력 단자와 제1 트랜지스터의 소스 및 드레인의 다른쪽을 비도통 상태로 하는 전환 회로가 설치되어 있는 신호 처리 장치의 기억 회로이다.
본 발명의 일 형태에 있어서, 전환 회로는, 제1 제어 신호 및 제2 제어 신호가 입력되는 논리 회로 및 논리 회로에 의해 도통 상태가 제어되는 아날로그 스위치를 갖는 신호 처리 장치의 기억 회로이어도 된다.
본 발명의 일 형태에 있어서, 리셋 회로는, 제1 제어 신호 및 제2 제어 신호가 입력되는 논리 회로 및 논리 회로에 의해 도통 상태가 제어되는 아날로그 스위치를 갖는 신호 처리 장치의 기억 회로이어도 된다.
본 발명의 일 형태에 있어서, 기억 회로는 휘발성 기억 회로 또는 불휘발성 기억부에 데이터 신호를 선택적으로 기억하기 위한 셀렉터 회로를 갖고, 셀렉터 회로는, 제1 제어 신호 및 제2 제어 신호가 입력되는 논리 회로 및 논리 회로에 의해 휘발성 기억 회로 또는 불휘발성 기억부를 선택하여 도통 상태를 제어하는 아날로그 스위치를 갖는 신호 처리 장치의 기억 회로이어도 된다.
본 발명의 일 형태에 있어서, 제1 트랜지스터는 산화물 반도체를 갖는 반도체층에 채널이 형성되는 트랜지스터인 신호 처리 장치의 기억 회로이어도 된다.
본 발명의 일 형태에 있어서, 제2 트랜지스터는 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터인 신호 처리 장치의 기억 회로이어도 된다.
본 발명의 일 형태에 있어서, 제2 트랜지스터는 제1 트랜지스터와 적층하여 설치되는 신호 처리 장치의 기억 회로이어도 된다.
본 발명의 일 형태에 의해, 복잡한 제작 공정을 필요로 하지 않고 소비 전력을 억제할 수 있다. 또한, 본 발명의 일 형태에 의해, 단시간의 전원 정지에 의해 소비 전력을 억제할 수 있다.
또한, 본 발명의 일 형태에 의해, 단시간의 전원 정지 시에 유지한 데이터 신호를, 리셋 회로를 도통 상태로 함으로써, 오동작을 일으키는 일이 없는 전위로 할 수 있다. 그로 인해, 용량 소자에 데이터 신호가 유지됨으로써 발생하는 트랜지스터의 열화의 진행을 억제할 수 있다.
도 1의 (a) 및 (b)는 기억 회로 및 불휘발성 기억부의 회로도.
도 2의 (a) 내지 (c)는 휘발성 기억부의 회로도.
도 3은 불휘발성 기억부의 회로도.
도 4는 셀렉터 회로의 회로도.
도 5는 불휘발성 기억부의 회로도.
도 6은 불휘발성 기억부의 회로도.
도 7은 불휘발성 기억부의 회로도.
도 8은 기억 회로의 회로도.
도 9는 기억 회로의 동작을 설명하는 타이밍 차트도.
도 10의 (a) 및 (b)는 기억 회로의 구성을 도시하는 도면.
도 11은 신호 처리 장치의 블록도.
도 12는 기억 회로를 사용한 CPU의 블록도.
도 13의 (a) 내지 (d)는 기억 회로의 제작 공정을 도시하는 도면.
도 14의 (a) 내지 (c)는 기억 회로의 제작 공정을 도시하는 도면.
도 15의 (a) 내지 (c)는 기억 회로의 제작 공정을 도시하는 도면.
도 16은 기억 회로의 구성을 도시하는 단면도.
도 17의 (a) 내지 (e)는 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면.
도 18의 (a) 내지 (c)는 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면.
도 19의 (a) 내지 (c)는 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면.
도 20은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 21의 (a) 내지 (c)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 22의 (a) 내지 (c)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 23의 (a) 내지 (c)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 24의 (a) 및 (b)는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 25의 (a) 내지 (c)는 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 26의 (a) 및 (b)는 시료 1의 트랜지스터의 BT 시험 후의 Vgs-Id 특성을 나타내는 도면.
도 27의 (a) 및 (b)는 시료 2인 트랜지스터의 BT 시험 후의 Vgs-Id 특성을 나타내는 도면.
도 28은 시료 A 및 시료 B의 XRD 스펙트럼을 나타내는 도면.
도 29는 트랜지스터의 오프 전류와 측정 시 기판 온도와의 관계를 나타내는 도면.
도 30은 Id 및 전계 효과 이동도의 Vgs 의존성을 나타내는 도면.
도 31의 (a) 및 (b)는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 나타내는 도면.
도 32의 (a) 및 (b)는 반도체 장치의 상면도 및 단면도.
도 33의 (a) 및 (b)는 반도체 장치의 상면도 및 단면도.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명한다. 단, 본 발명의 구성은 대부분 다른 형태로 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일한 것을 나타내는 부호는 다른 도면간에 있어서 공통으로 한다.
또한, 각 실시 형태의 도면 등에 있어서 나타내는 각 구성의 크기, 층의 두께, 신호 파형 또는 영역은, 명료화를 위하여 과장되어 표기하고 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, A와 B가 접속되어 있다고 명시적으로 기재하는 경우에는, A와 B가 전기적으로 접속되어 있는 경우와, A와 B가 기능적으로 접속되어 있는 경우와, A와 B가 직접 접속되어 있는 경우를 포함하는 것으로 한다.
또한, 본 명세서에서 사용하는 제1, 제2, 제3 내지 제N(N은 자연수)이라고 하는 용어는, 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것이 아닌 것을 부기한다.
(실시 형태 1)
신호 처리 장치는 기억 회로를 갖고, 단수 또는 복수 설치되는 기억 회로에 의해 1 비트 또는 복수 비트의 데이터 신호를 기억할 수 있다. 본 실시 형태에서는, 신호 처리 장치에서의 기억 회로의 구성에 대하여 설명한다.
또한, CPU, 마이크로프로세서, 화상 처리 회로, DSP(Digital Signal Processor), FPGA(Field Programmable Gate Array) 등의 LSI(Large Scale Integrated Circuit) 등이 신호 처리 장치의 범주에 포함된다.
도 1의 (a)에 기억 회로의 블록도의 일례를 도시한다. 도 1의 (a)에 도시하는 기억 회로(100)는 제1 기억부(101A), 제2 기억부(101B), 제1 아날로그 스위치(102), 제2 아날로그 스위치(103) 및 인버터 회로(104)(위상 반전 회로라고도 함)를 갖는다. 제1 기억부(101A) 및 제2 기억부(101B)는 휘발성 기억부(105), 불휘발성 기억부(106) 및 셀렉터 회로(107)를 갖는다.
도 1의 (a)의 기억 회로(100)의 각 회로에는, 고전원 전위 VDD를 공급하는 전원 전위 Vx, 저전원 전위 VSS로 되는 접지 전위 GND가 공급된다. 또한, 기억 회로(100)에는 제1 기억부(101A) 및 제2 기억부(101B)에서 기억하는 데이터 신호 D, 불휘발성 기억부(106) 및 셀렉터 회로의 제어에 사용되는 제1 제어 신호 EN 및 제2 제어 신호 RD, 제1 아날로그 스위치(102), 제2 아날로그 스위치(103) 및 휘발성 기억부(105)의 제어에 사용되는 클록 신호 CLK가 공급된다. 또한, 기억 회로(100)에서는 인버터 회로(104)에 의해 공급되는 클록 신호 CLK를 바탕으로 하여 제1 아날로그 스위치(102), 제2 아날로그 스위치(103) 및 휘발성 기억부(105)의 제어에 사용되는 반전 클록 신호가 생성된다. 그 밖에도 기억 회로(100)에는 휘발성 기억부(105)를 초기화하기 위한 초기화 신호 RES(도시하지 않음)가 공급된다.
또한, 초기화 신호 RES에 의한 휘발성 기억부(105)의 초기화란, 휘발성 기억부(105)에 최초로 전원 전압을 요구할 때에 오동작이 발생하지 않도록 미리 소정의 기억 상태로 하기 위한 동작을 말한다.
도 1의 (a)에서는 휘발성 기억부(105)로부터 출력되는 신호를 도시하고 있다. 도 1의 (a)에서는 일례로서 출력 신호 Q를 나타내고 있다.
도 1의 (a)에 도시하는 제1 기억부(101A) 및 제2 기억부(101B)의 휘발성 기억부(105)는 일례로서 플립플롭 회로를 갖는다. 또한, 휘발성 기억부(105)가 갖는 플립플롭 회로는, 다른 종류의 플립플롭 회로이어도 된다. 휘발성 기억부(105)는 전원이 공급되어 있는 기간만 데이터 신호를 유지할 수 있는 기억부이다. 반대로 말하면, 휘발성 기억부(105)는 전원의 공급이 없으면 데이터 신호의 유지가 불가능한 기억부이다.
도 2의 (a) 내지 (c)는 휘발성 기억부(105)의 회로 구성의 일례를 도시한 것이다. 도 2의 (a)에 도시하는 휘발성 기억부(105)는 제1 인버터 회로(131) 및 제2 인버터 회로(132)를 갖는다. 휘발성 기억부(105)의 제1 인버터 회로(131)에는 제1 아날로그 스위치(102)를 통하여 데이터 신호 D가 공급된다. 유지되는 데이터 신호 D는 셀렉터 회로(107)의 제어에 의해 선택하여 출력되게 된다. 또한, 유지되는 데이터 신호 D는 제1 인버터 회로(131) 및 제2 인버터 회로(132)에 의해 귀환 루프시킴으로써 유지된다.
또한, 본 실시 형태에 있어서 휘발성 기억부(105) 및 불휘발성 기억부(106)의 입력측은, 제1 아날로그 스위치(102)(제2 아날로그 스위치(103))에 접속되고, 당해 제1 아날로그 스위치(102)(제2 아날로그 스위치(103))로부터 데이터 신호 D가 입력되어 있다. 따라서, 본 실시 형태에서 설명하는 도면에 있어서, 휘발성 기억부(105) 및 불휘발성 기억부(106)의 입력측을 데이터 신호 D가 입력되도록 도시하는 것으로 한다. 물론, 휘발성 기억부(105) 및 불휘발성 기억부(106)의 입력측에는, 도 1의 (a)에 도시한 바와 같이 제1 아날로그 스위치(102)(제2 아날로그 스위치(103))에 접속되는 것이다.
또한, 도 2의 (b)에 도시하는 휘발성 기억부(105)는 NAND 회로(133) 및 클록드 인버터 회로(134)를 갖는다. 도 2의 (b)에 도시하는 휘발성 기억부(105)의 회로 구성의 예는, 도 2의 (a)와 마찬가지로 NAND 회로(133) 및 클록드 인버터 회로(134)에 의해 귀환 루프시킴으로써 데이터 신호 D가 유지된다. 또한, 도 2의 (b)에 도시하는 휘발성 기억부(105)에서는, 초기화 신호 RES를 고전원 전위 VDD에 기초하는 전위로 되는 H 신호로 함으로써 NAND 회로(133)를 인버터 회로로서 기능시키고 있다. 또한, 도 2의 (b)에 도시하는 휘발성 기억부(105)에서는, 초기화 신호 RES를 저전원 전위 VSS에 기초하는 전위로 되는 L 신호로 함으로써 NAND 회로(133)의 출력 전위를 고정 전위(H 신호)로 하고, 휘발성 기억부(105)에서 유지하는 데이터 신호를 초기화시키고 있다. 또한, 도 2의 (b)에서는 휘발성 기억부(105)와 셀렉터 회로(107)의 접속을 NAND 회로(133)의 출력 단자측에서 행하는 구성으로 하였지만, 도 2의 (c)에 도시한 바와 같이 휘발성 기억부(105)와 셀렉터 회로(107)의 접속을 NAND 회로(133)의 입력 단자측에서 행하는 구성으로 하여도 된다.
또한, 도 2의 (a) 내지 (c)에 있어서도 특별히 도시하고 있지 않지만, 휘발성 기억부(105)에는 고전원 전위 VDD를 공급하는 전원 전위 Vx 및 저전원 전위 VSS로 되는 접지 전위 GND가 공급된다.
도 1의 (a)에 도시하는 기억 회로(100)의 불휘발성 기억부(106)는, 산화물 반도체층에 채널이 형성되는 트랜지스터를 갖는다. 불휘발성 기억부(106)는, 당해 트랜지스터를 사용하여 전하의 유지를 실현함으로써, 휘발성 기억부(105)와는 달리 전원의 공급이 없어도 데이터 신호의 유지를 가능하게 하는 것이다. 따라서, 불휘발성 기억부(106)는, 휘발성 기억부(105)와 달리 전원의 공급이 없어도 데이터 신호의 유지를 행할 수 있다.
도 1의 (a)에서는 불휘발성 기억부(106)에 입력되는 신호를 도시하고 있다. 도 1의 (a)에서는 일례로서 데이터 신호 D, 제1 제어 신호 EN 및 제2 제어 신호 RD를 나타내고 있다. 그 밖에도 불휘발성 기억부(106)에는 고전원 전위 VDD를 입력하는 전원 전위 Vx 및 저전원 전위 VSS로 되는 접지 전위 GND가 입력된다.
계속해서, 도 1의 (b)에 본 발명의 일 형태인 불휘발성 기억부(106)의 회로도를 도시한다. 불휘발성 기억부(106)는 기억 회로(111), 반전 출력 회로(112) 및 리셋 회로(113)를 갖는다.
도 1의 (b)에 도시하는 기억 회로(111)는 제1 트랜지스터(121), 제2 트랜지스터(122) 및 용량 소자(123)를 갖는다. 제1 트랜지스터(121)의 소스 및 드레인의 한쪽의 전극은, 제2 트랜지스터(122)의 게이트에 접속되어 있다. 제1 트랜지스터(121)의 소스 및 드레인의 한쪽의 전극은, 용량 소자(123)의 한쪽의 전극에 접속되어 있다. 제1 트랜지스터(121)의 게이트는, 제1 제어 신호 EN을 입력하기 위한 배선에 접속되어 있다. 제1 트랜지스터(121)의 소스 및 드레인의 다른쪽의 전극은, 데이터 신호 D가 입력되는 배선에 접속되어 있다. 또한, 제1 트랜지스터(121), 제2 트랜지스터(122) 및 용량 소자(123)가 접속된 노드는, 이하의 설명에 있어서 「기억 노드」라고 칭한다.
제1 트랜지스터(121)는 산화물 반도체층에 채널이 형성되는 트랜지스터이다. 또한, 도면에 있어서, 제1 트랜지스터(121)는 산화물 반도체층에 채널이 형성되는 트랜지스터인 것을 나타내기 위하여 OS의 부호를 붙이고 있다.
도 1의 (b)에 도시하는 제2 트랜지스터(122)는 스위치로서 기능하는 소자이다. 도 1의 (b)에서는 제2 트랜지스터(122)로서 일 도전형(예를 들어, n채널형)의 트랜지스터를 사용하여 구성된 예를 도시한다. 여기에서 말하는 스위치란, 스위치의 한쪽의 단자가 트랜지스터의 소스 및 드레인의 한쪽에 대응하고, 스위치의 다른쪽의 단자가 트랜지스터의 소스 및 드레인의 다른쪽에 대응한다. 또한, 스위치의 도통 상태 또는 비도통 상태는, 트랜지스터의 게이트에 유지되는 데이터 신호 D에 기초하는 전위에 의해 선택된다. n채널형의 트랜지스터인 제2 트랜지스터(122)가 스위치로서 기능하는 경우, H 신호에 의해 도통 상태, L 신호에 의해 비도통 상태가 선택된다.
또한, 용량 소자(123)는, 제2 트랜지스터(122)의 게이트와 제1 트랜지스터(121)의 소스 및 드레인의 다른쪽의 전극으로 형성되는 용량 등을 적극적으로 이용함으로써 생략하는 것도 가능하다.
도 1의 (b)에 도시하는 반전 출력 회로(112)는, 제3 트랜지스터(124) 및 제4 트랜지스터(125)를 갖는 회로이다. 제3 트랜지스터(124)의 소스 및 드레인의 한쪽의 전극은, 전원 전위 Vx를 입력하기 위한 배선에 접속되어 있다. 제3 트랜지스터(124)의 게이트는, 제2 제어 신호 RD를 입력하기 위한 배선에 접속되어 있다. 제3 트랜지스터(124)의 소스 및 드레인의 다른쪽의 전극은, 제4 트랜지스터(125)의 소스 및 드레인의 한쪽의 전극에 접속되어 있다. 또한, 제4 트랜지스터(125)의 게이트는, 제2 제어 신호 RD를 입력하기 위한 배선에 접속되어 있다. 제4 트랜지스터(125)의 소스 및 드레인의 다른쪽의 전극은, 제2 트랜지스터(122)의 소스 및 드레인의 한쪽의 전극에 접속되어 있다. 또한, 제2 트랜지스터(122)의 소스 및 드레인의 다른쪽의 전극은, 접지 전위 GND가 입력되는 배선에 접속되어 있다. 또한, 제3 트랜지스터(124) 및 제4 트랜지스터(125)가 접속된 노드는 셀렉터 회로(107)에 접속된다.
도 1의 (b)에 도시하는 제3 트랜지스터(124)는 스위치로서 기능하는 소자이다. 제3 트랜지스터(124)는 일례로서 일 도전형(예를 들어, p채널형)의 트랜지스터를 사용하여 구성된다. 또한, 도 1의 (b)에 도시하는 제4 트랜지스터(125)는 스위치로서 기능하는 소자이다. 제4 트랜지스터(125)는 일례로서 일 도전형(예를 들어, n채널형)의 트랜지스터를 사용하여 구성된다. 또한, 제3 트랜지스터(124) 및 제4 트랜지스터(125)는 교대로 도통 또는 비도통이 제어되도록 다른 도전형이 트랜지스터로 한다. 즉, 반전 출력 회로(112)는, 제2 제어 신호 RD의 논리 상태, 즉 H인지 L인지에 따라 기억 노드의 논리 상태를 반전하여 셀렉터 회로(107)에 반전 신호를 출력하기 위한 회로이다. 구체적으로는, 제2 제어 신호 RD가 L 신호일 때, 기억 노드가 H 신호 또는 L 신호를 유지하고 있는 상태에 상관없이 H 신호를 셀렉터 회로(107)에 출력한다. 또한, 제2 제어 신호 RD가 H 신호일 때, 기억 노드가 H 신호를 유지하고 있는 경우, L 신호를 셀렉터 회로에 출력한다. 또한, 제2 제어 신호 RD가 H 신호일 때, 기억 노드가 L 신호를 유지하고 있는 경우, 전의 상태를 유지하는 것에 의한 H 신호를 셀렉터 회로(107)에 출력한다.
또한, 불휘발성 기억부(106)는, 용량 소자(123)에 의해 유지할 수 있는 데이터 신호에 기초하는 전위가, 제2 트랜지스터(122)의 게이트에 인가되는 구성으로 하고 있다. 그로 인해 용량 소자(123)에 의해 유지할 수 있는 데이터 신호는, 기억 회로(100)에의 전원의 공급이 재개된 후에, 제4 트랜지스터(125)의 도통 상태로 변환되고, 불휘발성 기억부(106)로부터 판독할 수 있다. 그로 인해, 용량 소자(123)에 유지할 수 있는 데이터 신호에 기초하는 전위가 다소 변동되어 있어도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
도 1의 (b)에 있어서, 불휘발성 기억부(106)에 사용되는 트랜지스터 중 제1 트랜지스터(121) 이외의 트랜지스터는, 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 불휘발성 기억부(106)는, 제1 트랜지스터(121) 이외에도 채널이 산화물 반도체층에 형성되는 트랜지스터를 포함하여도 되고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판에 채널이 형성되는 트랜지스터로 할 수도 있다.
사용하는 산화물 반도체로서는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스태빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스태빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수종을 가져도 된다.
예를 들어, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들어 In-Ga-Zn계 산화물이란 In과 Ga와 Zn을 주성분으로서 갖는 산화물이라고 하는 의미이며, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 된다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용하여도 된다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In3SnO5(ZnO)n(n>0, 또한 n은 정수임)으로 표기되는 재료를 사용하여도 된다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1 (=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 혹은 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3 (=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 된다.
그러나, 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위하여 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 r만큼 근방이라고 하는 것은, a, b, c가 다음 식을 만족하는 것을 말한다.
Figure 112012010666792-pat00001
r로서는, 예를 들어 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도 되고, 비단결정이어도 된다. 후자의 경우, 아몰퍼스이어도 되고, 다결정이어도 된다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도 되고, 비아몰퍼스이어도 된다.
아몰퍼스 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작하였을 때의 계면 산란을 저감할 수 있고, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며, 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 된다.
또한, Ra는 JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 식으로 정의된다.
Figure 112012010666792-pat00002
또한, 상기에 있어서, S0은 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 표시되는 4점에 의해 둘러싸여지는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
산화물 반도체층 내의 수소를 철저하게 배제함으로써 고순도화된 산화물 반도체층에 채널이 형성되는 트랜지스터는, 그 오프 전류 밀도를 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하, 더욱 바람직하게는 1zA/㎛ 이하로 할 수 있다. 따라서, 이 오프 전류가 결정성을 갖는 실리콘을 사용한 트랜지스터의 오프 전류와 비교하여 현저하게 낮다. 그 결과, 제1 트랜지스터(121)가 오프 상태일 때, 기억 노드의 전위, 즉 제2 트랜지스터(122)의 게이트의 전위를 장기간에 걸쳐 유지할 수 있다.
또한, 본 명세서에서 설명하는 오프 전류란, 트랜지스터가 오프 상태(비도통 상태라고도 함)일 때에, 소스와 드레인의 사이에 흐르는 전류를 말한다. n채널형의 트랜지스터(예를 들어, 임계값 전압이 0 내지 2V 정도)에서는, 게이트와 소스의 사이에 인가되는 전압이 마이너스의 전압인 경우에, 소스와 드레인의 사이를 흐르는 전류를 말한다.
또한, 상기에 있어서, 산화물 반도체 재료 대신에 산화물 반도체 재료와 동등한 오프 전류 특성을 실현할 수 있는 재료를 사용하여도 된다. 예를 들어, 탄화 실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는, 예를 들어 에너지 갭 Eg가 3eV보다 큰 반도체 재료) 등을 적용할 수 있다. 또한, 트랜지스터 대신에 MEMS 스위치 등을 사용하여 배선간의 접속을 분리함으로써, 기억 노드의 전하의 장기간의 유지를 실현하는 구성으로 하여도 된다.
도 1의 (b)에 도시하는 리셋 회로(113)는, 제1 제어 신호 EN 및 제2 제어 신호 RD에 의해 제어되는 논리 회로, 및 제1 트랜지스터(121)의 소스 및 드레인의 다른쪽의 전극과 저전원 전위 VSS를 입력하기 위한 배선 GND를 접속하기 위한 스위치를 갖는다. 리셋 회로(113)는 논리 회로에 의한 소정의 타이밍에 의해 데이터 신호에 기초하는 기억 노드의 전위, 즉 제2 트랜지스터(122)의 게이트의 전위를 저전원 전위 VSS에 기초하는 L 신호로 하는, 리셋 동작을 하기 위한 회로이다.
또한, 리셋 동작이란, 제1 트랜지스터(121) 및 리셋 회로(113)가 갖는 스위치를 모두 도통 상태로 함으로써, 기억 노드의 전위, 즉 제2 트랜지스터(122)의 게이트의 전위를 저전원 전위 VSS에 기초하는 L 신호로 하는 동작을 말한다.
또한, 리셋 회로(113)에서의 논리 회로는, 제1 제어 신호 EN에 의한 데이터 신호의 기억 노드에의 입력 시의 제1 트랜지스터(121)를 도통 상태로 하는 타이밍과는 별도로, 제1 제어 신호 EN 및 제2 제어 신호 RD에 의해 제1 트랜지스터(121)를 도통 상태로 하고, 또한 리셋 회로(113)에서의 스위치를 도통 상태로 하는 타이밍을 생성하는 회로이다. 즉, 리셋 회로(113)는, 기억 노드에의 데이터 신호의 기입에 의한 제1 트랜지스터(121)를 도통 상태로 하는 타이밍과는 별도로, 리셋 회로(113)에서의 스위치 및 제1 트랜지스터(121)를 동시에 도통 상태로 함으로써 기억 노드의 전위를 강제적으로 저전원 전위 VSS에 기초하는 L 신호로 하는 회로이다.
특히 본 발명의 일 형태인 불휘발성 기억부(106)에서는, 리셋 회로(113)를 설치하는 구성으로 함으로써, 예를 들어 휘발성 기억부(105)의 동작을 재개함과 함께, 불휘발성 기억부(106)에 기억한 데이터 신호를 초기화할 수 있다. 리셋 회로(113)에 의해, 강제적으로 불휘발성 기억부(106)의 기억 노드를 L 신호로 함으로써, 기억 노드에 H 신호가 유지된 경우에, 제1 트랜지스터(121)의 게이트와 소스 또는 드레인간에 전압이 계속해서 인가되는 것에 따른 제1 트랜지스터(121)의 열화의 진행을 억제할 수 있다. 바꿔 말하면, 리셋 회로(113)에 의해, 강제적으로 불휘발성 기억부(106)의 기억 노드를 L 신호로 함으로써, 제1 트랜지스터(121)의 게이트와 소스 또는 드레인간의 전위차를 없애는 것이다.
또한, 리셋 회로(113)는 기억 노드에 유지된 데이터 신호를 L 신호로 하도록 설치되면 된다. 따라서, 도 3에 도시한 바와 같이, 리셋 회로(113)가 직접 기억 노드에 접속되는 구성이어도 된다. 이 경우, 불휘발성 기억부(106)가 갖는 스위치로서 산화물 반도체를 갖는 트랜지스터를 사용하는 것이 바람직하다.
도 5에서는 도 1의 (b)에서 도시한 리셋 회로(113)를 구체적인 회로 구성으로 하여 도시하고 있다. 도 5에 있어서 일례로서 도시하는 리셋 회로(113)는 NAND 회로(161), 인버터 회로(162) 및 아날로그 스위치(163)를 갖는다.
NAND 회로(161)는, 제1 제어 신호 EN 및 제2 제어 신호 RD에 의해, 아날로그 스위치(163)를 선택적으로 도통 상태로 하기 위한 신호를 생성하는 회로이다. 도 5에 도시하는 구체적인 예에서는, 제1 제어 신호 EN이 H 신호, 제2 제어 신호 RD가 H 신호일 때, NAND 회로(161)로부터 L 신호를 출력한다. NAND 회로(161)로부터 L 신호가 출력되면, 도 5에 도시하는 회로 구성에서는 아날로그 스위치(163)를 도통 상태로 할 수 있다.
또한, 도 5에 도시하는 구체적인 예에서, 제1 제어 신호 EN 및 제2 제어 신호 RD가 그 밖의 논리 상태에서는 NAND 회로(161)로부터 H 신호를 출력한다. NAND 회로(161)로부터 H 신호가 출력되면, 도 5에 도시하는 회로 구성에서는 아날로그 스위치(163)를 비도통 상태로 할 수 있다. 또한, NAND 회로(161), 인버터 회로(162) 및 아날로그 스위치(163)는 동일한 동작을 하는 회로이면 적절하게 회로의 치환을 행할 수 있다.
또한, 리셋 회로(113)에서의 스위치로서 여기에서는 아날로그 스위치(163)를 나타내었지만, n채널형 트랜지스터를 사용하는 구성이어도 된다.
또한, 도 1의 (a)에 도시하는 제1 기억부(101A) 및 제2 기억부(101B)의 셀렉터 회로(107)는, 제1 제어 신호 EN 및 제2 제어 신호 RD에 따라, 제1 기억부(101A) 및 제2 기억부(101B)에 입력되는 데이터 신호 D를 휘발성 기억부(105) 또는 불휘발성 기억부(106)에서 기억할지를 선택적으로 행하기 위한 회로이다. 또한, 제1 제어 신호 EN 및 제2 제어 신호 RD는, 논리 회로에 입력하여 얻어지는 출력 신호를 사용하여 스위치의 도통을 제어할 수 있다.
도 4는 셀렉터 회로(107)의 회로 구성의 일례를 도시한 것이다. 도 4에 도시하는 셀렉터 회로(107)는 제1 아날로그 스위치(141), 제1 인버터 회로(142), 제2 아날로그 스위치(143), 제2 인버터 회로(144), 제3 인버터 회로(145), 제4 인버터 회로(146) 및 NOR 회로(147)를 갖는다.
셀렉터 회로(107)의 제1 아날로그 스위치(141)는, 휘발성 기억부(105)에서의 인버터 회로의 귀환 루프를 도통 상태로 하게 하기 위한 회로이다. 셀렉터 회로(107)의 제2 아날로그 스위치(143)는, 불휘발성 기억부(106)에서의 반전 출력 회로(112)로부터의 신호를 제3 인버터 회로(145)에서 반전시켜, 불휘발성 기억부(106)에 입력된 데이터 신호와 동일한 논리 상태로 한 후에, 당해 데이터 신호를 휘발성 기억부(105)에서의 인버터 회로의 귀환 루프에 입력하기 위한 회로이다.
제4 인버터 회로(146) 및 NOR 회로(147)는, 제1 제어 신호 EN 및 제2 제어 신호 RD에 의해, 제1 아날로그 스위치(141) 또는 제2 아날로그 스위치(143)를 선택적으로 도통 상태로 하기 위한 신호를 생성하는 회로이다. 도 4에 도시하는 구체적인 예에서는, 제1 제어 신호 EN이 L 신호, 제2 제어 신호 RD가 H 신호일 때, NOR 회로(147)로부터 H 신호를 출력한다. NOR 회로(147)로부터 H 신호가 출력되면, 도 4에 도시하는 회로 구성에서는 제1 아날로그 스위치(141)를 비도통 상태로 하고, 제2 아날로그 스위치(143)를 도통 상태로 할 수 있다.
또한, 도 4에 도시하는 구체적인 예에서, 제1 제어 신호 EN 및 제2 제어 신호 RD가 그 밖의 논리 상태에서는, NOR 회로(147)로부터 L 신호를 출력한다. NOR 회로(147)로부터 L 신호가 출력되면, 도 4에 도시하는 회로 구성에서는 제1 아날로그 스위치(141)를 도통 상태로 하고, 제2 아날로그 스위치(143)를 비도통 상태로 할 수 있다. 또한, 제4 인버터 회로(146) 및 NOR 회로(147)는, 동일한 동작을 하는 회로이면 적절하게 회로의 치환을 행할 수 있다.
또한, 도 4에 있어서도 특별히 도시하고 있지 않지만, 셀렉터 회로(107)에는 고전원 전위 VDD를 입력하는 전원 전위 Vx 및 저전원 전위 VSS로 되는 접지 전위 GND가 입력된다.
또한, 본 실시 형태의 구성에서는 불휘발성 기억부(106)에 리셋 회로(113)를 갖는 구성 외에, 도 6에 도시한 바와 같은 전환 회로(201)를 갖는 구성으로 하는 것이 특히 적합하다. 구체적으로는, 전환 회로(201)는, 제1 트랜지스터(121)의 소스 및 드레인의 다른쪽의 전극과 불휘발성 기억부(106)의 입력 단자와의 사이에 배치된다.
또한, 불휘발성 기억부(106)의 입력 단자란, 불휘발성 기억부(106)에 입력되는 데이터 신호가 제1 아날로그 스위치(102)(제2 아날로그 스위치(103))를 통하여 입력될 때의 도중의 노드를 말한다. 즉, 전환 회로(201)는, 제1 아날로그 스위치(102)와 휘발성 기억부(105)의 사이를 제외한, 제1 아날로그 스위치(102)와 제1 트랜지스터(121)의 사이에 배치되는 회로이다.
도 6에 도시하는 전환 회로(201)는, 제1 트랜지스터(121) 및 리셋 회로(113)를 도통 상태로 하고 기억 노드를 L 신호로 할 때, 불휘발성 기억부(106)와 휘발성 기억부(105)의 접속부에, 기억 노드에 유지된 데이터 신호 D에 기초하는 전류가 유입되는 것을 방지하기 위한 회로이다. 따라서, 전환 회로(201)는, 제1 트랜지스터(121)가 도통 상태로서 데이터 신호에 기초하는 전위를 기억 노드에 유지시키는 기간에, 제1 트랜지스터(121)의 소스 및 드레인의 다른쪽의 전극과 불휘발성 기억부(106)의 입력 단자와의 사이를 도통 상태로 하고, 그 밖의 기간에는 비도통 상태로 되도록 제어하는 제어 회로를 구비하는 구성으로 된다.
구체적인 전환 회로(201)의 구성에 대하여 도 7에 도시한다. 도 7에 있어서 일례로서 도시하는 전환 회로(201)는 제1 인버터 회로(202), NOR 회로(203), 제2 인버터 회로(204) 및 아날로그 스위치(205)를 갖는다.
NOR 회로(203)는, 제1 제어 신호 EN 및 제2 제어 신호 RD에 의해, 아날로그 스위치(205)를 선택적으로 도통 상태로 하기 위한 신호를 생성하는 회로이다. 도 7에 도시하는 구체적인 예에서는, 제1 제어 신호 EN이 H 신호, 제2 제어 신호 RD가 L 신호일 때, NOR 회로(203)로부터 H 신호를 출력한다. NOR 회로(203)로부터 H 신호가 출력되면, 도 7에 도시하는 회로 구성에서는 아날로그 스위치(205)를 도통 상태로 할 수 있다.
또한, 도 7에 도시하는 구체적인 예에서, 제1 제어 신호 EN 및 제2 제어 신호 RD가 그 밖의 논리 상태에서는, NOR 회로(203)로부터 L 신호를 출력한다. NOR 회로(203)로부터 L 신호가 출력되면, 도 7에 도시하는 회로 구성에서는 아날로그 스위치(205)를 비도통 상태로 할 수 있다. 또한, 제1 인버터 회로(202), NOR 회로(203), 제2 인버터 회로(204) 및 아날로그 스위치(205)는, 동일한 동작을 하는 회로이면 적절하게 회로의 치환을 행할 수 있다.
이상이 기억 회로(100)의 각 회로의 설명이다.
계속해서, 소비 전력의 저감을 목적으로 하여, 데이터 신호의 유지 시에 전원의 공급을 정지하고 다시 전원을 공급함과 함께, 전술한 리셋 회로에 의해, 강제적으로 기억 회로(111)에서의 기억 노드를 L 신호로 하여 제1 트랜지스터(121)의 열화의 진행을 억제하기 위한 기억 회로(100)의 구동 방법에 대하여 설명한다.
또한, 도 8에는 도 2의 (b), 도 4 및 도 7에서 설명한 휘발성 기억부(105), 셀렉터 회로(107), 및 리셋 회로 및 전환 회로를 갖는 불휘발성 기억부(106)의 각 회로 구성을 도 1의 (a)의 기억 회로에 적용한 회로도에 대하여 도시한다. 또한, 도 9에는 도 8에서 도시한 기억 회로의 동작에서의 타이밍 차트도를 도시하고, 당해 타이밍 차트도를 참조하여 기억 회로(100)의 구동 방법, 특히 기억 회로(100)의 제1 기억부(101A)에 대한 구동 방법을 설명한다. 또한, 기억 회로(100)의 제2 기억부(101B)에 대해서도 동일한 구동 방법을 행할 수 있다. 또한, 도 8 중에 있어서, 셀렉터 회로(107)의 출력에 해당하는, 휘발성 기억부(105)를 귀환 루프시키기 위한 노드를 「Sel」로 하고 있다.
도 9의 타이밍 차트도에 있어서, Vx, GND, RES, CLK, D, Sel, 기억 노드, EN 및 RD는, 상기 설명한 입출력 신호 또는 노드의 전위에 대응한다. 또한, 도 9에 도시하는 타이밍 차트도에서는, 기억 회로(100)의 제1 기억부(101A)가 취할 수 있는 복수의 상태에 대하여 설명하기 위하여, 기간 1 내지 기간 6의 복수의 기간으로 나누어 나타내고 있다.
또한, 입출력 신호 및 노드의 전위는, H 신호(도면 중 H로 표기함) 및 L 신호(도면 중 L로 표기함)로 표시할 수 있다.
우선 도 9 중의 기간 1에서의 제1 기억부(101A)의 동작에 대하여 설명한다. 기간 1에서는 휘발성 기억부(105)에 데이터 신호 D를 기억하고, 불휘발성 기억부(106)가 데이터 신호 D의 기억에 관여하지 않는 기간인 통상 동작 기간에 대하여 설명한다. 기간 1에서는 Vx를 H 신호로 하여 전원이 기억 회로(100)의 각 회로에 공급되어 있다. 제1 기억부(101A)에서는 제1 제어 신호 EN 및 제2 제어 신호 RD를 L 신호로 함으로써, 휘발성 기억부(105)가 데이터 신호 D의 유지를 행한다. 기간 1에서는 휘발성 기억부(105)는 데이터 신호 D로서 dataA를 유지하고 있고, 클록 신호 CLK에 동기하여 기입된 데이터 신호 dataA가 재기입되어 간다. 기간 1에서는 셀렉터 회로(107)는 휘발성 기억부(105)에 접속된 아날로그 스위치를 도통 상태로 함으로써 Sel도 dataA로 된다. 또한, Sel에서 유지되는 dataA는 정확하게는 제1 아날로그 스위치(102)로부터 입력되는 dataA가 반전된 신호인데, 이하의 설명에서는 dataA라고 기재하는 것으로 한다. 기간 1에서는 초기화 신호 RES는 H 신호로 하고 있다. 기간 1에서는 기억 노드에는 앞의 기간에서의 리셋 회로의 동작에 의해 L 신호가 기입된 상태로 된다.
계속해서 도 9 중의 기간 2의 동작에 대하여 설명한다. 기간 2에서는 전원의 공급을 정지하기 전에 데이터 신호 D를 불휘발성 기억부(106)에 기억시키는 백업 준비 기간에 대하여 설명한다. 기간 2에서는 제1 제어 신호 EN을 H 신호, 제2 제어 신호 RD를 L 신호로 하는 기간(도 9 중 T1)을 설정한다. 이때, 불휘발성 기억부(106)에서의 전환 회로(201)의 아날로그 스위치(205) 및 제1 트랜지스터(121)가 도통 상태로 됨으로써, 기억 노드에 dataA가 유지되게 된다. 그리고, 한번 유지된 dataA는, 제1 제어 신호 EN을 L 신호, 제2 제어 신호 RD를 L 신호로 하여도 기억 노드에서 계속 유지되게 된다. 또한, 백업 준비 기간에 있어서도, 통상 동작 기간과 마찬가지로 휘발성 기억부(105)에서는 입출력 신호에 의한 dataA의 재기입을 행하고 있다.
계속해서 도 9 중의 기간 3의 동작에 대하여 설명한다. 기간 3에서는 전원의 공급을 정지하는 전원 정지 기간에 대하여 설명한다. 기간 3에서는 Vx를 L 신호로 하여 기억 회로(100)의 각 회로에 전원의 공급을 정지하고 있다. 기간 3에서는 휘발성 기억부(105)에 전원이 공급되지 않고, 휘발성 기억부(105)에 기입된 dataA가 소거된다(도 9 중 「X」로 표기함). 또한 휘발성 기억부(105)에 기입된 dataA가 소거됨과 함께, Sel에서 유지되는 dataA도 소거된다(도 9 중 「X」로 표기함). 또한, 기간 3에서의 클록 신호 CLK의 입력은, L 신호로 고정함으로써 휘발성 기억부(105)가 동작하지 않도록 하고 있고, 이것과 동시에 초기화 신호 RES도 L로 고정한다. 또한, Vx는 클록 신호 CLK 및 초기화 신호 RES를 L 신호로 한 후에, L 신호로 함으로써 오동작을 저감할 수 있다. 또한, 기간 3에서는 제1 제어 신호 EN 및 제2 제어 신호 RD를 L 신호로 하여 기억 회로(100)가 동작하지 않도록 제어하고 있다.
계속해서 도 9 중의 기간 4의 동작에 대하여 설명한다. 기간 4에서는 전원의 공급을 재개하고, 불휘발성 기억부(106)에 백업된 데이터 신호인 dataA를 휘발성 기억부(105)에 판독하는 데이터 신호 복귀 기간에 대하여 설명한다. 기간 4에서는 Vx를 H 신호로 하여 기억 회로(100)의 각 회로에 전원의 공급을 재개한다. 계속해서 초기화 신호 RES를 H 신호로 하고, 계속해서 클록 신호를 발진시킨다. 또한, 기간 4에서의 클록 신호의 발진 시에 있어서, 데이터 신호 D는 H 신호 또는 L 신호의 고정 전위(도 9 중 「H/L」로 표기함)로 해 둔다. 그리고, 기간 4에서는 제1 제어 신호 EN을 L 신호, 제2 제어 신호 RD를 H 신호로 하는 기간(도 9 중 T2)을 설정한다. 그 결과, 기억 노드에 유지된 데이터 신호 dataA가 셀렉터 회로(107)에서 선택되고, Sel이 dataA로 되어 휘발성 기억부(105)에 판독되게 된다.
계속해서 도 9 중의 기간 5의 동작에 대하여 설명한다. 기간 5에서는 휘발성 기억부(105)의 동작에 지장이 없지만 불휘발성 기억부(106)의 제1 트랜지스터의 열화에 영향을 미치는, 기억 노드에 유지되어 있는 데이터 신호 dataA를 리셋 동작에 의해 L 신호로 하기 위한 리셋 기간이다. 기간 5에서는 제1 제어 신호 EN을 H 신호, 제2 제어 신호 RD를 H 신호로 하는 기간(도 9 중 T3)을 설정한다. 그 결과, 기억 노드에 유지된 데이터 신호 dataA가 L 신호로 된다. 그로 인해 제1 트랜지스터의 열화의 진행을 억제할 수 있다. 또한, 리셋 기간에서는, 리셋 동작에 의해, 불휘발성 기억부(106)와 휘발성 기억부(105)의 접속부에, 기억 노드에 유지된 접지 전위 GND에 기초하는 전류가 유입되는 것을 방지하기 위하여 전환 회로(201)를 설치하고 있다. 전환 회로(201)가 갖는 아날로그 스위치는, 리셋 기간에 있어서 비도통 상태로 된다. 그로 인해, 휘발성 기억부(105)에서의 오동작을 저감할 수 있다. 또한, 리셋 기간에 있어서, 휘발성 기억부(105)는 통상 동작 기간과 마찬가지로 동작할 수 있고, 도 9에 도시하는 예에서는 dataA와는 다른 dataB가 새로운 데이터 신호로서 클록 신호 CLK에 동기하여 휘발성 기억부(105)에 있어서 재기입되어 있다.
기간 6은 기간 1과 마찬가지로 통상 동작 기간이다. 기간 6에서는 기간 5에 이어서 데이터 신호로서 dataB가 클록 신호 CLK에 동기하여 재기입되어 가는 예를 나타내고 있다.
이상이 기억 회로의 구동 방법의 설명이다.
본 발명의 기억 회로에서는, 기억 회로에 전원이 공급되지 않는 사이에는, 휘발성 기억부에 기억되어 있었던 데이터 신호를, 불휘발성 기억부에 설치된 기억 노드에 의해 유지할 수 있다.
또한, 산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 극히 작다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 현저하게 낮다. 그로 인해, 산화물 반도체층에 채널이 형성되는 트랜지스터를 제1 트랜지스터로서 사용함으로써, 기억 회로에 전원이 공급되지 않는 사이에도 용량 소자에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 하여 기억 회로는 전원의 공급이 정지한 사이에도 기억 내용(데이터 신호)을 유지하는 것이 가능하다.
이러한 기억 회로를 신호 처리 장치가 갖는 레지스터나 캐시 메모리 등의 기억 회로에 사용함으로써, 전원의 공급 정지에 의한 기억 회로 내의 데이터 신호의 소실을 방지할 수 있다. 또한, 전원의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 신호 처리 장치 전체, 혹은 신호 처리 장치를 구성하는 하나 또는 복수의 논리 회로에 있어서, 짧은 시간에서도 전원 정지를 행할 수 있다. 그로 인해, 소비 전력을 억제할 수 있는 신호 처리 장치, 소비 전력을 억제할 수 있는 당해 신호 처리 장치의 구동 방법을 제공할 수 있다.
특히 본 실시 형태의 구성에 있어서는, 전원 정지 시에 기억 노드에 유지된 데이터 신호는, 리셋 회로를 도통 상태로 함으로써, 오동작을 일으키는 일이 없는 L 신호의 전위로 할 수 있다. 그로 인해, 기억 노드에 데이터 신호가 유지됨으로써 발생하는 트랜지스터의 열화의 진행을 억제할 수 있다. 또한, 본 실시 형태의 구성에 있어서는, 전환 회로를 갖는 구성으로 함으로써, 리셋 동작 시에 불휘발성 기억부와 휘발성 기억부의 접속부에 기억 노드에 유지된 데이터 신호에 기초하는 전류가 유입되는 것을 방지할 수 있다. 그로 인해, 휘발성 기억부에서의 오동작을 저감할 수 있다.
본 실시 형태는 다른 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에서 나타낸 기억 회로를 복수 사용하는 구성에 대하여 설명한다.
도 10의 (a)에 본 실시 형태에서의 기억 회로의 구성을 일례로서 도시한다. 도 10의 (a)에 도시하는 기억 회로는, 고전원 전위 VDD 및 저전원 전위 VSS에 접속된 인버터 회로(401)와, 기억 회로(402)를 복수 갖는 기억 회로군(403)을 갖고 있다. 구체적으로, 각 기억 회로(402)에는 실시 형태 1에 기재되어 있는 구성을 갖는 기억 회로(100)를 사용할 수 있다. 기억 회로군(403)이 갖는 각 기억 회로(402)에는, 인버터 회로(401)를 통하여 고전원 전위 VDD 또는 저전원 전위 VSS가 입력되어 있다. 또한, 기억 회로군(403)이 갖는 각 기억 회로(402)에는 신호 IN의 전위와 저전원 전위 VSS가 부여되어 있다.
도 10의 (a)에서 인버터 회로(401)는 제어 신호 SigA에 의해 고전원 전위 VDD 또는 저전원 전위 VSS의 출력의 전환이 제어된다.
또한, 도 10의 (a)에서는 인버터 회로(401)에 의해, 기억 회로군(403)이 갖는 각 기억 회로(402)의 고전원 전위 VDD로부터, 고전원 전위 VDD 또는 저전원 전위 VSS의 입력이 제어되어 있지만, 인버터 회로(401)에 의해, 저전원 전위 VSS로부터, 고전원 전위 VDD 또는 저전원 전위 VSS의 입력이 제어되어도 된다. 도 10의 (b)에 기억 회로군(403)이 갖는 각 기억 회로(402)에, 인버터 회로(401)를 통하여 고전원 전위 VDD 또는 저전원 전위 VSS가 입력되어 있는 기억 회로의 일례를 도시한다. 인버터 회로(401)에 의해, 기억 회로군(403)이 갖는 각 기억 회로(402)의 저전원 전위 VSS로부터, 고전원 전위 VDD 또는 저전원 전위 VSS의 입력을 제어할 수 있다.
본 실시 형태는 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1에서 나타낸 기억 회로를 사용한 신호 처리 장치의 구성에 대하여 설명한다.
도 11에 본 발명의 일 형태에 관한 신호 처리 장치의 일례를 도시한다. 신호 처리 장치는, 하나 또는 복수의 연산 장치와, 하나 또는 복수의 기억 회로를 적어도 갖는다. 구체적으로, 도 11에 도시하는 신호 처리 장치(150)는 연산 장치(151), 연산 장치(152), 기억 회로(153), 기억 회로(154), 기억 회로(155), 제어 장치(156), 전원 제어 회로(157)를 갖는다.
연산 장치(151), 연산 장치(152)는 단순한 논리 연산을 행하는 논리 회로를 비롯하여 가산기, 승산기, 나아가 각종 연산 장치 등을 포함한다. 그리고, 기억 회로(153)는, 연산 장치(151)에서의 연산 처리 시에 데이터 신호를 일시적으로 유지하는 레지스터로서 기능한다. 기억 회로(154)는, 연산 장치(152)에서의 연산 처리 시에 데이터 신호를 일시적으로 유지하는 레지스터로서 기능한다.
또한, 기억 회로(155)는 메인 메모리로서 사용할 수 있고, 제어 장치(156)가 실행하는 프로그램을 데이터 신호로서 기억하거나, 혹은 연산 장치(151), 연산 장치(152)로부터의 데이터 신호를 기억할 수 있다.
제어 장치(156)는, 신호 처리 장치(150)가 갖는 연산 장치(151), 연산 장치(152), 기억 회로(153), 기억 회로(154), 기억 회로(155)의 동작을 통괄적으로 제어하는 회로이다. 또한, 도 11에서는 제어 장치(156)가 신호 처리 장치(150)의 일부인 구성을 도시하고 있지만, 제어 장치(156)는 신호 처리 장치(150)의 외부에 설치되어도 된다.
실시 형태 1에서 나타낸 기억 회로를 기억 회로(153), 기억 회로(154), 기억 회로(155)에 사용함으로써, 기억 회로(153), 기억 회로(154), 기억 회로(155)에의 전원의 공급을 정지하여도 데이터 신호를 유지할 수 있다. 따라서, 신호 처리 장치(150) 전체에의 전원의 공급을 정지하여 소비 전력을 억제할 수 있다. 혹은, 기억 회로(153), 기억 회로(154) 또는 기억 회로(155) 중 어느 하나 또는 복수에의 전원의 공급을 정지하여 신호 처리 장치(150)의 소비 전력을 억제할 수 있다. 또한, 전원의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다.
또한, 기억 회로에의 전원의 공급이 정지되는 것에 맞추어, 당해 기억 회로와 데이터 신호의 교환을 행하는 연산 장치 또는 제어 회로에의 전원의 공급을 정지하도록 하여도 된다. 예를 들어, 연산 장치(151)와 기억 회로(153)에 있어서, 동작이 행해지지 않는 경우, 연산 장치(151) 및 기억 회로(153)에의 전원의 공급을 정지하도록 하여도 된다.
또한, 전원 제어 회로(157)는, 신호 처리 장치(150)가 갖는 연산 장치(151), 연산 장치(152), 기억 회로(153), 기억 회로(154), 기억 회로(155), 제어 장치(156)에 공급하는 전원 전압의 크기를 제어한다. 그리고, 전원의 공급을 정지하는 경우, 전원의 공급의 정지는 전원 제어 회로(157)에서 행해지는 구성이어도 되고, 연산 장치(151), 연산 장치(152), 기억 회로(153), 기억 회로(154), 기억 회로(155), 제어 장치(156)의 각각에서 행해지는 구성이어도 된다.
또한, 메인 메모리인 기억 회로(155)와, 연산 장치(151), 연산 장치(152), 제어 장치(156)의 사이에, 캐시 메모리로서 기능하는 기억 회로를 설치하여도 된다. 캐시 메모리를 설치함으로써, 저속의 메인 메모리에의 액세스를 저감시켜 연산 처리 등의 신호 처리를 고속화시킬 수 있다. 캐시 메모리로서 기능하는 기억 회로에도, 상술한 기억 회로를 사용함으로써 신호 처리 장치(150)의 소비 전력을 억제할 수 있다. 또한, 전원의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다.
본 실시 형태는 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 일 형태에 관한 신호 처리 장치 중 하나인 CPU의 구성에 대하여 설명한다.
도 12에 본 실시 형태의 CPU의 구성을 도시한다. 도 12에 도시하는 CPU는 기판(9900) 위에 ALU(9901), ALU 컨트롤러(9902), 인스트럭션 디코더(9903), 인터럽트 컨트롤러(9904), 타이밍 컨트롤러(9905), 레지스터(9906), 레지스터 컨트롤러(9907), 버스ㆍI/F(9908), 재기입 가능한 ROM(9909), ROMㆍI/F(9920)를 주로 갖고 있다. 또한, ALU는 Arithmetic logic unit이고, 버스ㆍI/F는 버스 인터페이스이고, ROMㆍI/F는 ROM 인터페이스이다. ROM(9909) 및 ROMㆍI/F(9920)는 다른 칩에 설치하여도 된다. 물론, 도 12에 도시하는 CPU는, 그 구성을 간략화하여 도시한 일례에 지나지 않으며, 실제의 CPU는 그 용도에 의해 다종 다양한 구성을 갖고 있다.
버스ㆍI/F(9908)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(9903)에 입력되어 디코드된 후, ALU 컨트롤러(9902), 인터럽트 컨트롤러(9904), 레지스터 컨트롤러(9907), 타이밍 컨트롤러(9905)에 입력된다.
ALU 컨트롤러(9902), 인터럽트 컨트롤러(9904), 레지스터 컨트롤러(9907), 타이밍 컨트롤러(9905)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(9902)는 ALU(9901)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(9904)는, CPU의 프로그램 실행 중에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(9907)는 레지스터(9906)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(9906)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(9905)는 ALU(9901), ALU 컨트롤러(9902), 인스트럭션 디코더(9903), 인터럽트 컨트롤러(9904), 레지스터 컨트롤러(9907)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(9905)는, 기준 클록 신호 CLK1을 바탕으로 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호 CLK2를 상기 각종 회로에 입력한다.
본 실시 형태의 CPU에서는 레지스터(9906)에 상기 실시 형태에서 나타낸 구성을 갖는 기억 회로가 설치되어 있다. 레지스터 컨트롤러(9907)는, ALU(9901)로부터의 지시에 따라 레지스터(9906)가 갖는 기억 회로에 있어서, 휘발성 기억부(105)에 의한 데이터 신호의 유지를 행할지, 불휘발성 기억부(106)에 의한 데이터 신호의 유지를 행할지를 선택한다. 휘발성 기억부(105)에 의한 데이터 신호의 유지가 선택되어 있는 경우, 레지스터(9906) 내의 기억 회로에의 전원의 공급이 행해진다. 불휘발성 기억부(106)에서의 데이터 신호의 유지가 선택되어 있는 경우, 레지스터(9906) 내의 기억 회로에의 전원의 공급을 정지할 수 있다.
이와 같이 하여 일시적으로 CPU의 동작을 정지하고, 전원의 공급을 정지한 경우에 있어서도 데이터 신호를 유지하는 것이 가능하고, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치에의 정보의 입력을 정지하고 있는 사이에서도 CPU를 정지할 수 있고, 그에 의해 소비 전력을 저감할 수 있다.
본 실시 형태에서는 CPU를 예로 들어 설명하였지만, 본 발명의 신호 처리 장치는 CPU에 한정되지 않고, 마이크로프로세서, 화상 처리 회로, DSP, FPGA 등의 LSI에도 응용 가능하다.
본 실시 형태는 상기 실시 형태와 조합하여 실시하는 것이 가능하다.
(실시 형태 5)
도 1b에 도시한 불휘발성 기억부(106)에 있어서, 채널이 실리콘에 형성되는 경우에 있어서의 제2 트랜지스터(122)와, 채널이 산화물 반도체층에 형성되는 제1 트랜지스터(121)와, 용량 소자(123)를 예로 들어 기억 회로(100)의 제작 방법에 대하여 설명한다.
도 13의 (a)에 도시한 바와 같이, 기판(700) 위에 절연막(701)과, 단결정의 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 적어도 후속 가열 처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요하게 된다. 예를 들어, 기판(700)에는 퓨전법이나 플로트법으로 제작되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 유리 기판으로서는 후속 가열 처리의 온도가 높은 경우에는, 왜곡점이 730℃ 이상인 것을 사용하면 된다.
또한, 본 실시 형태에서는 반도체막(702)이 단결정의 실리콘인 경우를 예로 들어, 이하 제2 트랜지스터(122)의 제작 방법에 대하여 설명한다. 또한, 구체적인 단결정의 반도체막(702)의 제작 방법의 일례에 대하여 간단하게 설명한다. 우선, 단결정의 반도체 기판인 본드 기판에 전계에서 가속된 이온으로 이루어지는 이온 빔을 주입하고, 본드 기판의 표면으로부터 일정한 깊이의 영역에 결정 구조가 흐트러짐으로써 국소적으로 취약화된 취화층을 형성한다. 취화층이 형성되는 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절할 수 있다. 그리고, 본드 기판과, 절연막(701)이 형성된 기판(700)을, 사이에 당해 절연막(701)이 끼워지도록 접합한다. 접합은 본드 기판과 기판(700)을 중첩한 후, 본드 기판과 기판(700)의 일부에 1N/cm2 이상 500N/cm2 이하, 바람직하게는 11N/cm2 이상 20N/cm2 이하 정도의 압력을 가한다. 압력을 가하면, 그 부분으로부터 본드 기판과 절연막(701)이 접합을 개시하고, 최종적으로는 밀착된 면 전체에 접합이 미친다. 계속해서, 가열 처리를 행함으로써, 취화층에 존재하는 미소 보이드끼리 결합하여 미소 보이드의 체적이 증대된다. 그 결과, 취화층에 있어서 본드 기판의 일부인 단결정 반도체막이 본드 기판으로부터 분리된다. 상기 가열 처리의 온도는 기판(700)의 왜곡점을 초과하지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써 반도체막(702)을 형성할 수 있다.
반도체막(702)에는 임계값 전압을 제어하기 위하여 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 혹은 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가하여도 된다. 임계값 전압을 제어하기 위한 불순물 원소의 첨가는, 패터닝하기 전의 반도체막에 대하여 행하여도 되고, 패터닝 후에 형성된 반도체막(702)에 대하여 행하여도 된다. 또한, 임계값 전압을 제어하기 위한 불순물 원소의 첨가를 본드 기판에 대하여 행하여도 된다. 혹은, 불순물 원소의 첨가를, 임계값 전압을 대략 조정하기 위하여 본드 기판에 대하여 행한 후에, 임계값 전압을 미세 조정하기 위하여, 패터닝 전의 반도체막에 대하여 또는 패터닝에 의해 형성된 반도체막(702)에 대해서도 행하여도 된다.
또한, 본 실시 형태에서는 단결정의 반도체막을 사용하는 예에 대하여 설명하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들어, 절연막(701) 위에 기상 성장법을 이용하여 형성된 다결정, 미결정, 비정질의 반도체막을 사용하여도 되고, 상기 반도체막을 공지된 기술에 의해 결정화하여도 된다. 공지된 결정화 방법으로서는 레이저광을 사용한 레이저 결정화법, 촉매 원소를 사용하는 결정화법이 있다. 혹은, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합하여 이용할 수도 있다. 또한, 석영과 같은 내열성이 우수한 기판을 사용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 사용한 램프 어닐링 결정화법, 촉매 원소를 사용하는 결정화법, 950℃ 정도의 고온 어닐링법을 조합한 결정화법을 이용하여도 된다.
이어서, 도 13의 (b)에 도시한 바와 같이, 반도체막(702)을 사용하여 반도체층(704)을 형성한다. 그리고, 반도체층(704) 위에 게이트 절연막(703)을 형성한다.
게이트 절연막(703)은, 일례로서는 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 산화규소, 질화산화규소, 산화질화규소, 질화규소, 산화하프늄, 산화알루미늄 또는 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 막을 단층으로 또는 적층시킴으로써 형성할 수 있다.
또한, 본 명세서에 있어서 산화질화물이란 그 조성으로서 질소보다도 산소의 함유량이 많은 물질이고, 또한 질화산화물이란 그 조성으로서 산소보다도 질소의 함유량이 많은 물질을 의미한다.
게이트 절연막(703)의 두께는, 예를 들어 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 본 실시 형태에서는 플라즈마 CVD법을 이용하여 산화규소를 포함하는 단층의 절연막을 게이트 절연막(703)으로서 사용한다.
계속해서, 도 13의 (c)에 도시한 바와 같이 게이트 전극(707)을 형성한다.
게이트 전극(707)은 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써 형성할 수 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀 코팅법 등을 이용할 수 있다. 또한, 도전막은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용할 수 있다. 상기 금속을 주성분으로 하는 합금을 사용하여도 되고, 상기 금속을 포함하는 화합물을 사용하여도 된다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정 규소 등의 반도체를 사용하여 형성하여도 된다.
또한, 본 실시 형태에서는 게이트 전극(707)을 단층의 도전막으로 형성하고 있지만, 본 실시 형태는 이 구성에 한정되지 않는다. 게이트 전극(707)은 적층된 복수의 도전막으로 형성되어도 된다.
2개의 도전막의 조합으로서, 1층째에 질화탄탈 또는 탄탈을, 2층째에 텅스텐을 사용할 수 있다. 상기 예 외에, 2개의 도전막의 조합으로서, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에 있어서 열활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들어 n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 니켈실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 텅스텐실리사이드 등도 사용할 수 있다.
3개 이상의 도전막을 적층하는 3층 구조의 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 된다.
또한, 게이트 전극(707)에 산화인듐, 산화인듐 산화주석, 산화인듐 산화아연, 산화아연, 산화아연알루미늄, 산질화아연알루미늄 또는 산화아연갈륨 등의 투광성을 갖는 산화물 도전막을 사용할 수도 있다.
또한, 마스크를 사용하지 않고, 액적 토출법을 이용하여 선택적으로 게이트 전극(707)을 형성하여도 된다. 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하며, 잉크젯법 등이 그 범주에 포함된다.
또한, 게이트 전극(707)은 도전막을 형성한 후, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용하여 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절함으로써 원하는 테이퍼 형상을 갖도록 에칭할 수 있다. 또한, 테이퍼 형상은 마스크의 형상에 의해서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는 염소, 염화붕소, 염화규소 혹은 사염화탄소 등의 염소계 가스, 4불화탄소, 불화황 혹은 불화질소 등의 불소계 가스 또는 산소를 적절하게 사용할 수 있다.
이어서, 도 13의 (d)에 도시한 바와 같이, 게이트 전극(707)을 마스크로 하여 일 도전성을 부여하는 불순물 원소를 반도체층(704)에 첨가함으로써, 게이트 전극(707)과 겹치는 채널 형성 영역(710)과, 채널 형성 영역(710)을 사이에 두는 한 쌍의 불순물 영역(709)이 반도체층(704)에 형성된다.
본 실시 형태에서는 반도체층(704)에 p형을 부여하는 불순물 원소(예를 들어 붕소)를 첨가하는 경우를 예로 든다.
계속해서, 도 14의 (a)에 도시한 바와 같이, 게이트 절연막(703), 게이트 전극(707)을 덮도록 절연막(712), 절연막(713)을 형성한다. 구체적으로 절연막(712), 절연막(713)은 산화규소, 질화규소, 질화산화규소, 산화질화규소, 질화알루미늄, 질화산화알루미늄 등의 무기 절연막을 사용할 수 있다. 특히, 절연막(712), 절연막(713)에 유전율이 낮은 (low-k) 재료를 사용함으로써, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감하는 것이 가능하게 되므로 바람직하다. 또한, 절연막(712), 절연막(713)에 상기 재료를 사용한 다공성의 절연막을 적용하여도 된다. 다공성의 절연막에서는 밀도가 높은 절연막과 비교하여 유전율이 저하하기 때문에, 전극이나 배선에 기인하는 기생 용량을 더욱 저감하는 것이 가능하다.
본 실시 형태에서는 절연막(712)으로서 산화질화규소, 절연막(713)으로서 질화산화규소를 사용하는 경우를 예로 든다. 또한, 본 실시 형태에서는 게이트 전극(707) 위에 절연막(712), 절연막(713)을 형성하고 있는 경우를 예시하고 있지만, 본 발명은 게이트 전극(707) 위에 절연막을 1층만 형성하여도 되고, 3층 이상의 복수의 절연막을 적층하도록 형성하여도 된다.
계속해서, 도 14의 (b)에 도시한 바와 같이, 절연막(713)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 절연막(713)이 노출된 상면을 평탄화시킨다. 또한, 후에 형성되는 제1 트랜지스터(121)의 특성을 향상시키기 위하여, 절연막(713)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해 제2 트랜지스터(122)를 형성할 수 있다.
계속해서, 제1 트랜지스터(121)의 제작 방법에 대하여 설명한다. 우선, 도 14의 (c)에 도시한 바와 같이, 절연막(713) 위에 산화물 반도체층(716)을 형성한다.
산화물 반도체층(716)은 절연막(713) 위에 형성한 산화물 반도체막을 원하는 형상으로 가공함으로써 형성할 수 있다. 상기 산화물 반도체막의 막 두께는 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은 산화물 반도체를 타깃으로서 사용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은 희가스(예를 들어 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(예를 들어 아르곤) 및 산소 혼합 분위기 하에 있어서 스퍼터링법에 의해 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여, 절연막(713)의 표면에 부착되어 있는 진애를 제거하는 것이 바람직하다. 역스퍼터링이란, 타깃측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 된다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 첨가한 분위기에서 행하여도 된다. 또한, 아르곤 분위기에 염소, 4불화탄소 등을 첨가한 분위기에서 행하여도 된다.
산화물 반도체막에는 상술한 바와 같은 4원계의 금속 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계의 금속 산화물인 In-Ga-Zn계 산화물, In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, 2원계의 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물이나, 산화인듐, 산화주석, 산화아연 등을 사용할 수 있다.
또한, In-Sn-Zn계 산화물 반도체를 사용하는 경우, 트랜지스터의 이동도를 높일 수 있다. 또한, In-Sn-Zn계 산화물 반도체를 사용하는 경우, 트랜지스터의 임계값 전압을 안정하게 제어하는 것이 가능하다. 또한, In-Sn-Zn계 산화물 반도체를 사용하는 경우, 사용하는 타깃의 조성비는 원자수비로 In:Sn:Zn=1:2:2, In:Sn:Zn=2:1:3, In:Sn:Zn=1:1:1 또는 In:Sn:Zn=20:45:35 등으로 하면 된다.
본 실시 형태에서는 In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 타깃을 사용한 스퍼터링법에 의해 얻어지는 막 두께 30nm의 In-Ga-Zn계 산화물 반도체의 박막을 산화물 반도체막으로서 사용한다. 상기 타깃으로서, 예를 들어 각 금속의 조성비가 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1 또는 In:Ga:Zn=1:1:2인 타깃을 사용할 수 있다. 또한, In, Ga 및 Zn을 포함하는 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 된다.
본 실시 형태에서는 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체막을 성막한다. 성막 시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하여도 된다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 사용하여 처리실을 배기하면, 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 당해 처리실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는 기판과 타깃의 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 전력 0.5kW, 산소(산소 유량 비율 100%) 분위기 하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막 시에 발생하는 진애를 경감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
또한, 스퍼터링 장치의 처리실의 누설 속도를 1×10-10Paㆍm3/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에서의 산화물 반도체막에의 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 상술한 흡착형의 진공 펌프를 사용함으로써 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
또한, 타깃의 순도를 99.99% 이상으로 함으로써 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등을 저감할 수 있다. 또한, 당해 타깃을 사용함으로써 산화물 반도체막에 있어서 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위하여, 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 절연막(712) 및 절연막(713)까지가 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다. 또한, 이 예비 가열은 후에 행해지는 게이트 절연막(721)의 성막 전에 도전막(719), 도전막(720)까지 형성한 기판(700)에도 마찬가지로 행하여도 된다.
또한, 산화물 반도체층(716)을 형성하기 위한 에칭은 건식 에칭이어도 되고 습식 에칭이어도 되며, 양쪽을 사용하여도 된다. 건식 에칭에 사용하는 에칭 가스로서는 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 3염화붕소(BCl3), 4염화규소(SiCl4), 4염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 4불화탄소(CF4), 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
건식 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절한다.
습식 에칭에 사용하는 에칭액으로서 인산과 아세트산과 질산을 섞은 용액, 시트르산이나 옥살산 등의 유기산을 사용할 수 있다. 본 실시 형태에서는 ITO-07N(간또 가가꾸사제)을 사용한다.
산화물 반도체층(716)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터링을 행하여, 산화물 반도체층(716) 및 절연막(712) 및 절연막(713)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
또한, 스퍼터링 등으로 성막된 산화물 반도체막 중에는 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 포함되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 따라서, 본 발명의 일 형태에서는 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위하여, 산화물 반도체층(716)에 대하여, 감압 분위기 하, 질소나 희가스 등의 불활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하인 공기) 분위기 하에서 산화물 반도체층(716)에 가열 처리를 실시한다.
산화물 반도체층(716)에 가열 처리를 실시함으로써, 산화물 반도체층(716) 중의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만의 온도에서 가열 처리를 행하면 된다. 예를 들어, 500℃에서 3분 이상 6분 이하 정도에서 행하면 된다. 가열 처리에 RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 왜곡점을 초과하는 온도에서도 처리할 수 있다.
본 실시 형태에서는 가열 처리 장치 중 하나인 전기로를 사용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 된다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 기체에는 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
가열 처리에 있어서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체는 불순물에 대하여 둔감하여, 막 중에 상당한 금속 불순물이 포함되어 있어도 문제가 없으며, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다석회 유리도 사용할 수 있다고 지적되고 있다(가미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상황」, 고체 물리, 2009년 9월호, Vol.44, pp.621-633.). 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소는 아니기 때문에 불순물이다. 알칼리 토금속도 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서 불순물로 된다. 특히, 알칼리 금속 중 Na는 산화물 반도체층에 접하는 절연막이 산화물인 경우, 당해 절연막 중에 확산하여 Na+로 된다. 또한, Na는 산화물 반도체층 내에 있어서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은 그 결합 중에 끼어든다. 그 결과, 예를 들어 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화, 이동도의 저하 등의 트랜지스터의 특성의 열화가 일어나고, 더불어 특성의 편차도 발생한다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와 특성의 편차는, 산화물 반도체층 중의 수소 농도가 충분히 낮은 경우에 있어서 현저하게 나타난다. 따라서, 산화물 반도체층 중의 수소 농도가 1×1018atoms/cm3 이하, 보다 바람직하게는 1×1017atoms/cm3 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×1016atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이하, 더욱 바람직하게는 1×1015atoms/cm3 이하로 하면 된다. 마찬가지로, Li 농도의 측정값은 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하로 하면 된다. 마찬가지로 K 농도의 측정값은 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하로 하면 된다.
이상의 공정에 의해, 산화물 반도체층(716) 중의 수소의 농도를 저감하여 고순도화할 수 있다. 그에 의해 산화물 반도체층의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에서 캐리어 밀도가 극단적으로 적고, 밴드 갭이 넓은 산화물 반도체층을 형성할 수 있다. 이로 인해, 대면적 기판을 사용하여 트랜지스터를 제작할 수 있고, 양산성을 높일 수 있다. 또한, 당해 수소 농도가 저감되어 고순도화된 산화물 반도체층을 사용함으로써 내압성이 높고, 오프 전류가 현저하게 낮은 트랜지스터를 제작할 수 있다. 상기 가열 처리는 산화물 반도체층의 성막 이후이면 언제라도 행할 수 있다.
또한, 산화물 반도체층은 비정질이어도 되지만, 결정성을 갖고 있어도 된다. 결정성을 갖는 산화물 반도체층으로서는 c축 배향을 가진 결정(C Axis Aligned Crystal; CAAC라고도 칭함)을 포함하는 산화물이라도 트랜지스터의 신뢰성을 높인다고 하는 효과를 얻을 수 있으므로 바람직하다.
구체적으로 CAAC는 비단결정이며, 그 ab면에 수직인 방향으로부터 보아 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖는다. 나아가, CAAC는 c축 방향에 수직인 방향으로부터 보아 금속 원자가 층상으로 배열된 상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함한다.
CAAC는 비정질만의 산화물 반도체와 비교하여 금속과 산소의 결합이 질서화되어 있다. 즉, 산화물 반도체가 비정질만인 경우에는, 개개의 금속 원자에 의해 배위수가 상이한 경우도 있을 수 있지만, CAAC에서는 금속 원자의 배위수는 거의 일정하게 된다. 그로 인해, 미시적인 산소의 결손이 감소하고, 수소 원자(수소 이온을 포함함)나 알칼리 금속 원자의 탈착에 의한 전하의 이동이나 불안정성을 감소시키는 효과가 있다.
따라서, CAAC로 구성된 산화물 반도체막을 사용하여 트랜지스터를 제작함으로써, 트랜지스터에의 광조사 또는 바이어스-열 스트레스(BT)의 부가를 행한 후에 발생하는 트랜지스터의 임계값 전압의 변화량을 저감할 수 있다. 따라서, 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
CAAC로 구성된 산화물 반도체막은 스퍼터링법에 의해서도 제작할 수 있다. 스퍼터링법에 의해 CAAC를 얻기 위해서는 산화물 반도체막의 퇴적 초기 단계에 있어서 육방정의 결정이 형성되도록 하는 것과, 당해 결정을 종으로 하여 결정이 성장되도록 하는 것이 긴요하다. 그를 위해서는 타깃과 기판의 거리를 넓게 취하고(예를 들어, 150mm 내지 200mm 정도), 기판 가열 온도를 100℃ 내지 500℃, 적합하게는 200℃ 내지 400℃, 더 적합하게는 250℃ 내지 300℃로 하면 바람직하다.
또한, CAAC로 구성된 산화물 반도체막을 스퍼터링법을 이용하여 성막하는 경우에는, 분위기 중의 산소 가스비가 높은 쪽이 바람직하다. 예를 들어, 아르곤 및 산소의 혼합 가스 분위기 중에서 스퍼터링법을 행하는 경우에는, 산소 가스비를 30% 이상으로 하는 것이 바람직하고, 40% 이상으로 하는 것이 보다 바람직하다. 분위기 중으로부터의 산소의 보충에 의해 CAAC의 결정화가 촉진되기 때문이다.
또한, 스퍼터링법을 이용하여 CAAC로 구성된 산화물 반도체막을 성막하는 경우에는, CAAC로 구성된 산화물 반도체막이 성막되는 기판을 150℃ 이상으로 가열해 두는 것이 바람직하고, 170℃ 이상으로 가열해 두는 것이 보다 바람직하다. 기판 온도의 상승에 따라 CAAC의 결정화가 촉진되기 때문이다.
또한, CAAC로 구성된 산화물 반도체막에 대하여, 질소 분위기 중 또는 진공 중에 있어서 열처리를 행한 후에는, 산소 분위기 중 또는 산소와 다른 가스의 혼합 분위기 중에 있어서 열처리를 행하는 것이 바람직하다. 앞서의 열처리에서 발생하는 산소 결손을 후의 열처리에서의 분위기 중으로부터의 산소 공급에 의해 복원할 수 있기 때문이다.
또한, CAAC로 구성된 산화물 반도체막이 성막되는 막 표면(피성막면)은 평탄한 것이 바람직하다. CAAC로 구성된 산화물 반도체막은, 당해 피성막면에 개략 수직으로 되는 c축을 갖기 때문에, 당해 피성막면에 존재하는 요철은, CAAC로 구성된 산화물 반도체막에서의 결정립계의 발생을 유발하게 되기 때문이다. 따라서, CAAC로 구성된 산화물 반도체막이 성막되기 전에 당해 피성막 표면에 대하여 화학 기계 연마(Chemical Mechanical Polishing: CMP) 등의 평탄화 처리를 행하는 것이 바람직하다. 또한, 당해 피성막면의 평균 조도는 0.5nm 이하인 것이 바람직하고, 0.3nm 이하인 것이 보다 바람직하다.
계속해서, 도 15의 (a)에 도시한 바와 같이, 게이트 전극(707)과 접하고, 또한 산화물 반도체층(716)과도 접하는 도전막(719)과, 산화물 반도체층(716)과도 접하는 도전막(720)을 형성한다. 도전막(719) 및 도전막(720)은 소스 전극 또는 드레인 전극으로서 기능한다.
구체적으로, 도전막(719) 및 도전막(720)은 게이트 전극(707) 및 절연막(713) 위를 덮도록 스퍼터링법이나 진공 증착법으로 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써 형성할 수 있다.
도전막(719) 및 도전막(720)으로 되는 도전막은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 혹은 상측에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 하여도 된다. 또한, 알루미늄 또는 구리는 내열성이나 부식성의 문제를 피하기 위하여, 고융점 금속 재료와 조합하여 사용하면 된다. 고융점 금속 재료로서는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한, 도전막(719) 및 도전막(720)으로 되는 도전막은 단층 구조이어도 되고, 2층 이상의 적층 구조로 하여도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 겹쳐 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 성막하는 3층 구조 등을 들 수 있다. 또한, Cu-Mg-Al 합금, Mo-Ti 합금, Ti, Mo는 산화막과의 밀착성이 높다. 따라서, 하층에 Cu-Mg-Al 합금, Mo-Ti 합금, Ti 혹은 Mo로 구성되는 도전막, 상층에 Cu로 구성되는 도전막을 적층하고, 상기 적층된 도전막을 도전막(719) 및 도전막(720)에 사용함으로써 산화막인 절연막과, 도전막(719) 및 도전막(720)과의 밀착성을 높일 수 있다.
또한, 도전막(719) 및 도전막(720)으로 되는 도전막으로서는 도전성의 금속 산화물로 형성하여도 된다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐 산화주석, 산화인듐 산화아연 또는 상기 금속 산화물 재료에 실리콘 혹은 산화실리콘을 포함시킨 것을 사용할 수 있다.
도전막 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견디는 내열성을 도전막에 갖게 하는 것이 바람직하다.
또한, 도전막의 에칭 시에 산화물 반도체층(716)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절하게 조절한다. 에칭 조건에 따라서는, 산화물 반도체층(716)이 노출된 부분이 일부 에칭됨으로써 홈부(오목부)가 형성되는 경우도 있다.
본 실시 형태에서는 도전막에 티타늄막을 사용한다. 그로 인해, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 사용하여 선택적으로 도전막을 습식 에칭할 수 있다. 구체적으로는 31중량％의 과산화수소수와 28중량％의 암모니아수와 물을 체적비 5:2:2로 혼합한 암모니아과수를 사용한다. 혹은 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 사용하여 도전막을 건식 에칭하여도 된다.
또한, 포토리소그래피 공정에서 사용하는 포토마스크수 및 공정수를 삭감하기 위하여, 투과한 광에 다단계의 강도를 갖게 하는 다계조 마스크에 의해 형성된 레지스트 마스크를 사용하여 에칭 공정을 행하여도 된다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상으로 되며, 에칭을 행함으로써 형상을 더 변형시킬 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1매의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
또한, 산화물 반도체층(716)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치하도록 하여도 된다. 산화물 도전막의 재료로서는 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것인 것이 바람직하다. 그러한 산화물 도전막으로서 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다.
예를 들어, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 패터닝과, 도전막(719) 및 도전막(720)을 형성하기 위한 패터닝을 일괄적으로 행하도록 하여도 된다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 산화물 반도체층(716)과 도전막(719) 및 도전막(720)의 사이의 저항을 낮출 수 있으므로, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 트랜지스터의 내압을 높일 수 있다.
계속해서, N2O, N2 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하도록 하여도 된다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체층의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 사용하여 플라즈마 처리를 행하여도 된다.
또한, 플라즈마 처리를 행한 후, 도 15의 (b)에 도시한 바와 같이 도전막(719) 및 도전막(720)과, 산화물 반도체층(716)을 덮도록 게이트 절연막(721)을 형성한다. 그리고, 게이트 절연막(721) 위에 있어서, 산화물 반도체층(716)과 겹치는 위치에 게이트 전극(722)을 형성하고, 도전막(719)과 겹치는 위치에 도전막(723)을 형성한다.
게이트 절연막(721)은 게이트 절연막(703)과 동일한 재료, 동일한 적층 구조를 사용하여 형성하는 것이 가능하다. 또한, 게이트 절연막(721)은 수분이나 수소 등의 불순물을 최대한 포함하지 않는 것이 바람직하고, 단층의 절연막이어도 되고, 적층된 복수의 절연막으로 구성되어도 된다. 게이트 절연막(721)에 수소가 포함되면, 그 수소가 산화물 반도체층(716)에 침입하거나 또는 수소가 산화물 반도체층(716) 중의 산소를 인발하여, 산화물 반도체층(716)이 저저항화(n형화)하게 되어 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(721)은 가능한 한 수소를 포함하지 않는 막이 되도록 성막 방법에 수소를 사용하지 않는 것이 중요하다. 상기 게이트 절연막(721)에는 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서 질화규소막, 질화산화규소막, 질화알루미늄막 또는 질화산화알루미늄막 등을 사용할 수 있다. 복수의 적층된 절연막을 사용하는 경우, 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다도 산화물 반도체층(716)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 끼워 도전막(719) 및 도전막(720) 및 산화물 반도체층(716)과 겹치도록 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 사용함으로써 산화물 반도체층(716) 내, 게이트 절연막(721) 내, 혹은 산화물 반도체층(716)과 다른 절연막의 계면과 그 근방에 수분 또는 수소 등의 불순물이 인입하는 것을 방지할 수 있다. 또한, 산화물 반도체층(716)에 접하도록 질소의 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 사용한 절연막이 직접 산화물 반도체층(716)에 접하는 것을 방지할 수 있다.
본 실시 형태에서는 스퍼터링법으로 형성된 막 두께 200nm의 산화규소막 위에, 스퍼터링법으로 형성된 막 두께 100nm의 질화규소막을 적층시킨 구조를 갖는 게이트 절연막(721)을 형성한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하로 하면 되며, 본 실시 형태에서는 100℃로 한다.
또한, 게이트 절연막(721)을 형성한 후에 가열 처리를 실시하여도 된다. 가열 처리는 질소, 초건조 공기 또는 희가스(아르곤, 헬륨 등)의 분위기 하에 있어서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시 형태에서는, 예를 들어 질소 분위기 하에 250℃에서 1시간의 가열 처리를 행한다. 혹은, 도전막(719) 및 도전막(720)을 형성하기 전에, 수분 또는 수소를 저감시키기 위한 산화물 반도체층에 대하여 행한 앞서의 가열 처리와 마찬가지로 고온 단시간의 RTA 처리를 행하여도 된다. 산소를 포함하는 게이트 절연막(721)이 설치된 후에, 가열 처리가 실시됨으로써, 산화물 반도체층(716)에 대하여 행한 앞서의 가열 처리에 의해 산화물 반도체층(716)에 산소 결손이 발생하였다고 하여도, 게이트 절연막(721)으로부터 산화물 반도체층(716)에 산소가 공여된다. 그리고, 산화물 반도체층(716)에 산소가 공여됨으로써, 산화물 반도체층(716)에 있어서 도너로 되는 산소 결손을 저감하고, 화학양론적 조성비를 만족하는 것이 가능하다. 그 결과, 산화물 반도체층(716)을 i형에 근접시킬 수 있고, 산소 결손에 의한 트랜지스터의 전기 특성의 편차를 경감하여 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은 게이트 절연막(721)의 형성 후이면 특별히 한정되지 않으며, 다른 공정, 예를 들어 수지막 형성 시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 증가시키지 않고, 산화물 반도체층(716)을 i형에 근접시킬 수 있다.
또한, 산소 분위기 하에서 산화물 반도체층(716)에 가열 처리를 실시함으로써, 산화물 반도체에 산소를 첨가하고, 산화물 반도체층(716) 중에 있어서 도너로 되는 산소 결손을 저감시켜도 된다. 가열 처리의 온도는, 예를 들어 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만에서 행한다. 상기 산소 분위기 하의 가열 처리에 사용되는 산소 가스에는 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
혹은, 이온 주입법 또는 이온 도핑법 등을 이용하여 산화물 반도체층(716)에 산소를 첨가함으로써, 도너로 되는 산소 결손을 저감시켜도 된다. 예를 들어, 2.45GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체층(716)에 첨가하면 된다.
또한, 게이트 전극(722) 및 도전막(723)은 게이트 절연막(721) 위에 도전막을 형성한 후, 상기 도전막을 패터닝함으로써 형성할 수 있다. 게이트 전극(722) 및 도전막(723)은 게이트 전극(707) 혹은 도전막(719) 및 도전막(720)과 동일한 재료를 사용하여 형성하는 것이 가능하다.
게이트 전극(722) 및 도전막(723)의 막 두께는 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm로 한다. 본 실시 형태에서는 텅스텐 타깃을 사용한 스퍼터링법에 의해 150nm의 게이트 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 게이트 전극(722) 및 도전막(723)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성하여도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
이상의 공정에 의해 제1 트랜지스터(121)가 형성된다.
또한, 게이트 절연막(721)을 사이에 끼워 도전막(719)과 도전막(723)이 겹치는 부분이 용량 소자(123)에 상당한다.
또한, 제1 트랜지스터(121)는 싱글 게이트 구조의 트랜지스터를 사용하여 설명하였지만, 필요에 따라 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 갖는 듀얼 게이트 구조 또는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막(본 실시 형태에 있어서는 게이트 절연막(721)이 해당함)은, 제13족 원소 및 산소를 포함하는 절연 재료를 사용하도록 하여도 된다. 산화물 반도체 재료에는 제13족 원소를 포함하는 것이 많고, 제13족 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋아, 이것을 산화물 반도체층에 접하는 절연막에 사용함으로써 산화물 반도체층과의 계면의 상태를 양호하게 유지할 수 있다.
제13족 원소를 포함하는 절연 재료란, 절연 재료에 하나 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로서는, 예를 들어 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기에서, 산화알루미늄갈륨이란 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들어, 갈륨을 함유하는 산화물 반도체층에 접하여 절연막을 형성하는 경우에, 절연막에 산화갈륨을 포함하는 재료를 사용함으로써 산화물 반도체층과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체층과 산화갈륨을 포함하는 절연막을 접하여 설치함으로써, 산화물 반도체층과 절연막의 계면에서의 수소의 파일 업을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는 동일한 효과를 얻는 것이 가능하다. 예를 들어, 산화알루미늄을 포함하는 재료를 사용하여 절연막을 형성하는 것도 유효하다. 또한, 산화알루미늄은 물을 투과시키기 어렵다고 하는 특성을 갖고 있기 때문에, 당해 재료를 사용하는 것은 산화물 반도체층에의 물의 침입 방지라고 하는 점에 있어서도 바람직하다.
또한, 산화물 반도체층(716)에 접하는 절연막은, 산소 분위기 하에 의한 열처리나, 산소 도프 등에 의해 절연 재료를 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란 산소를 벌크에 첨가하는 것을 말한다. 또한, 당해 벌크의 용어는 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 사용하고 있다. 또한, 산소 도프에는 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는 이온 주입법 또는 이온 도핑법을 이용하여 행하여도 된다.
예를 들어, 산화물 반도체층(716)에 접하는 절연막으로서 산화갈륨을 사용한 경우, 산소 분위기 하에 의한 열처리나 산소 도프를 행함으로써, 산화갈륨의 조성을 Ga2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막으로서 산화알루미늄을 사용한 경우, 산소 분위기 하에 의한 열처리나 산소 도프를 행함으로써, 산화알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우, 산소 분위기 하에 의한 열처리나 산소 도프를 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaXAl2 - XO3 +α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리를 행함으로써, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체층이 접함으로써, 절연막 중의 과잉의 산소가 산화물 반도체층에 공급되어, 산화물 반도체층 중, 또는 산화물 반도체층과 절연막의 계면에서의 산소 결함을 저감시켜, 산화물 반도체층을 i형화 또는 i형에 한없이 가깝게 할 수 있다.
절연막 중의 과잉의 산소가 산화물 반도체층에 공급됨으로써 산소 결함이 저감된 산화물 반도체층은, 수소 농도가 충분히 저감되어 고순도화되고, 또한 충분한 산소의 공급에 의해 산소 결손에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층으로 할 수 있다. 그로 인해, 캐리어 농도가 극히 작은 산화물 반도체층으로 할 수 있고, 오프 전류가 현저하게 낮은 트랜지스터로 할 수 있다. 이러한 오프 전류가 현저하게 낮은 트랜지스터를, 상기 실시 형태의 제1 트랜지스터에 적용함으로써, 비도통 상태로 하였을 때에 거의 절연체로 간주할 수 있다. 따라서 제1 트랜지스터(121) 및 제2 트랜지스터(111_2)에 그러한 트랜지스터를 사용함으로써, 제1 데이터 유지부 D_HOLD1에 유지된 전위의 저하를 극히 작은 레벨로 억제할 수 있다. 그 결과, 전원의 공급이 정지된 경우라도, 제1 데이터 유지부 D_HOLD1의 전위의 변동을 작게 할 수 있고, 기억된 데이터의 소실을 방지할 수 있다.
또한, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 산화물 반도체층(716)에 접하는 절연막 중, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중, 어느 한쪽에만 사용하여도 되지만, 양쪽의 절연막에 사용하는 쪽이 바람직하다. 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막을, 산화물 반도체층(716)에 접하는 절연막의 상층 및 하층에 위치하는 절연막에 사용하고, 산화물 반도체층(716)을 끼우는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
또한, 산화물 반도체층(716)의 상층 또는 하층에 사용하는 절연막은, 상층과 하층에서 동일한 구성 원소를 갖는 절연막으로 하여도 되고, 다른 구성 원소를 갖는 절연막으로 하여도 된다. 예를 들어, 상층과 하층 모두 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨으로 하여도 되고, 상층과 하층의 한쪽을 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨으로 하고, 다른쪽을 조성이 Al2OX(X=3+α, 0<α<1)인 산화알루미늄으로 하여도 된다.
또한, 산화물 반도체층(716)에 접하는 절연막은, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 하여도 된다. 예를 들어, 산화물 반도체층(716)의 상층에 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨을 형성하고, 그 위에 조성이 GaXAl2 - XO3 +α(0<X<2, 0<α<1)인 산화갈륨알루미늄(산화알루미늄갈륨)을 형성하여도 된다. 또한, 산화물 반도체층(716)의 하층을 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 하여도 되고, 산화물 반도체층(716)의 상층 및 하층의 양쪽을 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 하여도 된다.
이어서, 도 15의 (c)에 도시한 바와 같이, 게이트 절연막(721), 게이트 전극(722)을 덮도록 절연막(724)을 형성한다. 절연막(724)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화규소, 산화질화규소, 질화규소, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 또한, 절연막(724)에는 유전율이 낮은 재료나 유전율이 낮은 구조(다공성의 구조 등)를 사용하는 것이 바람직하다. 절연막(724)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 발생하는 기생 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시 형태에서는 절연막(724)을 단층 구조로 하고 있지만, 본 발명의 일 형태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 하여도 된다.
이어서, 게이트 절연막(721), 절연막(724)에 개구부(725)를 형성하고, 도전막(720)의 일부를 노출시킨다. 그 후, 절연막(724) 위에 상기 개구부(725)에 있어서 도전막(720)과 접하는 배선(726)을 형성한다.
배선(726)은 PVD법이나 CVD법을 이용하여 도전막을 형성한 후, 당해 도전막을 패터닝함으로써 형성된다. 또한, 도전막의 재료로서는 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이것들을 복수 조합한 재료를 사용하여도 된다.
보다 구체적으로는, 예를 들어 절연막(724)의 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게(5nm 정도) 형성한 후에, 개구부(725)에 매립하도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기에서, PVD법에 의해 형성되는 티타늄막은 피형성면의 산화막(자연 산화막 등)을 환원하여, 하부 전극 등(여기에서는 도전막(720))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성하여도 된다.
여기에서, 도전막(720)과 배선(726)의 접속을 중첩시키는 경우에 대하여 설명한다. 이 경우, 도전막(720)을 형성한 후, 게이트 절연막(721) 및 절연막(724)에 있어서, 하부의 개구부와 중첩하는 영역에 개구부를 형성하고, 배선(726)을 형성하게 된다.
이어서, 배선(726)을 덮도록 절연막(727)을 형성한다. 상술한 일련의 공정에 의해 반도체 기억 회로를 제작할 수 있다.
또한, 상기 제작 방법에서는 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이 산화물 반도체층(716)의 후에 형성되어 있다. 따라서, 도 15의 (b)에 도시한 바와 같이, 상기 제작 방법에 의해 얻어지는 제1 트랜지스터(121)는, 도전막(719) 및 도전막(720)이 산화물 반도체층(716)의 위에 형성되어 있다. 그러나, 제1 트랜지스터(121)는 소스 전극 및 드레인 전극으로서 기능하는 도전막이 산화물 반도체층(716)의 아래, 즉 산화물 반도체층(716)과 절연막(712) 및 절연막(713)의 사이에 설치되어도 된다.
도 16에 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이, 산화물 반도체층(716)과 절연막(712) 및 절연막(713)의 사이에 설치되어 있는 경우의 제1 트랜지스터(121)의 단면도를 도시한다. 도 16에 도시하는 제1 트랜지스터(121)는 절연막(713)을 형성한 후에 도전막(719) 및 도전막(720)의 형성을 행하고, 이어서 산화물 반도체층(716)의 형성을 행함으로써 얻을 수 있다.
본 실시 형태는 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(실시 형태 6)
본 실시 형태에서는 실시 형태 5에 있어서 산화물 반도체층에 사용한, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 함)을 포함하는 산화물에 대하여 설명한다.
CAAC를 포함하는 산화물이란, 광의적으로 비단결정이며, 그 ab면에 수직인 방향으로부터 보아 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 된다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어도 된다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 된다.
CAAC는 그 조성 등에 따라 도체이거나 반도체이거나 절연체이거나 한다. 또한, 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명하거나 한다.
이러한 CAAC의 예로서 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대하여 도 17의 (a) 내지 (e) ~ 도 19의 (a) 내지 (c)를 사용하여 상세하게 설명한다. 또한, 특별히 언급이 없는 한, 도 17의 (a) 내지 (e) ~ 도 19의 (a) 내지 (c)는 상측 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 간단히 상반부, 하반부라고 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 말한다.
도 17의 (a)에 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는 금속 원자 1개에 대하여, 근접하는 산소 원자만 도시한 구조를 소 그룹이라고 칭한다. 도 17의 (a)의 구조는 팔면체 구조를 취하지만, 간단하게 하기 위하여 평면 구조로 도시하고 있다. 또한, 도 17의 (a)의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 17의 (a)에 도시하는 소 그룹은 전하가 0이다.
도 17의 (b)에 1개의 5배위의 Ga와, Ga에 근접하는 3개의 3배위의 산소 원자(이하 3배위의 O)와, 근접하는 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는 모두 ab면에 존재한다. 도 17의 (b)의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 17의 (b)에 도시하는 구조를 취할 수 있다. 도 17의 (b)에 도시하는 소 그룹은 전하가 0이다.
도 17의 (c)에 1개의 4배위의 Zn과, Zn에 근접하는 4개의 4배위의 O를 갖는 구조를 도시한다. 도 17의 (c)의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 17의 (c)에 도시하는 소 그룹은 전하가 0이다.
도 17의 (d)에 1개의 6배위의 Sn과, Sn에 근접하는 6개의 4배위의 O를 갖는 구조를 도시한다. 도 17의 (d)의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 17의 (d)에 도시하는 소 그룹은 전하가 +1로 된다.
도 17의 (e)에 2개의 Zn을 포함하는 소 그룹을 도시한다. 도 17의 (e)의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 17의 (e)에 도시하는 소 그룹은 전하가 -1로 된다.
여기에서는 복수의 소 그룹의 집합체를 중간 그룹이라고 칭하고, 복수의 중간 그룹의 집합체를 대 그룹(유닛 셀이라고도 함)이라고 칭한다.
여기에서, 이들 소 그룹끼리 결합하는 규칙에 대하여 설명한다. In의 상반부의 3개의 O는 하측 방향으로 3개의 근접 In을 갖고, 하반부의 3개의 O는 상측 방향으로 3개의 근접 In을 갖는다. Ga의 상반부의 1개의 O는 하측 방향으로 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 상측 방향으로 1개의 근접 Ga를 갖는다. Zn의 상반부의 1개의 O는 하측 방향으로 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 상측 방향으로 3개의 근접 Zn을 갖는다. 이와 같이 금속 원자의 상측 방향의 4배위의 O의 수와, 그 O의 하측 방향에 있는 근접 금속 원자의 수는 동등하며, 마찬가지로 금속 원자의 하측 방향의 4배위의 O의 수와, 그 O의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. O는 4배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4로 된다. 따라서, 금속 원자의 상측 방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소 그룹끼리는 결합할 수 있다. 그 이유를 이하에 나타낸다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 상반부의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In)의 상반부의 4배위의 O, 5배위의 금속 원자(Ga 또는 In)의 하반부의 4배위의 O 또는 4배위의 금속 원자(Zn)의 상반부의 4배위의 O 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는 c축 방향에 있어서 4배위의 O를 개재하여 결합한다. 또한, 이외에도 층 구조의 합계의 전하가 0으로 되도록 복수의 소 그룹이 결합하여 중간 그룹을 구성한다.
도 18의 (a)에 In-Sn-Zn-O계의 층 구조를 구성하는 중간 그룹의 모델도를 도시한다. 도 18의 (b)에 3개의 중간 그룹으로 구성되는 대 그룹을 도시한다. 또한, 도 18의 (c)는 도 18의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한다.
도 18의 (a)에 있어서는, 간단하게 하기 위하여 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들어 Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 ③으로서 나타내고 있다. 마찬가지로, 도 18의 (a)에 있어서 In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, ①로서 나타내고 있다. 또한, 마찬가지로 도 18의 (a)에 있어서 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 18의 (a)에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중간 그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소 그룹과 결합하고, 이 소 그룹의 하반부의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합하여 대 그룹을 구성한다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소 그룹은 전하가 +1로 된다. 그로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는 전하 +1을 상쇄하는 전하 -1이 필요하게 된다. 전하 -1을 취하는 구조로서, 도 17의 (e)에 도시한 바와 같이 2개의 Zn을 포함하는 소 그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소 그룹 1개에 대하여 2개의 Zn을 포함하는 소 그룹이 1개 있으면, 전하가 상쇄되기 때문에 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 18의 (b)에 도시한 대 그룹이 반복됨으로써 In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 표시할 수 있다. 또한, In-Sn-Zn-O계의 결정은 m의 수가 크면 결정성이 향상되기 때문에 바람직하다.
또한, 이외에도 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Pm-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물, 1원계 금속의 산화물인 In계 산화물, Sn계 산화물, Zn계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들어, 도 19의 (a)에 In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹의 모델도를 도시한다.
도 19의 (a)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 개재하여 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합하여 대 그룹을 구성한다.
도 19의 (b)에 3개의 중간 그룹으로 구성되는 대 그룹을 도시한다. 또한, 도 19의 (c)는 도 19의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시하고 있다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소 그룹은 전하가 0으로 된다. 그로 인해, 이들 소 그룹의 조합이면 중간 그룹의 합계의 전하는 항상 0으로 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹은, 도 19의 (a)에 도시한 중간 그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중간 그룹을 조합한 대 그룹도 취할 수 있다.
(실시 형태 7)
본 실시 형태에서는 트랜지스터의 특성에 대하여 설명한다.
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있는데, 레빈슨(Levinson) 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 식으로 표현할 수 있다.
Figure 112012010666792-pat00003
여기에서, E는 포텐셜 장벽의 높이이고, k는 볼트먼 상수이고, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, 레빈슨 모델에서는 이하의 식으로 표시된다.
Figure 112012010666792-pat00004
여기에서, e는 전기 소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 하여도 지장이 없다.
선형 영역에서의 드레인 전류 Id는 이하의 식으로 된다.
Figure 112012010666792-pat00005
여기에서, L은 채널 길이, W는 채널 폭이고, 여기에서는 L=W=10㎛이다.
또한, Vd는 드레인 전압이다.
상기 식의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면 이하와 같이 된다.
Figure 112012010666792-pat00006
수학식 5의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체로서는 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것에서는 결함 밀도 N은 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 2 및 수학식 3으로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 35cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120cm2/Vs로 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도 채널과 게이트 절연막과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 이격된 장소에서의 이동도 μ1은, 이하의 식으로 표시된다.
Figure 112012010666792-pat00007
여기에서, D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는 B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 6의 제2항이 증가하기 때문에, 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 20에 나타낸다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각 2.8 전자 볼트, 4.7 전자 볼트, 15, 15nm로 하였다. 이들 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 20에서 나타내어진 바와 같이, 게이트 전압 1V 조금 넘어서는 이동도 100cm2/Vs 이상의 피크를 갖지만, 게이트 전압이 더 높아지면 계면 산란이 커져 이동도가 저하한다. 또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨에서 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 21의 (a) 내지 (c), 도 22의 (a) 내지 (c), 도 23의 (a) 내지 (c)에 나타낸다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 24의 (a) 및 (b)에 도시한다. 도 24의 (a) 및 (b)에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)을 갖는다. 반도체 영역(1103a) 및 반도체 영역(1103c)의 저항률은 2×10-3Ωcm로 한다.
도 24의 (a)에 도시하는 트랜지스터는, 하지 절연층(1101)과, 하지 절연층(1101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(1102)의 위에 형성된다. 트랜지스터는 반도체 영역(1103a), 반도체 영역(1103c)과, 그들 사이에 끼워져 채널 형성 영역으로 되는 진성의 반도체 영역(1103b)과, 게이트(1105)를 갖는다. 게이트(1105)의 폭을 33nm로 한다.
게이트(1105)와 반도체 영역(1103b)의 사이에는 게이트 절연막(1104)을 갖고, 또한 게이트(1105)의 양측면에는 측벽 절연물(1106a) 및 측벽 절연물(1106b), 게이트(1105)의 상부에는 게이트(1105)와 다른 배선의 단락을 방지하기 위한 절연물(1107)을 갖는다. 측벽 절연물의 폭은 5nm로 한다. 또한, 반도체 영역(1103a) 및 반도체 영역(1103c)에 접하여 소스(1108a) 및 드레인(1108b)을 갖는다. 또한, 이 트랜지스터에서의 채널 폭을 40nm로 한다.
도 24의 (b)에 도시하는 트랜지스터는, 하지 절연층(1101)과, 산화알루미늄으로 이루어지는 매립 절연물(1102)의 위에 형성되고, 반도체 영역(1103a), 반도체 영역(1103c)과, 그들 사이에 끼워진 진성의 반도체 영역(1103b)과, 폭 33nm의 게이트(1105)와 게이트 절연막(1104)과 측벽 절연물(1106a) 및 측벽 절연물(1106b)과 절연물(1107)과 소스(1108a) 및 드레인(1108b)을 갖는 점에서 도 24의 (a)에 도시하는 트랜지스터와 동일하다.
도 24의 (a)에 도시하는 트랜지스터와 도 24의 (b)에 도시하는 트랜지스터의 차이점은, 측벽 절연물(1106a) 및 측벽 절연물(1106b)의 아래의 반도체 영역의 도전형이다. 도 24의 (a)에 도시하는 트랜지스터에서는 측벽 절연물(1106a) 및 측벽 절연물(1106b)의 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)이지만, 도 24의 (b)에 도시하는 트랜지스터에서는 진성의 반도체 영역(1103b)이다. 즉, 반도체 영역(1103a)(반도체 영역(1103c))과 게이트(1105)가 Loff만큼 겹치지 않는 영역이 생겨 있다. 이 영역을 오프셋 영역이라고 하며, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명확한 바와 같이, 오프셋 길이는 측벽 절연물(1106a)(측벽 절연물(1106b))의 폭과 동일하다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 21의 (a) 내지 (c)는 도 24의 (a)에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 21의 (a)는 게이트 절연막의 두께를 15nm로 한 것이고, 도 21의 (b)는 10nm로 한 것이고, 도 21의 (c)는 5nm로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1V 전후에서 드레인 전류는 메모리 소자 등에서 필요하게 되는 10μA를 초과하는 것이 나타내어졌다.
도 22의 (a) 내지 (c)는, 도 24의 (b)에 도시되는 구조의 트랜지스터에서 오프셋 길이 Loff를 5nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 22의 (a)는 게이트 절연막의 두께를 15nm로 한 것이고, 도 22의 (b)는 10nm로 한 것이고, 도 22의 (c)는 5nm로 한 것이다.
또한, 도 23의 (a) 내지 (c)는, 도 24의 (b)에 도시되는 구조의 트랜지스터에서 오프셋 길이 Loff를 15nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 23의 (a)는 게이트 절연막의 두께를 15nm로 한 것이고, 도 23의 (b)는 10nm로 한 것이고, 도 23의 (c)는 5nm로 한 것이다.
모두 게이트 절연막이 얇아질수록 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 이동도 μ의 피크는 도 21의 (a) 내지 (c)에서는 80cm2/Vs 정도이지만, 도 22의 (a) 내지 (c)에서는 60cm2/Vs 정도, 도 23의 (a) 내지 (c)에서는 40cm2/Vs로 오프셋 길이 Loff가 증가할수록 저하한다. 또한, 오프 전류도 동일한 경향이 있다. 한편, 온 전류는 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서 드레인 전류는 메모리 소자 등에서 필요하게 되는 10μA를 초과하는 것이 나타내어졌다.
(실시 형태 8)
본 실시 형태에서는 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 대하여 설명한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열하여 성막하거나, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic% 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜 노멀리 오프화시키는 것이 가능하게 된다.
예를 들어, 도 25의 (a) 내지 (c)는 In, Sn, Zn을 주성분으로 하고, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다.
도 25의 (a)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성이다. 이때 전계 효과 이동도는 18.8cm2/Vsec가 얻어졌다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 도 25의 (b)는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 나타내는데, 전계 효과 이동도는 32.2cm2/Vsec가 얻어졌다.
전계 효과 이동도는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 더 높일 수 있다. 도 25의 (c)는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 하였을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5cm2/Vsec가 얻어졌다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 도입되는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 행하는 것에 의해서도 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있고, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은 탈수화ㆍ탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이렇게 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100cm2/Vsec를 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 된다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 된다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막 후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는 임계값 전압이 마이너스 시프트해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프로 되는 방향으로 작용하며, 이러한 경향은 도 25의 (a)와 도 25의 (b)의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하며, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 혹은 열처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이고, 보다 고온에서 성막하거나 혹은 열처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능하게 된다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열처리를 행함으로써, 게이트 바이어스ㆍ스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 2MV/cm, 150℃, 1시간 인가의 조건에 있어서 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로 산화물 반도체막 성막 후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Id 특성의 측정을 행하였다. 이어서, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 이어서, 게이트 절연막에 인가되는 전계 강도가 2MV/cm로 되도록 Vgs를 20V로 하고, 그대로 1시간 유지하였다. 이어서, Vgs를 0V로 하였다. 이어서, 기판 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 칭한다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Id 특성의 측정을 행하였다. 이어서, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 이어서, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm로 되도록 Vgs를 -20V로 하고, 그대로 1시간 유지하였다. 이어서, Vgs를 0V로 하였다. 이어서, 기판 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 칭한다.
시료 1의 플러스 BT 시험의 결과를 도 26의 (a)에, 마이너스 BT 시험의 결과를 도 26의 (b)에 나타낸다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 27의 (a)에, 마이너스 BT 시험의 결과를 도 27의 (b)에 나타낸다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두 BT 시험 전후에 있어서의 임계값 전압의 변동이 작아 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 혹은 불활성 가스 또는 감압 하에서 열처리를 행하고 나서 산소를 포함하는 분위기 중에서 열처리를 행하여도 된다. 처음에 탈수화ㆍ탈수소화를 행하고 나서 산소를 산화물 반도체에 가함으로써 열처리의 효과를 보다 높일 수 있다. 또한, 후에 산소를 가하기 위해서는, 산소 이온을 전계에서 가속하여 산화물 반도체막에 주입하는 방법을 적용하여도 된다.
산화물 반도체 중 및 적층되는 막과의 계면에는 산소 결손에 의한 결함이 생성되기 쉬운데, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도를 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 결정에 왜곡 등을 부여하지 않고 산화물 반도체 중에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비 In:Sn:Zn=1:1:1의 타깃을 사용하여 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)에서 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들어 650℃의 열처리를 행함으로써 X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로 In-Sn-Zn-O막의 XRD 분석을 행하였다. XRD 분석에는 BrukerAXS사제의 X선 회절 장치 D8 ADVANCE를 사용하여 Out-of-Plane법에 의해 측정하였다.
XRD 분석을 행한 시료로서 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은 스퍼터링 장치를 사용하여 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타깃은 In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막 시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
이어서, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간 더 가열 처리를 행하였다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 28에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg에서 결정 유래의 피크가 관측되었다.
이와 같이 In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막 시에 의도적으로 가열하는 것 및/또는 성막 후에 열처리하는 것에 의해 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하는 것, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물로 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그에 의해 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기에서, 상기 오프 전류값의 단위는 채널 폭 1㎛당의 전류값을 나타낸다.
도 29에 트랜지스터의 오프 전류와 측정 시의 기판 온도(절대 온도)의 역수와의 관계를 나타낸다. 여기에서는 간단하게 하기 위하여 측정 시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
구체적으로는, 도 29에 나타낸 바와 같이 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는 125℃에 있어서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다. 이들 오프 전류값은 Si를 반도체막으로서 사용한 트랜지스터에 비하여 극히 낮은 것인 것은 명확하다.
무엇보다, 산화물 반도체막의 성막 시에 수소나 수분이 막 중에 혼입되지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터링 가스는 수분이 막 중에 포함되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대하여 평가하였다.
측정에 사용한 트랜지스터는 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vds는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기에서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극이 중첩하는 폭을 Lov라고 칭하고, 산화물 반도체막에 대한 한 쌍의 전극의 밀려 나옴부를 dW라고 칭한다.
도 30에 Id(실선) 및 전계 효과 이동도(점선)의 Vgs 의존성을 나타낸다. 또한, 도 31의 (a)에 기판 온도와 임계값 전압의 관계를, 도 31의 (b)에 기판 온도와 전계 효과 이동도의 관계를 나타낸다.
도 31의 (a)로부터 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.
또한, 도 31의 (b)로부터 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36cm2/Vs 내지 32cm2/Vs이었다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 따르면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 보다 바람직하게는 60cm2/Vsec 이상으로 하여, LSI에서 요구되는 온 전류의 값을 만족할 수 있다. 예를 들어, L/W=33nm/40nm의 FET에서 게이트 전압 2.7V, 드레인 전압 1.0V일 때에 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에 있어서도 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면 Si 반도체로 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재하여도, 동작 속도를 희생하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
<실시예 1>
본 실시예에서는 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 대하여, 도 32의 (a) 및 (b) 등을 사용하여 설명한다.
도 32의 (a) 및 (b)는 코플래너형인 톱 게이트ㆍ톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 32의 (a)에 트랜지스터의 상면도를 도시한다. 또한, 도 32의 (b)는 도 32의 (a)의 일점쇄선 A1-A2에 대응하는 단면도이다.
도 32의 (b)에 도시하는 트랜지스터는, 기판(500)과, 기판(500) 위에 설치된 하지 절연막(102)과, 하지 절연막(502)의 주변에 설치된 보호 절연막(504)과, 하지 절연막(502) 및 보호 절연막(504) 위에 형성된 고저항 영역(506a) 및 저저항 영역(506b)을 갖는 산화물 반도체막(506)과, 산화물 반도체막(506) 위에 설치된 게이트 절연막(508)과, 게이트 절연막(508)을 개재하여 산화물 반도체막(506)과 중첩하여 설치된 게이트 전극(510)과, 게이트 전극(510)의 측면과 접하여 설치된 측벽 절연막(512)과, 적어도 저저항 영역(506b)과 접하여 설치된 한 쌍의 전극(514)과, 적어도 산화물 반도체막(506), 게이트 전극(510) 및 한 쌍의 전극(514)을 덮어 설치된 층간 절연막(516)과, 층간 절연막(516)에 형성된 개구부를 통하여 적어도 한 쌍의 전극(514)의 한쪽과 접속하여 설치된 배선(518)을 갖는다.
또한, 도시하지 않았지만, 층간 절연막(516) 및 배선(518)을 덮어 설치된 보호막을 가져도 상관없다. 상기 보호막을 설치함으로써, 층간 절연막(516)의 표면 전도에 기인하여 발생하는 미소 누설 전류를 저감할 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.
<실시예 2>
본 실시예에서는 상기와는 다른 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 대하여 나타낸다.
도 33의 (a) 및 (b)는 본 실시예에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 33의 (a)는 트랜지스터의 상면도이다. 또한, 도 33의 (b)는 도 33의 (a)의 일점쇄선 B1-B2에 대응하는 단면도이다.
도 33의 (b)에 도시하는 트랜지스터는, 기판(600)과, 기판(600) 위에 설치된 하지 절연막(602)과, 하지 절연막(602) 위에 설치된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한 쌍의 전극(614)과, 산화물 반도체막(606) 및 한 쌍의 전극(614) 위에 설치된 게이트 절연막(608)과, 게이트 절연막(608)을 개재하여 산화물 반도체막(606)과 중첩하여 설치된 게이트 전극(610)과, 게이트 절연막(608) 및 게이트 전극(610)을 덮어 설치된 층간 절연막(616)과, 층간 절연막(616)에 형성된 개구부를 통하여 한 쌍의 전극(614)과 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮어 설치된 보호막(620)을 갖는다.
기판(600)으로서는 유리 기판을, 하지 절연막(602)으로서는 산화실리콘막을, 산화물 반도체막(606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(614)으로서는 텅스텐막을, 게이트 절연막(608)으로서는 산화실리콘막을, 게이트 전극(610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서대로 형성된 적층 구조를, 보호막(620)으로서는 폴리이미드막을 각각 사용하였다.
또한, 도 33의 (a)에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(610)과 한 쌍의 전극(614)이 중첩하는 폭을 Lov라고 칭한다. 마찬가지로, 산화물 반도체막(606)에 대한 한 쌍의 전극(614)의 밀려나옴부를 dW라고 칭한다.
100: 기억 회로
101A: 제1 기억부
101B: 제2 기억부
102: 제1 아날로그 스위치
103: 제2 아날로그 스위치
104: 인버터 회로
105: 휘발성 기억부
106: 불휘발성 기억부
107: 셀렉터 회로
111: 기억 회로
112: 반전 출력 회로
113: 리셋 회로
121: 제1 트랜지스터
122: 제2 트랜지스터
123: 용량 소자
124: 제3 트랜지스터
125: 제4 트랜지스터
131: 제1 인버터 회로
132: 제2 인버터 회로
133: NAND 회로
134: 클록드 인버터 회로
141: 제1 아날로그 스위치
142: 제1 인버터 회로
143: 제2 아날로그 스위치
144: 제2 인버터 회로
145: 제3 인버터 회로
146: 제4 인버터 회로
147: NOR 회로
150: 신호 처리 장치
151: 연산 장치
152: 연산 장치
153: 기억 회로
154: 기억 회로
155: 기억 회로
156: 제어 장치
157: 전원 제어 회로
161: NAND 회로
162: 인버터 회로
163: 아날로그 스위치
201: 전환 회로
202: 제1 인버터 회로
203: NOR 회로
204: 제2 인버터 회로
205: 아날로그 스위치
401: 인버터 회로
402: 기억 회로
403: 기억 회로군
500: 기판
502: 하지 절연막
504: 보호 절연막
506: 산화물 반도체막
506a: 고저항 영역
506b: 저저항 영역
508: 게이트 절연막
510: 게이트 전극
512: 측벽 절연막
514: 전극
516: 층간 절연막
518: 배선
600: 기판
602: 하지 절연막
606: 산화물 반도체막
608: 게이트 절연막
610: 게이트 전극
614: 전극
616: 층간 절연막
618: 배선
620: 보호막
700: 기판
701: 절연막
702: 반도체막
703: 게이트 절연막
704: 반도체층
707: 게이트 전극
709: 불순물 영역
710: 채널 형성 영역
712: 절연막
713: 절연막
716: 산화물 반도체층
719: 도전막
720: 도전막
721: 게이트 절연막
722: 게이트 전극
723: 도전막
724: 절연막
725: 개구부
726: 배선
727: 절연막
1101: 하지 절연층
1102: 매립 절연물
1103a: 반도체 영역
1103b: 반도체 영역
1103c: 반도체 영역
1104: 게이트 절연막
1105: 게이트
1106a: 측벽 절연물
1106b: 측벽 절연물
1107: 절연물
1108a: 소스
1108b: 드레인
9900: 기판
9901: ALU
9902: ALU 컨트롤러
9903: 인스트럭션 디코더
9904: 인터럽트 컨트롤러
9905: 타이밍 컨트롤러
9906: 레지스터
9907: 레지스터 컨트롤러
9908: 버스ㆍI/F
9909: ROM
9920: ROMㆍI/F

Claims (28)

  1. 반도체 장치로서,
    휘발성 기억부;
    불휘발성 기억부; 및
    셀렉터 회로
    를 포함하고,
    상기 불휘발성 기억부는
    제1 트랜지스터;
    제2 트랜지스터; 및
    리셋 회로
    를 포함하고,
    상기 제2 트랜지스터의 게이트는 상기 제1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 리셋 회로는 상기 제2 트랜지스터를 비도통 상태로 하는 전위를 상기 제2 트랜지스터의 상기 게이트에 입력하고,
    상기 휘발성 기억부의 데이터 입력 단자는 상기 불휘발성 기억부의 데이터 입력 단자와 전기적으로 접속되고,
    상기 휘발성 기억부의 데이터 출력 단자와 상기 불휘발성 기억부의 데이터 출력 단자는 상기 셀렉터 회로와 전기적으로 접속되고,
    상기 불휘발성 기억부의 상기 데이터 입력 단자는 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽과 전기적으로 접속되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 휘발성 기억부는 데이터 신호를 유지하고,
    상기 불휘발성 기억부는 상기 반도체 장치로의 전원 공급이 중단되는 동안에 상기 데이터 신호를 유지하는, 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    제3 트랜지스터 및 제4 트랜지스터를 더 포함하며,
    상기 제3 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트와 전기적으로 접속되며,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되며,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되며,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 불휘발성 기억부의 상기 데이터 출력 단자와 전기적으로 접속되며,
    제1 제어 신호가 상기 제3 트랜지스터의 상기 게이트 및 상기 제4 트랜지스터의 상기 게이트에 입력되며,
    제2 제어 신호가 상기 제1 트랜지스터의 상기 게이트에 입력되는, 반도체 장치.
  5. 제1항에 있어서,
    용량 소자를 더 포함하며,
    상기 용량 소자는 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되는, 반도체 장치.
  6. 제1항에 있어서,
    상기 불휘발성 기억부는 상기 반도체 장치로의 전원 공급이 중단되는 동안 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽과 상기 제2 트랜지스터의 상기 게이트 사이에 데이터 신호를 유지하는, 반도체 장치.
  7. 제4항에 있어서,
    전환 회로를 더 포함하며,
    상기 전환 회로는 상기 불휘발성 기억부의 상기 데이터 입력 단자와 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽 사이를 비도통 상태로 하는, 반도체 장치.
  8. 제7항에 있어서,
    상기 전환 회로는 상기 제1 제어 신호 및 상기 제2 제어 신호가 공급되는 논리 회로 및 상기 논리 회로에 의해 도통 상태가 제어되는 아날로그 스위치를 포함하는, 반도체 장치.
  9. 제4항에 있어서,
    상기 리셋 회로는 상기 제1 제어 신호 및 상기 제2 제어 신호가 공급되는 논리 회로 및 상기 논리 회로에 의해 도통 상태가 제어되는 아날로그 스위치를 포함하는, 반도체 장치.
  10. 제4항에 있어서,
    상기 셀렉터 회로는
    상기 제1 제어 신호 및 상기 제2 제어 신호가 공급되는 논리 회로;
    제1 아날로그 스위치; 및
    제2 아날로그 스위치를 포함하는, 반도체 장치.
  11. 반도체 장치로서,
    플립플롭 회로;
    셀렉터 회로;
    제1 트랜지스터;
    제2 트랜지스터;
    제3 트랜지스터;
    제4 트랜지스터;
    제1 스위치; 및
    제2 스위치
    를 포함하고,
    상기 플립플롭 회로의 입력 단자는 상기 제1 스위치를 통하여 상기 제1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되며,
    상기 플립플롭 회로의 출력 단자는 상기 셀렉터 회로와 전기적으로 접속되며,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제2 트랜지스터의 게이트와 전기적으로 접속되며,
    상기 제3 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트와 전기적으로 접속되며,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되며,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되며,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 셀렉터 회로와 전기적으로 접속되며,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽은 상기 제2 스위치를 통하여 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽과 전기적으로 접속되는, 반도체 장치.
  12. 제11항에 있어서,
    용량 소자를 더 포함하며,
    상기 용량 소자는 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되는, 반도체 장치.
  13. 제11항에 있어서,
    데이터 신호가 상기 플립플롭 회로의 상기 입력 단자에 입력되며,
    제1 제어 신호가 상기 제3 트랜지스터의 상기 게이트 및 상기 제4 트랜지스터의 상기 게이트에 입력되며,
    제2 제어 신호가 상기 제1 트랜지스터의 게이트에 입력되며,
    상기 제1 스위치는 상기 제1 제어 신호 및 상기 제2 제어 신호에 의해 제어되며,
    상기 제2 스위치는 상기 제1 제어 신호 및 상기 제2 제어 신호에 의해 제어되는, 반도체 장치.
  14. 제1항 또는 제11항에 있어서,
    상기 제1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 반도체 장치.
  15. 제1항 또는 제11항에 있어서,
    상기 제2 트랜지스터는 실리콘을 포함하는 채널 형성 영역을 포함하는, 반도체 장치.
  16. 제1항 또는 제11항에 있어서,
    상기 제2 트랜지스터는 상기 제1 트랜지스터와 층 구조를 형성하는, 반도체 장치.
  17. 신호 처리 장치로서,
    제1항 또는 제11항에 따른 반도체 장치, 및
    상기 반도체 장치와 데이터를 송수신하는 연산 장치
    를 포함하는, 신호 처리 장치.
  18. 신호 처리 장치로서,
    휘발성 기억부;
    셀렉터 회로;
    제1 트랜지스터;
    제2 트랜지스터; 및
    리셋 회로
    를 포함하고,
    상기 휘발성 기억부의 입력 단자는 상기 제1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 휘발성 기억부의 출력 단자는 상기 셀렉터 회로와 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 셀렉터 회로와 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 게이트는 상기 리셋 회로와 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 리셋 회로와 전기적으로 접속되는, 신호 처리 장치.
  19. 제18항에 있어서,
    상기 제2 트랜지스터의 상기 게이트는 상기 제1 트랜지스터를 통하여 상기 리셋 회로와 전기적으로 접속되는, 신호 처리 장치.
  20. 제18항에 있어서,
    용량 소자를 더 포함하고,
    상기 용량 소자의 제1 전극은 상기 제2 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 용량 소자의 제2 전극은 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽과 전기적으로 접속되는, 신호 처리 장치.
  21. 신호 처리 장치로서,
    휘발성 기억부;
    셀렉터 회로;
    제1 트랜지스터;
    제2 트랜지스터; 및
    리셋 회로
    를 포함하고,
    상기 휘발성 기억부의 입력 단자는 상기 제1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 노드와 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 상기 노드와 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 셀렉터 회로와 전기적으로 접속되고,
    상기 휘발성 기억부는 데이터 신호를 유지하고,
    상기 셀렉터 회로는 상기 휘발성 기억부에서 유지되는 상기 데이터 신호 또는 상기 노드에서 유지되는 상기 데이터 신호를 선택하고,
    상기 리셋 회로는 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽과 동일한 전위를 상기 노드에 공급하는, 신호 처리 장치.
  22. 제18항 또는 제21항에 있어서,
    전환 회로를 더 포함하고,
    상기 휘발성 기억부의 상기 입력 단자는 상기 전환 회로를 통하여 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽과 전기적으로 접속되는, 신호 처리 장치.
  23. 제18항 또는 제21항에 있어서,
    제3 트랜지스터; 및
    제4 트랜지스터
    를 더 포함하고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽은 상기 제3 트랜지스터를 통하여 상기 셀렉터 회로와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽과 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 셀렉터 회로와 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 셀렉터 회로와 전기적으로 접속되는, 신호 처리 장치.
  24. 제23항에 있어서,
    상기 제3 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트와 전기적으로 접속되는, 신호 처리 장치.
  25. 제21항에 있어서,
    용량 소자를 더 포함하고,
    상기 용량 소자의 제1 전극은 상기 노드와 전기적으로 접속되고,
    상기 용량 소자의 제2 전극은 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽과 전기적으로 접속되는, 신호 처리 장치.
  26. 제18항 또는 제21항에 있어서,
    상기 휘발성 기억부는 플립플롭 회로를 포함하는, 신호 처리 장치.
  27. 제18항 또는 제21항에 있어서,
    상기 제1 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 신호 처리 장치.
  28. 제18항 또는 제21항에 있어서,
    상기 제2 트랜지스터는 실리콘을 포함하는 채널 형성 영역을 포함하는, 신호 처리 장치.
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