JP2005527931A - 2tメモリセルを有するメモリアレイ - Google Patents
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- 230000003068 static effect Effects 0.000 claims description 12
- 230000007704 transition Effects 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 11
- 230000008901 benefit Effects 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000001066 destructive effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
Description
前記アレイのワード線に結合されたドレインと前記アレイのビット線に結合されたソースとゲートとを有する記憶トランジスタと、
前記記憶トランジスタの前記ゲートに結合されたドレインと前記ビット線に結合されたソースと前記ワード線に結合されたゲートとを有する制御トランジスタと備える。
a)引き込み状態:Vss<Vword<Vst−Vt(Vss=接地電圧、Vt=閾値電圧)。この状態では電流が記憶トランジスタTsを介してビット線からワード線に引き込まれる。制御トランジスタTcは“オフ”である。
b)記憶状態:Vst−Vt<Vword<Vst+Vt。記憶トランジスタTs、制御トランジスタTc共に“オフ”であり、記憶電圧Vstが存続する。
c)書き込み状態:Vst+Vt<Vword<Vdd。制御トランジスタTcが“オープン”であり、記憶電圧Vstがビット線電圧Vbitに等しい。
b)“1”読み出し(遷移D13):メモリセルは引き込み状態S3に移っている。基準電流より大きい電流がビット線から引き込まれる。これはデジタル“1”と解釈される。
b)“0”書き込み(遷移D16,D67,D71):Vbit=V0(状態S6,S7)となる。非選択ワードにおける制御トランジスタTcを介したリークを防止するのに充分なだけV0は大きい。
Claims (8)
- 複数のメモリセルを有するメモリアレイであって、各メモリセルが、
前記アレイのワード線に結合されたドレインと前記アレイのビット線に結合されたソースとゲートとを有する記憶トランジスタと、
前記記憶トランジスタの前記ゲートに結合されたドレインと前記ビット線に結合されたソースと前記ワード線に結合されたゲートとを有する制御トランジスタと備えたことを特徴とするメモリアレイ。 - 前記ワード線にワード線電圧を且つ又は前記ビット線にビット線電圧を供給する手段と、
メモリアセルの三つの静的状態を規定するように前記ワード線電圧を制御する制御手段とをさらに備えたことを特徴とする請求項1に記載のメモリアレイ。 - 前記ワード線電圧が接地電圧より大きく且つ前記記憶トランジスタの前記ゲートに与えられた記憶電圧と前記両記憶トランジスタの閾値電圧との差より小さくなるように前記ワード線電圧を制御することにより引き込み状態を、
前記ワード線電圧が前記記憶電圧と前記閾値電圧との差より大きく且つ前記記憶電圧と前記閾値電圧との和より小さくなるように前記ワード線電圧を制御することにより記憶状態を、
前記ワード線電圧が前記記憶電圧と前記閾値電圧との和より大きく且つ供給電圧より小さくなるように前記ワード線電圧を制御することにより書き込み状態を規定するために前記制御手段が採用されることを特徴とする請求項2に記載のメモリアレイ。 - 前記ワード線電圧を制御して二つの静的状態の間の遷移として動的動作、特に、読み出し及び書き込み動作を規定するために前記制御手段が採用され、
前記記憶状態と前記引き込み状態との間の遷移として読み出し動作が規定され、
前記記憶状態と前記書き込み状態との間の遷移として書き込み動作が規定されることを特徴とする請求項3に記載のメモリアレイ。 - 前記ワード線電圧を記憶レベルから読み出しレベルへ下げて読み出し動作を実行し、そして、前記ワード線電圧を記憶レベルから書き込みレベルへ上げて書き込み動作を実行するために前記制御手段が採用されることを特徴とする請求項4に記載のメモリアレイ。
- 低リークMOSトランジスタが記憶トランジスタと制御トランジスタとして用いられることを特徴とする請求項1に記載のメモリアレイ。
- NMOST又はPMOSTメモリセルが用いられることを特徴とする請求項1に記載のメモリアレイ。
- 各メモリセルがさらに前記記憶トランジスタの前記ゲートと接地間に結合されたキャパシタを備えたことを特徴とする請求項1に記載のメモリアレイ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP02077100 | 2002-05-28 | ||
PCT/IB2003/001931 WO2003100788A2 (en) | 2002-05-28 | 2003-05-09 | Memory array having 2t memory cells |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005527931A true JP2005527931A (ja) | 2005-09-15 |
Family
ID=29558383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004508351A Pending JP2005527931A (ja) | 2002-05-28 | 2003-05-09 | 2tメモリセルを有するメモリアレイ |
Country Status (9)
Country | Link |
---|---|
US (1) | US7038943B2 (ja) |
EP (1) | EP1512150B1 (ja) |
JP (1) | JP2005527931A (ja) |
CN (1) | CN100541659C (ja) |
AT (1) | ATE479990T1 (ja) |
AU (1) | AU2003230096A1 (ja) |
DE (1) | DE60333998D1 (ja) |
TW (1) | TWI289305B (ja) |
WO (1) | WO2003100788A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012169609A (ja) * | 2011-01-28 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
KR20130109821A (ko) * | 2012-03-28 | 2013-10-08 | 삼성전자주식회사 | 반도체 기억 소자 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7880238B2 (en) * | 2008-04-10 | 2011-02-01 | International Business Machines Corporation | 2-T SRAM cell structure and method |
US8164964B2 (en) * | 2009-09-16 | 2012-04-24 | Arm Limited | Boosting voltage levels applied to an access control line when accessing storage cells in a memory |
US8355276B2 (en) * | 2009-11-20 | 2013-01-15 | Arm Limited | Controlling voltage levels applied to access devices when accessing storage cells in a memory |
KR20140092537A (ko) | 2013-01-16 | 2014-07-24 | 삼성전자주식회사 | 메모리 셀 및 이를 포함하는 메모리 장치 |
US9659944B2 (en) * | 2015-06-30 | 2017-05-23 | Avago Technologies General Ip (Singapore) Pte. Ltd. | One time programmable memory with a twin gate structure |
EP3507831B1 (en) * | 2016-08-31 | 2021-03-03 | Micron Technology, Inc. | Memory arrays |
US11211384B2 (en) | 2017-01-12 | 2021-12-28 | Micron Technology, Inc. | Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry |
CN107678920B (zh) * | 2017-09-27 | 2021-11-23 | 惠州Tcl移动通信有限公司 | 防止动态存储烧坏存储器的方法、存储介质及智能终端 |
US10395752B2 (en) | 2017-10-11 | 2019-08-27 | Globalfoundries Inc. | Margin test for multiple-time programmable memory (MTPM) with split wordlines |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5995410A (en) * | 1997-06-20 | 1999-11-30 | Micron Technology, Inc. | Multiplication of storage capacitance in memory cells by using the Miller effect |
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US6246083B1 (en) * | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
JP2001290124A (ja) * | 2000-04-07 | 2001-10-19 | Canon Inc | 液晶表示装置 |
US6804142B2 (en) * | 2002-11-12 | 2004-10-12 | Micron Technology, Inc. | 6F2 3-transistor DRAM gain cell |
-
2003
- 2003-05-09 JP JP2004508351A patent/JP2005527931A/ja active Pending
- 2003-05-09 WO PCT/IB2003/001931 patent/WO2003100788A2/en active Application Filing
- 2003-05-09 EP EP03722939A patent/EP1512150B1/en not_active Expired - Lifetime
- 2003-05-09 AT AT03722939T patent/ATE479990T1/de not_active IP Right Cessation
- 2003-05-09 CN CNB038120100A patent/CN100541659C/zh not_active Expired - Fee Related
- 2003-05-09 DE DE60333998T patent/DE60333998D1/de not_active Expired - Lifetime
- 2003-05-09 US US10/515,941 patent/US7038943B2/en not_active Expired - Fee Related
- 2003-05-09 AU AU2003230096A patent/AU2003230096A1/en not_active Abandoned
- 2003-05-23 TW TW092114054A patent/TWI289305B/zh not_active IP Right Cessation
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JP2012169609A (ja) * | 2011-01-28 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
KR20130109821A (ko) * | 2012-03-28 | 2013-10-08 | 삼성전자주식회사 | 반도체 기억 소자 |
US8809930B2 (en) | 2012-03-28 | 2014-08-19 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
KR101944535B1 (ko) | 2012-03-28 | 2019-01-31 | 삼성전자주식회사 | 반도체 기억 소자 |
Also Published As
Publication number | Publication date |
---|---|
TWI289305B (en) | 2007-11-01 |
DE60333998D1 (ja) | 2010-10-14 |
AU2003230096A1 (en) | 2003-12-12 |
CN100541659C (zh) | 2009-09-16 |
US7038943B2 (en) | 2006-05-02 |
TW200403674A (en) | 2004-03-01 |
EP1512150A2 (en) | 2005-03-09 |
ATE479990T1 (de) | 2010-09-15 |
US20050157533A1 (en) | 2005-07-21 |
EP1512150B1 (en) | 2010-09-01 |
CN1656565A (zh) | 2005-08-17 |
AU2003230096A8 (en) | 2003-12-12 |
WO2003100788A2 (en) | 2003-12-04 |
WO2003100788A3 (en) | 2004-02-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060508 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090409 |
|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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