KR20080089026A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 같은 설계면적으로 동작속도를 높일 수 있는 비트라인 센스앰프를 구비한 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 비트라인을 통해 데이터 신호를 제1 모스트랜지스터을 통해 제공하기 위한 셀어레이; 상기 비트라인에 인가된 데이터 신호를 감지증폭하기 위해 제2 앤모스트랜지스터를 구비하는 비트라인 센스앰프를 구비하고, 상기 제2 앤모스트랜지스터의 문턱전압은 상기 제1 앤모스트랜지스터의 문턱전압보다 더 낮은 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 센스앰프, 워드라인, 도핑.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}

도1은 종래기술에 의한 반도체 메모리 장치의 비트라인 센스앰프를 나타내는 회로도.

도2는 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도.

도4는 도3에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.

도5는 도3에 도시된 반도체 메모리 장치의 동작에 따른 특성을 나타내는 그래프.

* 도면의 주요부분에 대한 부호의 설명 *

W/L : 워드라인 B/L : 비트라인

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 센스앰프에 관한 것이다.

반도체 메모리 장치는 다수의 데이터를 저장하고, 저장된 다수의 데이터 중에서 원하는 데이터를 제공하기 위한 반도체 장치이다. 반도체 메모리 장치의 메인 동작에는 데이터를 저장하는 라이트동작과, 저장된 데이터중 선택된 데이터를 출력시키는 리드동작이 있다. 또한, 리드동작과 라이트 동작이 이루어지지 않는 경우에 리드/라이트 동작을 준비하는 프리차지 동작이 있다. 디램같이 캐패시터를 데이터 저장 단위로 사용하는 반도체 메모리 장치는 캐패시터에 저장된 신호의 자연적인 누설을 보상하기 위한 리프레쉬 동작도 수행한다.

반도체 메모리 장치는 효율적으로 많은 데이터를 저장하기 위해 데이터를 저장하는 기본구성요소인 단위셀을 매트릭스 형태로 배치하고 있다. 매트릭스 형태로 배치된 단위셀은 가로방향으로 가로지르는 다수의 워드라인과 세로방향으로 가로지르는 다수의 비트라인이 교차하는 지점들에 각각 배치된다. 워드라인은 로우어드레스에 의해 대응되며, 비트라인은 컬럼어드레스에 대응된다. 일반적으로, 리드 또는 라이트 동작을 수행할 때에 먼저 로우어드레스를 입력받아 다수의 워드라인중 하나를 선택하고, 이어서 컬럼어드레스를 입력받아 다수의 비트라인중 하나를 선택한다. 선택된 워드라인과 비트라인에 의해 정해지는 단위셀의 데이터가 억세스될 데이터인 것이다. 액티브 명령을 수행하는 과정에서 로우어드레스가 입력되고, 그에 대응하는 워드라인이 선택된다. 리드 또는 라이트 명령이 수행되는 과정에서 컬럼 어드레서가 입력되고, 그에 대응하는 비트라인이 선택된다.

또한 보다 많은 단위셀을 반도체 메모리 장치에 집적하려고, 단위셀은 설계과 공정기술이 허용한 최대한 작은 사이즈로 설계된다. 따라서 단위셀에 저장된 데이터 신호를 바로 외부로 출력할 수가 없다. 일반적으로 반도체 메모리 장치는 단위셀의 데이터 신호를 증폭하기 위한 비트라인 센스앰프를 구비하고 있다.

도1은 종래기술에 의한 반도체 메모리 장치의 비트라인 센스앰프를 나타내는 회로도이다.

도1에 도시된 바와 같이, 비트라인 센스앰프(20)는 2개의 앤모스트랜지스터와 2개의 피모스트랜지스터로 구성된다. 워드라인(W/L)과 비트라인(B/L)에 의해 선택된 단위셀(10)의 캐패시터에 저장된 데이터 신호가 비트라인(B/L,/B/L)에 인가되면, 비트라인 센스앰프가 이를 감지 증폭하게 된다. 비트라인 센스앰프(20)에 의해 감지 증폭된 데이터 신호는 선택부(30)에 의해 데이터 라인(I/O)을 통해 외부로 출력된다.

도2는 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.

도2에 도시된 바와 같이, 비트라인(B/L,/B/L)은 /1/2VCC로 프리차지 되어 있다가 구동전압(SAN,SAP)가 공급되기 시작하면, 비트라인(B/L,/B/L)에 인가된 신호를 감지증폭하여, 상대적으로 높은 전압레벨을 전원전압(VCC)로 증폭하고, 상대적으로 낮은 전압레벨을 접지전압(VSS)로 증폭한다. 일반적으로 구동전압(SAN)은 접지전압이고, 구동전압(SAP)는 전원전압의 전압레벨을 가진다.

기술이 발달하면서 반도체 메모리 장치는 데이터 억세스 속도가 높아지도록 요구받고 있다. 그러나, 최근에 개발되는 메모리 장치는 더 낮은 전압레벨을 구동전압으로 사용하고, 더 많은 데이터를 저장하고 있다. 따라서 요구되는 데이터 억세스 속도를 가지기 어려우며, 특히 비트라인 센스앰프의 센싱동작도 요구되는 속도로 설계되기가 어려워지고 있다.

본 발명은 같은 설계면적으로 동작속도를 높일 수 있는 비트라인 센스앰프를 구비한 반도체 메모리 장치 및 그 제조방법을 제공함을 목적으로 한다.

본 발명은 비트라인을 통해 데이터 신호를 제1 모스트랜지스터을 통해 제공하기 위한 셀어레이; 상기 비트라인에 인가된 데이터 신호를 감지증폭하기 위해 제2 앤모스트랜지스터를 구비하는 비트라인 센스앰프를 구비하고, 상기 제2 앤모스트랜지스터의 문턱전압은 상기 제1 앤모스트랜지스터의 문턱전압보다 더 낮은 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

또한, 상기 비트라인 센스앰프는 음의 전압과 전원전압을 구동전압으로 하는 것을 특징으로 한다. 또한, 상기 제2 앤모스트랜지스터의 문턱전압은 채널영역의 도핑불순물의 농도를 조절하여 상기 제1 앤모스트랜지스터의 문턱전압보다 작게 하는 것을 특징으로 한다.

또한, 본 발명은 기판에 채널영역을 정의하는 단계; 상기 채널영역에 모스트 랜지스터의 문턱전압 조절을 위한 이온주입공정을 0.5E12/20K/As로 진행하는 단계; 및 상기 채널영역상에 게이트 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다. 또한, 채널영역은 N형 채널이 형성되는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.

도3에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 단위셀(100)과 비트라인 센스앰프(200)와, 선택부(300)을 구비한다. 특히 비트라인 센스앰프(200)는 2개의 앤모스트랜지스터와 2개의 피모스트랜지스터를 구비하고 있다. 또한 센스앰프를 이루는 2개의 앤모스트랜지스터는 도3의 우측에 도시된 바와 같이, 네거티브 게이트 패턴을 가지도록 제조된 모스트랜지스터이다.

네거티브 게이트 패턴이라는 것은 예정된 문턱전압보다 더 작은값을 가지도록 공정을 진행한 다음, 게이트 패턴에 인가되는 전압의 레벨을 하향조정하여 턴온/턴오프 할 수 있도록 한 패턴을 말한다.

예를 들어 일반적인 모스트랜지스터의 문턱전압이 1.0V 라고 한다면, 0.7V가되도록, 게이트 패턴과 그 한단의 채널영역에 도핑농도를 조절하는 것이다. 1.0V의 문턱전압을 위해서 채널영역에 실시하던 이온주입공정을 3E12/20K/As ~9E12/20K/As 로 적용되던 것을 0.5E12/20K/As 정도로 적용하는 것이다. 이렇게 되면 채널영역에 도핑농도가 낮아져 게이트 패턴의 하단에 채널영역에 채널이 생기는 전압레벨이 작아진다. 이렇게 게이트 패턴을 제조한 다음 게이트 패턴을 턴온시킬 때에는 3.3V 인가하던 것을 3.0V로 인가하고, 턴오프시킬 때에는 0V 인가하던 것을 -0.3V로 인가하는 것이다. 워드라인에 가해지는 음의 전압이라는 뜻으로 도3에서 VBBW라고 표기하였다. 이렇게 게이트 패턴에 인가되는 전압과 도핑농도를 조절하여, 비트라인 센스앰프의 앤모스트랜지스터 문턱전압을 조절할 수 있는 것이다.

본 실시예에 따른 반도체 메모리 장치는 네거티브 게이트 패턴을 가지는 앤모스트랜지스터를 이용한다. 그리고, 비트라인 센스앰프의 구동전압(SB)에 접지전압을 제공하던 것을 음의 전압(VBBW=-0.3V)을 인가하여, 더 빠르게 비트라인 센스앰프의 앤모스트랜지스가 동작하기 시작하고, 그로 이해 비트라인 센스앰프의 피모스트랜지스도 더 빠르게 동작할 수 있다. 이렇게 함으로서, 결국, 비트라인에 인가된 데이터신호를 더 빨리 감지증폭할 수 있는 것이다.

도4는 도3에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.

도4에 도시된 바와 같이, 도3에 도시된 비트라인 센스앰프를 사용하면 점선에 나타난 것처럼 더 빨리 비트라인에 인가된 데이터 신호를 센싱하고 증폭할 수 있다.

도5는 도3에 도시된 반도체 메모리 장치의 동작에 따른 특성을 나타내는 그래프이다. 도5는 도3에 도시된 네거티브 게이트 패턴을 이용한 모스트랜지스터의 문턱전압이 작아진 것을 나타내는 그래프이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 비트라인 센스앰프가 비트라인에 인가된 데이터 신호를 더 빠르게 감지하고 증폭할 수 있다. 또한 비트라인 센스앰프를 구동하는 전원전압의 레벨을 줄일 수 있어 전류소모 효과도 있다.

Claims (5)

1. 비트라인을 통해 데이터 신호를 제1 모스트랜지스터을 통해 제공하기 위한 셀어레이;

   상기 비트라인에 인가된 데이터 신호를 감지증폭하기 위해 제2 앤모스트랜지스터를 구비하는 비트라인 센스앰프를 구비하고,

   상기 제2 앤모스트랜지스터의 문턱전압은 상기 제1 앤모스트랜지스터의 문턱전압보다 더 낮은 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 비트라인 센스앰프는

   음의 전압과 전원전압을 구동전압으로 하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 2 항에 있어서,

   상기 제2 앤모스트랜지스터의 문턱전압은 채널영역의 도핑불순물의 농도를 조절하여상기 제1 앤모스트랜지스터의 문턱전압보다 작게 하는 것을 특징으로 하는 반도체 메모리 장치.
4. 기판에 채널영역을 정의하는 단계;

   상기 채널영역에 모스트랜지스터의 문턱전압 조절을 위한 이온주입공정을 0.5E12/20K/As로 진행하는 단계; 및

   상기 채널영역상에 게이트 패턴을 형성하는 단계

   를 포함하는 반도체 메모리 장치의 제조방법.
5. 제 4 항에 있어서,

   상기 채널영역은 N형 채널이 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.

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