KR20180118379A - 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법 - Google Patents

리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법 Download PDF

Info

Publication number
KR20180118379A
KR20180118379A KR1020170051611A KR20170051611A KR20180118379A KR 20180118379 A KR20180118379 A KR 20180118379A KR 1020170051611 A KR1020170051611 A KR 1020170051611A KR 20170051611 A KR20170051611 A KR 20170051611A KR 20180118379 A KR20180118379 A KR 20180118379A
Authority
KR
South Korea
Prior art keywords
fuse
signal
unit
count
fuse sets
Prior art date
Application number
KR1020170051611A
Other languages
English (en)
Inventor
유정택
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170051611A priority Critical patent/KR20180118379A/ko
Priority to US15/806,559 priority patent/US10535418B2/en
Publication of KR20180118379A publication Critical patent/KR20180118379A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/814—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for optimized yield
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 기술은 메모리 장치에 관한 것으로서, 노멀 셀 어레이 및 리던던시 셀 어레이를 포함하는 메모리 셀 영역, 상기 리던던시 셀 어레이에 대응하며, 상기 노멀 셀 어레이의 리페어 대상 메모리 셀의 어드레스를 프로그램하기 위한 복수의 퓨즈 셋들을 포함하는 퓨즈부, 및 제어 신호에 따라, 상기 퓨즈 셋들 중, 제1 동작 모드에서 사용되는 퓨즈 셋들을 구분하는 판정부를 제공한다.

Description

리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법{MEMORY DEVICE INCLUDING REPAIR CIRCUIT, AND OPERATION METHOD THEREOF}
본 발명은 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 포스트 패키지 리페어(post package repair) 동작을 수행하는 메모리 장치에 관한 것이다.
반도체 메모리 장치, 예컨대 DRAM (Dynamic Random Access Memory)은 매트릭스 형태로 배열되는 복수개의 메모리 셀(memory cell)들로 구성된다. 반도체 메모리 장치의 메모리 용량이 증가하고, 미세화 공정 기술이 진행됨에 따라 복수의 메모리 셀들 중 불량 메모리 셀들의 수도 증가하고 있다. 불량 메모리 셀들에는 결함 메모리 셀들과 위크 메모리 셀들을 포함할 수 있다. 결함 메모리 셀들은 하드웨어적으로 불량인 메모리 셀들을 의미하고, 제조공정 상의 결함에 따라서 완전히 동작하지 않는 메모리 셀들, 예를 들면 배선의 단선이나 숏(short) 등이 생긴 메모리 셀들을 말한다. 위크 메모리 셀들은 소프트웨어적으로 불량인 메모리 셀들을 의미하고, 예를 들면, 데이터 유지 시간(data retention time)이 기준 시간에 미치지 못하는 셀들을 포함한다.
그런데, 많은 메모리 셀들 중 하나의 메모리 셀에서라도 결함이 발생하면, 반도체 메모리 장치는 제대로 동작을 수행하지 못하므로 불량 처리된다. 이렇게 불량으로 처리된 반도체 메모리 장치는 버려져야 한다. 불량 메모리 셀을 포함하는 반도체 메모리 장치를 모두 불량으로 처리하는 경우 수율이 하락하는 문제점이 있다. 더욱이, 하나의 칩에 집적되는 메모리 셀(cell)의 수가 수천 만개 이상으로 초고집적화 되어감에 따라 제조 공정의 발달에도 불구하고 불량 메모리 셀의 존재 가능성은 더욱 커지고 있다고 할 수 있다.
따라서, 반도체 메모리 장치의 고집적화 및 고속화 방안과 더불어 수율을 향상시키기 위해 불량 메모리 셀을 효율적으로 리페어(repair) 하기 위한 방안에 대한 연구가 이루어진다. 불량 메모리 셀을 리페어하기 위한 하나의 방법으로 불량 메모리 셀을 여분의 다른 메모리 셀(redundancy cell)로 대체하는 리페어 회로(repair circuit)를 내장하는 기술이 사용되고 있다. 리페어 회로 내에는 불량 메모리 셀에 대응하는 어드레스를 프로그래밍(programing)할 수 있는 퓨즈 회로가 구비된다. 여기서, 프로그래밍은 불량 메모리 셀에 대응하는 어드레스를 퓨즈 회로에 저장하기 위한 일련의 동작을 의미한다.
한편, DRAM에서의 불량 메모리 셀에 대한 리페어 방법은 웨이퍼(wafer) 상태에서 리페어하는 방법과 패키지(package) 상태에서 리페어 하는 방법이 있다. 여기서, 웨이퍼 리페어 방법은 제조 과정에서 테스트를 수행한 후 불량 메모리 셀을 검출하고 이를 리던던시 셀로 교체하기 위한 것이라면, 패키지 리페어 방법은 생산 이후 동작 중에 불량 메모리 셀을 검출하고 이를 리던던시 셀로 교체하기 위한 것이다.
즉, DRAM은 생산 이후 사용자가 사용 중 불량 메모리 셀이 발생했을 때 구제가 가능하도록 포스트 패키지 리페어(Post Package Repair, 이하 PPR) 기능을 지원한다. 이를 지원하기 위해 DRAM 내에는 뱅크 그룹 또는 뱅크 별로 정상 동작 가능한 PPR 전용 리던던시 셀과 이를 사용하기 위한 퓨즈 셋을 보장해야 한다. 따라서, 퓨즈 회로에 포함되는 다수의 퓨즈 셋은 제조 과정에서 사용되는 퓨즈 셋과, PPR 모드에서 사용되는 퓨즈 셋으로 구분되어 할당된다. 제조 과정에서 검출된 불량 메모리 셀들이 모두 리페어되어 정상 동작 한다 하더라도 PPR 기능을 위한 퓨즈 셋, 즉, PPR 전용 리던던시 셀이 남아있지 않으면 판매가 불가능하기 때문이다.
더구나, DRAM 메모리 셀의 불량은 랜덤(random)하게 발생하기 때문에, PPR 전용 리던던시 셀에도 불량이 발생할 수 있고, 그에 따라 PPR 기능을 지원할 수 없게 될 수도 있다. DRAM 제조 공정의 기술 개발에 따라 메모리 셀에 발생하는 불량 유형이 다양하므로, PPR 기능을 지원하기 위한 퓨즈 셋의 개수를 기술 개발의 성숙도나 생산자의 필요에 따라 가변적으로 선택할 수 있는 기술이 요구된다.
본 발명이 해결하려는 과제는, 메모리 장치의 동작 모드에 따라 퓨즈 셋들을 구분하여 관리할 수 있는 메모리 장치 및 그 동작 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 메모리 장치는, 노멀 셀 어레이 및 리던던시 셀 어레이를 포함하는 메모리 셀 영역; 상기 리던던시 셀 어레이에 대응하며, 상기 노멀 셀 어레이의 리페어 대상 메모리 셀의 어드레스를 프로그램하기 위한 복수의 퓨즈 셋들을 포함하는 퓨즈부; 및 제어 신호에 따라, 상기 퓨즈 셋들 중, 제1 동작 모드에서 사용되는 퓨즈 셋들을 구분하는 판정부;를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 리페어 회로는, 복수의 메모리 셀들 중 결함이 발생한 메모리 셀의 어드레스를 프로그램하기 위한 복수의 퓨즈 셋들을 포함하는 퓨즈부; 상기 퓨즈 셋들의 결함 및 사용 여부를 나타내는 정보를 저장하는 저장부; 상기 퓨즈 셋들 중, 제어 신호에 따라 설정된 개수의 퓨즈 셋들을 구분하는 판정부: 및 상기 저장부에 저장된 정보를 바탕으로 상기 구분된 퓨즈 셋들 중 타겟 퓨즈 셋을 선택하는 리페어부;를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 장치의 동작 방법은, 복수의 퓨즈 셋들에 순차적으로 대응하는 카운트 신호를 생성하는 단계; 상기 카운트 신호에 응답해, 제어 신호에 따라 상기 복수의 퓨즈 셋들 중 제1 동작 모드에서 사용되는 퓨즈 셋들을 구분하는 단계; 상기 카운트 신호에 응답해, 상기 복수의 퓨즈 셋들 중 해당 퓨즈 셋의 결함 및 사용 여부를 나타내는 정보를 확인하는 단계; 및 상기 확인된 정보를 바탕으로 상기 구분된 퓨즈 셋들 중 타겟 퓨즈 셋을 선택하는 단계;를 포함할 수 있다.
본 기술은 리페어 회로의 복수의 퓨즈 셋들 중 포스트 패키지 리페어 모드를 지원하기 위한 퓨즈 셋들을 메모리 장치 제조 공정의 기술 개발이나 생산자의 필요에 따라 유동적으로 할당할 수 있다. 따라서, 메모리 장치의 제조 공정 시 발생되는 결함이 적은 경우, 포스트 패키지 리페어 모드를 지원하기 위한 퓨즈 셋들을 많이 할당하여, 메모리 장치의 안정적인 동작을 보장하고, 수명을 증가시킬 수 있다. 반면, 메모리 장치의 제조 공정 시 발생되는 결함이 많은 경우, 생산 과정에서 사용되는 퓨즈 셋들을 많이 확보하여, 우선적으로 불량 처리되는 메모리 칩의 개수를 줄이고, 메모리 장치의 수율을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타내는 블록도.
도 2는 도 1에 도시된 판정부의 구성을 나타내는 블록도.
도 3은 도 2에 도시된 제어 유닛의 구체적인 구성을 나타내는 회로도.
도 4는 도 1에 도시된 리페어부의 구체적인 구성을 나타내는 회로도.
도 5는 본 발명의 실시예에 따른 도 1에 도시된 메모리 장치의 전반적인 동작을 설명하기 위한 순서도.
도 6 및 도 7은 본 발명의 실시예에 따른 도 1에 도시된 메모리 장치의 신호 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 영역(100)과 메모리 셀들 중 결함이 발생한 메모리 셀을 리페어하기 위한 리페어 회로(200)를 포함할 수 있다.
메모리 셀 영역(100)은 노멀 셀 어레이(110) 및 리던던시 셀 어레이(120)를 포함할 수 있으며, 리던던시 셀 어레이(120)는 노멀 셀 어레이(110)의 메모리 셀들 중 결함이 발생한 메모리 셀들을 대체하기 위한 여분의 메모리 셀들, 즉, 리던던시 셀들을 포함할 수 있다. 노멀 셀 어레이(110)의 어느 하나의 메모리 셀에 결함이 발생하면, 결함이 발생한 메모리 셀 대신에 리던던시 셀 어레이(120)의 리던던시 셀이 선택되어 사용될 수 있다.
이를 위해, 리페어 회로(200)는 퓨즈부(240)를 포함할 수 있다. 퓨즈부(240)는 리던던시 셀 어레이(120)에 대응하여 복수의 퓨즈 셋들(미도시)을 포함할 수 있다. 리페어 회로(200)는 각각의 퓨즈 셋들에 노멀 셀 어레이(110)의 결함이 발생한 메모리 셀, 즉, 리페어 대상 메모리 셀의 어드레스를 프로그램할 수 있다. 따라서, 리페어 대상 메모리 셀이 접근되면, 해당 어드레스가 프로그램된 퓨즈 셋에 대응하는 히트 신호들이 활성화되고, 리페어 회로(200)는 활성화된 히트 신호들을 조합하여 리페어 신호(HITB)를 메모리 셀 영역(100)으로 출력할 수 있다. 결국, 리페어 대상 메모리 셀 대신 리페어 신호(HITB)에 따라 히트 신호들이 활성화된 퓨즈 셋에 대응하는 리던던시 셀이 선택되어 사용될 수 있다.
본 발명의 실시예에 따른 리페어 회로(200)는, 퓨즈부(240)의 복수의 퓨즈 셋들 중, 메모리 장치의 동작 모드에 따라 사용되는 퓨즈 셋들을 구분하여 관리할 수 있다. 즉, 리페어 회로(200)는 메모리 장치의 제1 동작 모드에서 사용되는 퓨즈 셋들을 결정하고, 제1 동작 모드 시, 결정된 퓨즈 셋들 중 사용 가능한 퓨즈 셋들을 선택하여 리페어 대상 메모리 셀의 어드레스를 프로그램할 수 있다.
특히, 리페어 회로(200)는 판정부(220)를 포함할 수 있다. 제어 신호(FLEX_PPR)에 따라, 판정부(220)는 복수의 퓨즈 셋들 중 제1 동작 모드에서 사용되는 퓨즈 셋들의 개수를 조절할 수 있다. 예를 들면, 제어 신호(FLEX_PPR)가 활성화되면, 판정부(220)는 복수의 퓨즈 셋들 중 제1 동작 모드에서 사용되는 퓨즈 셋들의 개수를 줄일 수 있다.
이때, 제어 신호(FLEX_PPR)는 메모리 장치의 제조 공정에 따라 다르게 설정될 수 있다. 메모리 장치의 제조 공정 중에 수행되는 테스트 동작의 결과를 바탕으로 설정될 수 있다. 예를 들면, 메모리 장치를 테스트하여 결함 메모리 셀이 상대적으로 많이 검출될 경우, 제어 신호(FLEX_PPR)는 비활성화 상태, 즉, 논리 '로우' 레벨로 설정될 수 있다. 이 경우 메모리 장치의 제1 동작 모드에서 사용되는 퓨즈 셋들의 개수를 상대적으로 줄이는 반면, 생산 중에 발견된 결함 메모리 셀을 리페어하는 데 많은 개수의 퓨즈 셋들을 확보할 수 있다. 따라서, 우선적으로 불량 처리되는 메모리 칩의 개수를 줄이고 메모리 장치의 수율을 증가시킬 수 있다.
반대로, 결함 메모리 셀이 상대적으로 적게 검출될 경우, 제어 신호(FLEX_PPR)는 활성화 상태, 즉, 논리 '하이' 레벨로 설정될 수 있다. 이 경우 메모리 장치의 제1 동작 모드에서 사용되는 퓨즈 셋들의 개수를 늘려서, 생산 중에 사용하기 위한 퓨즈 셋들을 불필요하게 많이 확보하는 것을 방지할 수 있다. 또한, 메모리 장치의 안정적인 동작을 보장하고, 수명을 증가시킬 수 있다.
제1 동작 모드는 메모리 장치의 포스트 패키지 리페어(PPR) 동작 모드를 포함할 수 있다. 또한, 제어 신호(FLEX_PPR)는 특정 개수를 나타내는 코드(code) 값, 등으로 설정될 수 있으며, 메모리 장치의 모드 레지스터 셋(mode register set)에 저장될 수 있다. 제어 신호(FLEX_PPR)는 다양한 방식으로 설정될 수 있으며, 본 발명이 위에 설명된 실시예에 한정되는 것은 아니다.
리페어 회로(200)는 저장부(210) 및 리페어부(230)를 더 포함할 수 있다. 저장부(210)는 퓨즈부(240)의 각각의 퓨즈 셋들의 결함 및 사용 여부를 나타내는 정보(FAILEDFZ 및 USEDFZ)를 저장할 수 있다. 저장부(210)는, 판정부(220)에서 출력되는 카운트 신호(COUNT<0:N-1>)에 응답해, 저장된 정보(FAILEDFZ 및 USEDFZ)를 출력할 수 있다.
리페어부(230)는 저장부(210)에서 출력된 정보(FAILEDFZ 및 USEDFZ)를 바탕으로, 제1 동작 모드에서 사용되는 퓨즈 셋들 중, 타겟 퓨즈 셋을 선택하여 리페어 대상 메모리 셀의 어드레스를 프로그램할 수 있다. 리페어부(230) 역시 판정부(220)에서 출력되는 카운트 신호(COUNT<0:N-1>)에 응답해 동작하며, 저장부(210) 및 판정부(220)의 출력 신호들(FAILEDFZ, USEDFZ, 및 PPRFUSE)을 조합하여, 타겟 퓨즈 셋에 해당하는 타겟 신호(PPR_TAGET<0:M-1>)를 출력할 수 있다. 리페어 회로의 구성 요소들의 구체적인 동작은 도 2 및 도 3을 통해 보다 더 구체적으로 설명하고자 한다.
도 2는 도 1에 도시된 판정부(220)의 구성을 나타내는 블록도이다. 도 2를 참조하면, 판정부(220)는 카운트 유닛(300) 및 제어 유닛(400)을 포함할 수 있다.
카운트 유닛(300)은 클럭 신호(CK_t)를 카운트하여 퓨즈부(240)의 퓨즈 셋들에 순차적으로 대응하는 N-비트(N은 자연수) 카운트 신호(COUNT<0:N-1>)를 생성할 수 있다. 카운트 유닛(300)에 의해 생성된 카운트 신호(COUNT<0:N-1>)는 제어 유닛(400) 뿐 아니라, 도 1에 도시된 것과 같이, 저장부(210) 및 리페어부(230)로 전송되어 각각의 동작을 활성화할 수 있다. 메모리 장치의 PPR 모드에서 액티브되는 활성화 신호(SEARCHEN)에 응답해, 카운트 유닛(300)은 클럭 신호(CK_t)를 카운트할 수 있다. 메모리 장치의 스펙(spec)에 따라 PPR 모드 진입을 나타내는 명령어와 리페어 대상 메모리 셀을 나타내는 어드레스, 등이 외부로부터 입력되면, 메모리 장치는 내부적으로 활성화 신호(SEARCHEN)를 생성할 수 있다.
제어 유닛(400)는, 제어 신호(FLEX_PPR)에 따라 카운트 신호(COUNT<0:N-1>)의 비트들 중 일부를 조합하여, 퓨즈부(240)의 퓨즈 셋들 중 PPR 모드에서 사용되는 퓨즈 셋들을 나타내는 구간 신호(PPRFUSE)를 생성할 수 있다. 구간 신호(PPRFUSE)는 PPR 모드에서 사용되는 퓨즈 셋들을 나타내는 카운트 신호에 대응하여 활성화될 수 있다.
도 2를 참조하면, 제어 유닛(400)은 퓨즈 판정 유닛(410), 신호 선택 유닛(420), 및 신호 조합 유닛(430)을 포함할 수 있다. 그리고, 도 3에는 퓨즈 판정 유닛(410), 신호 선택 유닛(420), 및 신호 조합 유닛(430)을 본 발명의 일 실시예에 따라 구체적으로 구현할 수 있는 회로 구성이 도시되어 있다. 이하, 도 2 및 도 3을 참조하여 제어 유닛(400)의 동작을 설명하고자 한다.
퓨즈 판정 유닛(410)은 카운트 신호(COUNT<0:N-1>)의 비트들 중 상위 K(K는 N보다 작은 자연수) 비트들(COUNTBIT<N-K:N-1>)을 조합하여 출력할 수 있다. 퓨즈 판정 유닛(410)는 카운트 신호(COUNT<0:N-1>)의 상위 K 비트들(COUNTBIT<N-K:N-1>)을 입력 받는 제1 노아 게이트(NOR1)를 포함할 수 있다. 즉, 카운트 신호(COUNT<0:N-1>)의 상위 K 비트들(COUNTBIT<N-K:N-1>)이 모두 논리 '로우' 레벨을 가질 때, 논리 '하이' 레벨로 출력 신호를 활성화할 수 있다.
신호 선택 유닛(420)은, 제어 신호(FLEX_PPR)에 따라 카운트 신호(COUNT<0:N-1>)의 비트들 중 상위 K+1번째 비트(COUNTBIT<N-K-1>)를 선택적으로 출력할 수 있다. 신호 선택 유닛(420)는 제1 인버터(INV1) 및 멀티플렉서(MUX)를 포함할 수 있다. 제1 인버터(INV1)는 카운트 신호(COUNT<0:N-1>)의 상위 K+1번째 비트(COUNTBIT<N-K-1>)의 논리 레벨을 반전하여 출력하며, 멀티플렉서(MUX)는 제어 신호(FLEX_PPR)에 따라 제1 인버터(INV1)의 출력 신호 및 전원 전압(VDD), 즉, 논리 '하이' 레벨의 신호를 선택적으로 출력할 수 있다. 예를 들어, 제어 신호(FLEX_PPR)가 논리 '로우' 레벨을 가질 때, 신호 선택 유닛(420)의 출력 신호는 논리 '하이' 레벨로 고정되고, 제어 신호(FLEX_PPR)가 논리 '하이' 레벨을 가질 때, 신호 선택 유닛(420)은 카운트 신호(COUNT<0:N-1>)의 상위 K+1번째 비트(COUNTBIT<N-K-1>)에 따라 논리 '하이' 또는 '로우' 레벨의 출력 신호를 출력할 수 있다.
신호 조합 유닛(430)은 퓨즈 판정 유닛(410) 및 신호 선택 유닛(420)의 출력 신호들을 조합하여 구간 신호(PPRFUSE)를 출력할 수 있다. 신호 조합 유닛(430)는 제1 낸드 게이트(NAND1) 및 제2 인버터(INV2)를 포함할 수 있다. 따라서, 퓨즈 판정 유닛(410) 및 신호 선택 유닛(420)의 출력 신호들이 모두 논리 '하이' 레벨 일 때, 신호 조합 유닛(430)은 구간 신호(PPRFUSE)를 논리 '하이' 레벨로 활성화하여 출력할 수 있다.
도 4에는 도 1에 도시된 리페어부(230)를 구체적인 회로 구성이 도시되어 있다.
리페어부(230)는 클럭 신호(CK_t)에 동기화되어 저장부(210)로부터 전송되는 정보(FAILEDFZ 및 USEDFZ)를 입력 받을 수 있다. 앞서 설명한 바와 같이, 저장부(210)는, 카운트 신호(COUNT<0:N-1>)에 응답해, 퓨즈부(240)의 퓨즈 셋들 중 해당 퓨즈 셋의 결함 및 사용 여부를 나타내는 정보(FAILEDFZ 및 USEDFZ)를 전송할 수 있다. 예를 들어, 해당 퓨즈 셋이 불량 처리 되었거나 사용 중일 때, 각각의 정보(FAILEDFZ 및 USEDFZ)가 논리 '하이' 레벨로 설정될 수 있다.
도 4를 참조하면, 리페어부(230)는 저장부(210)로부터 전송되는 정보(FAILEDFZ 및 USEDFZ) 및 구간 신호(PPRFUSE)를 조합하여 래치 신호(USEABLE_LATCK)를 출력하는 논리 게이트들(NOR2, NAND2, NAND3, 및 INV3), 및 래치 신호(USEABLE_LATCK)에 응답해 카운트 신호(COUNT<0:N-1>)를 래치하여 타겟 신호(PPR_TAGET<0:M-1>)를 출력하는 래치(L)를 포함할 수 있다. 카운트 유닛(300)이 퓨즈부(240)의 전체 퓨즈 셋을 카운트하기 위해 N-비트 카운터로 구성될 때, 래치(L)는 N-비트와 같거나 더 작은 M-비트(M≤N)를 래치하기 위한 구성일 수 있다.
구간 신호(PPRFUSE)가 활성화된 구간에서, 리페어부(230)는 전송된 정보(FAILEDFZ 및 USEDFZ)를 바탕으로 퓨즈부(240)의 퓨즈 셋들 중 사용 가능한 퓨즈 셋에 해당하는 카운트 신호(COUNT<0:N-1>)를 래치하여 타겟 신호(PPR_TAGET<0:M-1>)로 출력할 수 있다. 예를 들면, 구간 신호(PPRFUSE)가 활성화된 구간에서, 정보(FAILEDFZ 및 USEDFZ)가 모두 논리 '로우' 레벨로 설정된 퓨즈 셋을 타겟 퓨즈 셋으로 선택하고, 해당 카운트 신호(COUNT<0:N-1>)를 타겟 신호(PPR_TAGET<0:M-1>)로 출력할 수 있다.
도 5는 본 발명의 실시예에 따른 도 1에 도시된 메모리 장치의 전반적인 동작을 설명하기 위한 순서도이다.
1) 카운트 신호 생성(S510).
판정부(220)의 카운트 유닛(300)은 퓨즈부(240)의 퓨즈 셋들에 순차적으로 대응하는 카운트 신호(COUNT<0:N-1>)를 생성할 수 있다. PPR 모드에 진입하면 액티브되는 활성화 신호(SEARCHEN)에 응답하여, 카운트 유닛(300)은 클럭 신호(CK_t)를 카운트하여 N-비트 카운트 신호(COUNT<0:N-1>)를 생성할 수 있다.
2) 퓨즈 셋 구분(S520 및 S530).
카운트 신호(COUNT<0:N-1>)에 응답해, 판정부(220)의 제어 유닛(400)은 제어 신호(FLEX_PPR)에 따라 퓨즈부(240)의 퓨즈 셋들 중 PPR 모드에서 사용되는 퓨즈 셋들 구분할 수 있다. 구체적으로, 퓨즈 판정 유닛(410)은 카운트 신호(COUNT<0:N-1>)의 상위 K 비트들(<N-K:N-1>)을 이용하여, 하위 카운트 값에 해당하는 퓨즈 셋들을 1차로 구분할 수 있다(S520). 또한, 신호 선택 및 조합 유닛들(420 및 430)은, 퓨즈 판정 유닛(410)에 의해 일차로 구분되는 퓨즈 셋들 중에, PPR 동작 모드에서 사용되는 퓨즈 셋들을 2차로 구분할 수 있다(S530).
이때, 제어 신호(FLEX_PPR)에 따라, 신호 선택 유닛(420)은 카운트 신호(COUNT<0:N-1>)의 상위 K+1번째 비트(<N-K-1>)를 선택적으로 이용할 수 있다. 신호 선택 유닛(420)에 의해 카운트 신호(COUNT<0:N-1>)의 상위 K+1번째 비트(<N-K-1>)가 선택되면, 신호 조합 유닛(430)은 카운트 신호(COUNT<0:N-1>) 중 PPR 동작 모드에서 사용되는 퓨즈 셋들에 해당하는 카운트 신호 구간을 나타내는 구간 신호(PPRFUSE)를 생성할 수 있다.
3) 결함 및 사용 정보 확인(S440).
저장부(210)는 퓨즈부(240)의 퓨즈 셋들의 결함 및 사용 여부를 나타내는 정보(FAILEDFZ 및 USEDFZ)를 저장할 수 있다. 카운트 신호(COUNT<0:N-1>)에 응답해, 저장부(210)가 퓨즈부(240)의 퓨즈 셋들 중 해당 퓨즈 셋의 결함 및 사용 정보(FAILEDFZ 및 USEDFZ)를 리페어부(230)로 전송하면, 리페어부(230)는 이를 확인할 수 있다.
4) 타겟 퓨즈 셋 선택(S550).
리페어부(230)는 저장부(210)로부터 전송되는 정보(FAILEDFZ 및 USEDFZ) 를 바탕으로 PPR 동작 모드에서 사용되는 퓨즈 셋들 중 타겟 퓨즈 셋을 선택할 수 있다. 구간 신호(PPRFUSE)가 활성화된 구간에서 전송되는 정보(FAILEDFZ 및 USEDFZ)는 바탕으로, 리페어부(230)는 카운트 신호(COUNT<0:N-1>) 중 사용 가능한 퓨즈 셋에 해당하는 카운트 신호를 래치할 수 있다.
도 6 및 도 7은 본 발명의 실시예에 따른 도 1에 도시된 메모리 장치의 신호 타이밍도이다. 도 6 및 도 7은 각각 제어 신호(FLEX_PPR)가 논리 '로우' 및 '하이' 레벨로 설정된 경우들의 메모리 장치의 신호 타이밍을 나타내고 있다.
우선, 도 6을 참조하면, 카운트 유닛(300)은 활성화 신호(SEARCHEN)에 응답해, 클럭 신호(CK_t)를 카운트하여 순차적으로 증가하는 카운트 신호(COUNT<0:N-1>)를 생성할 수 있다. 이때, 퓨즈부(240)의 퓨즈 셋들은 제조 과정에서 사용되는 퓨즈 셋과 PPR 모드에서 사용되는 퓨즈 셋으로 구분될 수 있고, 도 6에는 메모리 장치의 스펙(spec), 등에 의해 첫 번째 내지 네 번째 퓨즈 셋들이 PPR 모드에서 사용되는 퓨즈 셋으로 할당된 것이 일례로 도시되었다.
따라서, 카운트 신호(COUNT<0:N-1>)의 첫 번째 내지 네 번째 카운트(00, 01, 02, 및 03)에 해당하는 구간 신호(PPRFUSE)를 생성하기 위해, 퓨즈 판정 유닛(410)은 이진 비트인 카운트 신호(COUNT<0:N-1>)에서 하위 2개 비트들을 제외한 나머지 상위 비트들(COUNTBIT<2:N-1>)을 조합하여 출력할 수 있다. 즉, 퓨즈 판정 유닛(410)의 출력 신호는, 상위 비트들(COUNTBIT<2:N-1>)이 모두 논리 '로우' 레벨일 때만 논리 '하이' 레벨로 출력되고, 나머지는 논리 '로우' 레벨로 출력될 수 있다.
도 6은 제어 신호(FLEX_PPR)가 논리 '로우' 레벨로 설정된 기본적인 경우로, 신호 선택 유닛(420)의 출력 신호는 논리 '하이' 레벨로 고정되므로, 신호 조합 유닛(430)은 퓨즈 판정 유닛(410)의 출력 신호를 그대로 구간 신호(PPRFUSE)로 출력할 수 있다. 따라서, 구간 신호(PPRFUSE)는 카운트 신호(COUNT<0:N-1>)의 첫 번째 내지 네 번째 카운트(00, 01, 02, 및 03)에 대응하여 활성화 될 수 있다.
구간 신호(PPRFUSE)가 활성화된 구간에서, 리페어부(230)는 저장부(210)로부터 전송되는 정보(FAILEDFZ 및 USEDFZ)를 확인할 수 있다. 확인된 정보(FAILEDFZ 및 USEDFZ)가 논리 '하이' 레벨이 아닐 때, 클럭 신호(CK_t)에 동기화되어 래치 신호(USEABLE_LATCK)가 생성될 수 있고, 리페어부(230)는 래치 신호(USEABLE_LATCK)에 응답해 카운트 신호(COUNT<0:N-1>)를 래치하여 타겟 신호(PPR_TAGET<0:M-1>)로 출력할 수 있다.
도 6은 퓨즈부(240)의 두 번째 및 네 번째 퓨즈 셋들이 각각 불량 처리되고 사용 중인 경우를 일례로 나타내고 있다. 결국, 카운트 신호(COUNT<0:N-1>)의 첫 번째 및 세 번째 카운트(00 및 02)에 대응하여 타겟 신호(PPR_TAGET<0:M-1>)가 생성될 수 있고, 리페어부(230)는 타겟 신호(PPR_TAGET<0:M-1>)를 이용해 퓨즈부(240)의 첫 번째 및 세 번째 퓨즈 셋들에 리페어 대상 메모리 셀의 어드레스를 프로그램할 수 있다.
도 7은 제어 신호(FLEX_PPR)가 논리 '하이' 레벨로 설정된 경우로, 퓨즈 판정 유닛(410)의 동작까지는 도 6의 설명된 동작과 같다. 즉, 퓨즈 판정 유닛(410)의 출력 신호가 카운트 신호(COUNT<0:N-1>)의 첫 번째 내지 네 번째 카운트(00, 01, 02, 및 03)에 대응하여 활성화 될 수 있다.
하지만, 메모리 장치의 제조 공정 중에 수행되는 테스트 동작을 통해 결함 메모리 셀이 많이 검출되어, 제어 신호(FLEX_PPR)가 논리 '하이' 레벨로 설정될 수 있다. 신호 선택 유닛(420)은 카운트 신호(COUNT<0:N-1>)의 하위 두 번째 비트(COUNTBIT<1>)를 반전하여 출력할 수 있다. 따라서, 하위 두 번째 비트(COUNTBIT<1>)가 논리 '로우' 레벨일 때만, 신호 조합 유닛(430)은 퓨즈 판정 유닛(410)의 출력 신호를 구간 신호(PPRFUSE)로 출력할 수 있다. 구간 신호(PPRFUSE)는 카운트 신호(COUNT<0:N-1>)의 첫 번째 및 두 번째 카운트(00 및 02)에 대응하여 활성화 될 수 있다.
구간 신호(PPRFUSE)가 활성화된 구간에서, 리페어부(230)는 저장부(210)로부터 전송되는 정보(FAILEDFZ 및 USEDFZ)를 확인할 수 있다. 확인된 정보(FAILEDFZ 및 USEDFZ)가 논리 '하이' 레벨이 아닐 때, 클럭 신호(CK_t)에 동기화되어 래치 신호(USEABLE_LATCK)가 생성될 수 있고, 리페어부(230)는 래치 신호(USEABLE_LATCK)에 응답해 카운트 신호(COUNT<0:N-1>)를 래치하여 타겟 신호(PPR_TAGET<0:M-1>)로 출력할 수 있다.
결국, 도 7에서는 구간 신호(PPRFUSE)의 활성화 구간이 절반으로 줄어들었으며, 불량 처리된 두 번째 퓨즈 셋들 배제하고 카운트 신호(COUNT<0:N-1>)의 첫 번째 카운트(00)에 대응하여 타겟 신호(PPR_TAGET<0:M-1>)가 생성될 수 있다. 리페어부(230)는 타겟 신호(PPR_TAGET<0:M-1>)를 이용해 퓨즈부(240)의 첫 번째 퓨즈 셋에 리페어 대상 메모리 셀의 어드레스를 프로그램할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 노멀 셀 어레이 및 리던던시 셀 어레이를 포함하는 메모리 셀 영역;
    상기 리던던시 셀 어레이에 대응하며, 상기 노멀 셀 어레이의 리페어 대상 메모리 셀의 어드레스를 프로그램하기 위한 복수의 퓨즈 셋들을 포함하는 퓨즈부; 및
    제어 신호에 따라, 상기 퓨즈 셋들 중, 제1 동작 모드에서 사용되는 퓨즈 셋들을 구분하는 판정부;를 포함하는,
    메모리 장치.
  2. 제1항에 있어서,
    상기 퓨즈 셋들의 결함 및 사용 여부를 나타내는 정보를 저장하는 저장부; 및
    상기 저장부에 저장된 정보를 바탕으로 상기 구분된 퓨즈 셋들 중 타겟 퓨즈 셋을 선택하여 상기 리페어 대상 메모리 셀의 어드레스를 프로그램하는 리페어부;를 더 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 판정부는,
    클럭 신호를 카운트하여 상기 퓨즈 셋들에 순차적으로 대응하는 N-비트(N은 자연수) 카운트 신호를 생성하는 카운트 유닛; 및
    상기 제어 신호에 따라, 상기 카운트 신호의 비트들 중 일부를 조합하여 상기 구분된 퓨즈 셋들을 나타내는 구간 신호를 생성하는 제어 유닛;을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 유닛은,
    상기 카운트 신호의 비트들 중 상위 K(K는 N보다 작은 자연수) 비트들을 조합하여 출력하는 퓨즈 판정 유닛;
    상기 제어 신호에 따라, 상기 카운트 신호의 비트들 중 상위 K+1번째 비트를 선택적으로 출력하는 신호 선택 유닛; 및
    상기 퓨즈 판정 유닛 및 상기 신호 선택 유닛의 출력 신호들을 조합하여 상기 구간 신호를 출력하는 신호 조합 유닛;를 포함하는 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제어 신호가 활성화 상태이면, 상기 신호 선택 유닛은 상기 카운트 신호의 상위 K+1번째 비트를 반전하여 출력하는 메모리 장치.
  6. 제3항에 있어서,
    상기 카운트 신호에 응답해, 상기 저장부는 상기 퓨즈 셋들 중 해당 퓨즈 셋의 결함 및 사용 여부를 나타내는 정보를 상기 리페어부로 전송하는 메모리 장치.
  7. 제6항에 있어서,
    상기 구간 신호가 활성화된 구간에서, 상기 리페어부는 상기 전송된 정보를 바탕으로 상기 구분된 퓨즈 셋들 중 사용 가능한 퓨즈 셋에 해당하는 카운트 신호를 래치하여 출력하는 메모리 장치.
  8. 제6항에 있어서,
    상기 퓨즈 셋들의 결함 및 사용 여부를 나타내는 정보는 해당 퓨즈 셋이 불량 처리되거나 사용 중일 때 논리 하이 레벨로 설정되며, 상기 리페어부는, 상기 구간 신호가 활성화된 구간에서, 상기 전송된 정보가 논리 로우 레벨인 퓨즈 셋을 상기 타겟 퓨즈 셋으로 선택하는 메모리 장치.
  9. 제1항에 있어서,
    상기 1 동작 모드는 포스트 패키지 리페어 모드를 포함하는 메모리 장치.
  10. 복수의 메모리 셀들 중 결함이 발생한 메모리 셀의 어드레스를 프로그램하기 위한 복수의 퓨즈 셋들을 포함하는 퓨즈부;
    상기 퓨즈 셋들의 결함 및 사용 여부를 나타내는 정보를 저장하는 저장부;
    상기 퓨즈 셋들 중, 제어 신호에 따라 설정된 개수의 퓨즈 셋들을 구분하는 판정부; 및
    상기 저장부에 저장된 정보를 바탕으로 상기 구분된 퓨즈 셋들 중 타겟 퓨즈 셋을 선택하는 리페어부;를 포함하는,
    리페어 회로.
  11. 제10항에 있어서,
    상기 판정부는,
    클럭 신호를 카운트하여 상기 퓨즈 셋들에 순차적으로 대응하는 N-비트(N은 자연수) 카운트 신호를 생성하는 카운트 유닛; 및
    상기 제어 신호에 따라, 상기 카운트 신호의 비트들 중 일부를 조합하여 상기 구분된 퓨즈 셋들을 나타내는 구간 신호를 생성하는 제어 유닛;을 포함하는 리페어 회로.
  12. 제11항에 있어서,
    상기 제어 유닛은,
    상기 카운트 신호의 비트들 중 상위 K(K는 N보다 작은 자연수) 비트들을 조합하여 출력하는 퓨즈 판정 유닛;
    상기 제어 신호에 따라, 상기 카운트 신호의 비트들 중 상위 K+1번째 비트를 선택적으로 출력하는 신호 선택 유닛; 및
    상기 퓨즈 판정 유닛 및 상기 신호 선택 유닛의 출력 신호들을 조합하여 상기 구간 신호를 출력하는 신호 조합 유닛;을 포함하는 포함하는 리페어 회로.
  13. 제11항에 있어서,
    상기 카운트 신호에 응답해, 상기 저장부는 상기 퓨즈 셋들 중 해당 퓨즈 셋의 결함 및 사용 여부를 나타내는 정보를 상기 리페어부로 전송하는 리페어 회로.
  14. 제13항에 있어서,
    상기 구간 신호가 활성화된 구간에서, 상기 리페어부는 상기 전송된 정보를 바탕으로 상기 구분된 퓨즈 셋들 중 사용 가능한 퓨즈 셋에 해당하는 카운트 신호를 래치하여 출력하는 리페어 회로.
  15. 복수의 퓨즈 셋들에 순차적으로 대응하는 카운트 신호를 생성하는 단계;
    상기 카운트 신호에 응답해, 제어 신호에 따라 상기 복수의 퓨즈 셋들 중 제1 동작 모드에서 사용되는 퓨즈 셋들을 구분하는 단계;
    상기 카운트 신호에 응답해, 상기 복수의 퓨즈 셋들 중 해당 퓨즈 셋의 결함 및 사용 여부를 나타내는 정보를 확인하는 단계; 및
    상기 확인된 정보를 바탕으로 상기 구분된 퓨즈 셋들 중 타겟 퓨즈 셋을 선택하는 단계;를 포함하는,
    메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 복수의 퓨즈 셋들에 순차적으로 대응하는 카운트 신호를 생성하는 단계는,
    상기 제1 동작 모드 시, 클럭 신호를 카운트하여 N-비트(N은 자연수) 카운트 신호를 생성하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 동작 모드에서 사용되는 퓨즈 셋들을 구분하는 단계는,
    상기 카운트 신호의 상위 K(K는 N보다 작은 자연수) 비트들을 이용하여, 상기 카운트 신호의 하위 카운트에 해당하는 퓨즈 셋들을 1차로 구분하는 단계; 및
    상기 제어 신호에 따라 상기 카운트 신호의 상위 K+1번째 비트를 선택적으로 이용하여, 상기 1차 구분된 퓨즈 셋들 중 상기 제1 모드에서 사용되는 퓨즈 셋들을 2차로 구분하는 단계;를 포함하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 1차 구분된 퓨즈 셋들 중 상기 제1 모드에서 사용되는 퓨즈 셋들을 2차로 구분하는 단계는,
    상기 카운트 신호 중 상기 제1 모드에서 사용되는 퓨즈 셋들에 해당하는 카운트 신호 구간을 나타내는 구간 신호를 생성하는 단계를 포함하는 메모리 장치의 동작 방법
  19. 제18항에 있어서,
    상기 확인된 정보를 바탕으로 상기 구분된 퓨즈 셋들 중 타겟 퓨즈 셋을 선택하는 단계는,
    상기 구간 신호가 활성화된 구간에서, 상기 확인된 정보를 바탕으로 상기 카운트 신호 중 사용 가능한 퓨즈 셋에 해당하는 카운트 신호를 래치하는 단계를 포함하는 메모리 장치 동작 방법.
  20. 제15항에 있어서,
    상기 제1 동작 모드는 포스트 패키지 모드를 포함하는 메모리 장치의 동작방법.
KR1020170051611A 2017-04-21 2017-04-21 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법 KR20180118379A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170051611A KR20180118379A (ko) 2017-04-21 2017-04-21 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법
US15/806,559 US10535418B2 (en) 2017-04-21 2017-11-08 Memory device including repair circuit and operation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170051611A KR20180118379A (ko) 2017-04-21 2017-04-21 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법

Publications (1)

Publication Number Publication Date
KR20180118379A true KR20180118379A (ko) 2018-10-31

Family

ID=63852341

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170051611A KR20180118379A (ko) 2017-04-21 2017-04-21 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법

Country Status (2)

Country Link
US (1) US10535418B2 (ko)
KR (1) KR20180118379A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190017424A (ko) * 2017-08-11 2019-02-20 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 메모리 장치
EP4030436B1 (en) 2020-10-20 2024-05-29 Changxin Memory Technologies, Inc. Repair circuit and memory
CN115954037B (zh) * 2023-03-10 2023-06-09 上海泰矽微电子有限公司 提高efuse芯片良率的方法、装置和设备及存储介质

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499639B1 (ko) * 2003-04-21 2005-07-05 주식회사 하이닉스반도체 로오 리던던시 회로
KR100748460B1 (ko) * 2006-08-16 2007-08-13 주식회사 하이닉스반도체 반도체 메모리 및 그 제어방법
US8339880B2 (en) * 2008-02-22 2012-12-25 Hynix Semiconductor Inc. Circuit for controlling redundancy in semiconductor memory apparatus
KR101208954B1 (ko) * 2010-11-16 2012-12-06 에스케이하이닉스 주식회사 리페어 회로 및 그 제어 방법
KR20140078292A (ko) * 2012-12-17 2014-06-25 에스케이하이닉스 주식회사 퓨즈 리페어 장치 및 그 방법
KR20150018106A (ko) * 2013-08-09 2015-02-23 에스케이하이닉스 주식회사 리페어 회로를 포함한 반도체 메모리 장치
KR102160598B1 (ko) 2014-08-05 2020-09-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
KR20160074211A (ko) 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 포스트 패키지 리페어 장치
KR20160138617A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 스마트 셀프 리페어 장치 및 방법
KR20170036884A (ko) * 2015-09-18 2017-04-03 에스케이하이닉스 주식회사 리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템

Also Published As

Publication number Publication date
US20180308563A1 (en) 2018-10-25
US10535418B2 (en) 2020-01-14

Similar Documents

Publication Publication Date Title
KR102318237B1 (ko) 메모리 디바이스들의 소프트 포스트 패키지 리페어
US10403387B2 (en) Repair circuit used in a memory device for performing error correction code operation and redundancy repair operation
US9401227B2 (en) Post package repair device
US11645134B2 (en) Apparatuses and methods for fuse error detection
KR100745403B1 (ko) 반도체 메모리 장치 및 그 셀프 테스트 방법
CN111833957B (zh) 用于存储器装置的可配置相关联修复地址以及电路
KR102593957B1 (ko) 오티피 메모리 회로 및 이를 포함하는 반도체 장치
US7298658B2 (en) Semiconductor memory device using row redundancy and I/O redundancy scheme based on a preset order and a defect order
KR20190017424A (ko) 리페어 장치 및 이를 포함하는 반도체 메모리 장치
US7656220B2 (en) Semiconductor device employing fuse circuit and method for selecting fuse circuit system
KR20140059683A (ko) 메모리 장치 및 이의 테스트 방법
KR20140078292A (ko) 퓨즈 리페어 장치 및 그 방법
KR20180118379A (ko) 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법
US20120054562A1 (en) Semiconductor memory device
KR20160042221A (ko) 리페어 회로 및 이를 이용한 반도체 장치
US10825544B2 (en) Configurable post-package repair
US7013414B2 (en) Test method and test system for semiconductor device
CN113362883B (zh) 可配置软封装后修复(sppr)方案
US9570194B1 (en) Device for detecting fuse test mode using a fuse and method therefor
KR20140017075A (ko) 반도체 메모리 장치 및 그 동작 방법
US8830749B2 (en) Semiconductor memory device and method for controlling the same
US20220068428A1 (en) Latch circuit and memory device including the same
US11307919B2 (en) Fail information control circuit, semiconductor apparatus including the same, and fail information control method of semiconductor apparatus
KR20180038211A (ko) 퓨즈 회로, 리페어 제어 회로 및 이를 포함하는 반도체 장치