KR950003349B1

KR950003349B1 - 랜덤 억세스 메모리 장치

Info

Publication number: KR950003349B1
Application number: KR1019920016077A
Authority: KR
Inventors: 가즈히꼬 아베
Original assignee: 니뽄 덴끼 가부시끼가이샤; 세끼모또 다다히로
Priority date: 1991-09-10
Filing date: 1992-09-04
Publication date: 1995-04-10
Also published as: JP2853406B2; KR930006737A; US5293348A; JPH0574191A

Abstract

내용 없음.

Description

랜덤 억세스 메모리 장치

제1도는 첫째 종래 기술의 랜덤 억세스 메모리 장치의 배열을 보여주는 블럭 다이어그램.

제2도는 첫째 종래 기술의 랜덤 억세스 메모리 장치에 일체된 프로그램 회로 배열을 보여주는 회로 다이어그램.

제3도는 상기 프로그램 회로에 일체된 프로그램 유닛의 배열을 보여주는 회로 다이어그램.

제4도는 두번째 종래 기술의 랜덤 억세스 메모리 장치의 배열을 보여주는 블럭 다이어그램.

제5도는 본 발명에 따른 랜덤 억세스 메모리 장치의 배열을 보여주는 블럭 다이어그램.

제6도는 제5도에 도시된 억세스 메모리 장치의 블럭 어드레스 디코더 회로에 일체된 디코더 유닛을 보여주는 회로 다이어그램.

제7도는 본 발명에 따른 또다른 랜덤 억세스 메모리의 배열을 보여주는 블럭 다이어그램.

제8도는 제7도에 도시된 랜덤 억세스 메모리 장치의 블럭 어드레스 디코더 회로에 일체된 디코더 유닛을 보여주는 회로 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

33 : 로우 어드레스 버퍼 회로 36 : 컬럼 어드레스 디코더 회로

38 : 블럭 어드레스 디코더 회로 43 : 입력/출력 데이타 버퍼 회로

본 발명은 랜덤 억세스 메모리 장치, 특히, 그곳에서 일체된 용상 메모리 셀에 관한 것이다.

현대 반도체 기술은 랜덤 억세스 메모리 장치의 회로부품을 최소화하며, 따라서, 상기 메모리 셀 어레이는 집적 밀도가 증가되어 왔다. 상기 반도체 웨이퍼의 크리스탈 결함은 최소화된 메모리 셀에 침투하는데 매우 신뢰성이 있다. 상기 용장 기술은 결함 생산을 구조하기 위해 개발되어져 왔다.

제1도는 용장 메모리 셀을 가진 랜덤 억세스 메모리 장치의 일반적 예를 도시하며 데이타 기억 설비와 주변 유닛을 포함한다. 상기 데이타 기억 설비는 블럭 어드레스에 할당된 다수의 정규 메모리 셀 블럭 11, 12, … 및 1n, 용장 메모리 셀 블럭(2)을 가지며, 정규의 메모리 셀 블럭(11) 내지 1n의 각각은 로우 및 컬럼으로 배열된 다수의 정규 메모리 셀로부터 제조된다. 상기 용장 메모리 세르 블럭(2)은 또한 로우 및 컬럼으로 배열된 다수의 용장 메모리 셀에서 제조되고, 결함 정규 메모리 셀의 각 컬럼은 용장 메모리 셀의 컬럼 중 하나로 대치 가능하다. 다른말로 하면, 상기 용장 메모리 셀 블럭(2)은 모든 정규 메모리 셀 블럭(11) 내지 (1n) 사이에서 공유된다. 로우 어드레스 및 컬럼 어드레스는 정규 메모리 셀 또는 용장 메모리 셀에 의해 점령된 각각의 메모리 셀 블럭(11) 내지 (1n) 또는 (2)의 메모리 위치를 표시한다.

상기 주변 유닛은 어드레싱 서브 유닛과 데이타 전송 서브 유닛으로 갈라진다. 즉, 외부 로우 어드레스 비트 AXO 내지 AXi 및 외부 컬럼 어드레스 비트 AYO 내지 AYj는 각각 로우 어드레스 버퍼 회로(2)와 컬럼 어드레스 버퍼 회로(3)에 기억되고, 상기 로우 및 컬럼 어드레스 버퍼 회로(2, 3)는 미리 디코드된 어드레스 신호 ACXO 내지 ACXi/ADXO 내지 ADXi 및 ACYO 내지 ACYi/ACYO 내지 ACYj를 발생한다. 상기 미리 디코드된 로우 어드레스 신호들 ADXO 내지 ADXi는 각각 미리 디코드된 로우 어드레스 신호 ACXO 내지 ACXi의 보충 신호이고, 미리 디코드된 컬럼 어드레스 신호들 ADYO 내지 ADYj는 미리 디코드된 컬럼 어드레스 신호 ACYO 내지 ACYj에 대한 보충 신호이다. 상기 정규 메모리 셀 블럭(11) 내지 (1n)은 각각 정규 로우 어드레스 디코더 회로 41, 42,… 및 4n과 관련되고, 용장 메모리 셀 블럭(2)은 또한 용장 로우 어드레스 디코더 회로(5)와 관계한다. 상기 미리 디코드된 어드레스 신호들 ACXO 내지 ACXi/ADXO내지 ADXi는 로우 어드레스를 표시하고, 정규 로우 어드레스 디코더 회로(41) 내지(4n) 뿐 아니라, 용장 로우 어드레스 버퍼 회로(5)이 공급된다. 상기 정규 로우 어드레스 디코더 회로 각각은 관계된 정규 메모리 셀 블럭 11, 12, …도는 1n으로부터 로우 어드레스를 할당하는 정규 메모리 셀의 로우를 선택하고, 용장 로우 어드레스 디코더 회로(5)는 또한 상기 용장 메모리 셀 블럭(2)으로부터 로우 어드레스를 할당하는 용장 메모리 셀의 로우를 선택한다.

상기 컬럼 어드레스 버퍼 회로(3)는 컬럼 어드레스 디코더 회로(6), 블럭 어드레스 디코더 회로(7) 및 프로그램 회로(8)에 관계한다. 상기 메모리 셀 블럭(11) 내지 (1n) 각각은 블럭 어드레스를 할당하며, 각각의 정규 메모리 셀 블럭(11, 12, …) 또는 (1n)의 정규 메모리 셀 컬럼은 각각 할당된 컬럼 어드레스이다. 상기 외부 컬럼 어드레스 비트는 블럭 어드레스를 표시하는 고등급 비트와 컬럼 어드레스를 표시하는 저등급 비트로 구성되고, 미리 디코드된 어드레스 신호 ADYO 내지 ACYj 및 ADYO 내지 ADYj는 부분적으로 컬럼 어드레스 디코더 회로(6)에 공급되며, 상기 컬럼 어드레스 디코더 회로(6)는 각각의 정규 메모리 셀 블럭 11 내지 1n으로부터 정규 메모리 셀의 컬럼을 선택하기 위해 신호 CSS를 선택하는 컬럼을 발생한다. 미리 디코드된 어드레스 신호 ACYO 내지 ACYj 및 ADYO 내지 ADYj의 나머지 부분은 블럭 어드레스 디코더 회로(7)에 공급되고, 상기 블럭 어드레스 디코더 회로(7)는 상기 메모리 셀 블럭(11) 내지 (1n) 중 하나를 선택하기 위해 신호 BSS를 선택하는 블럭을 발생한다. 미리 디코드된 어드레스 신호 ACYO 내지 ACYj 및 ACYO 내지 ADYj 모두는 프로그램 회로(8)에 공급된다.

상기 프로그램 회로는 상기 용장 메모리 셀의 컬럼과 대치된 용장 메모리 셀 결정 컬럼에 할당된 다수의 컬럼 및 블럭 어드레스 셀을 기억한다.

상기 프로그램 회로(8)의 회로 장치는 제2도에 설명되며, 다수의 프로그램 유닛 81, 82, …및 8m과 NAND게이트 NA1을 구비한다. 상기 다수의 프로그램 유닛 (81) 내지 (8m)은 각각 다수의 블럭 및 컬럼 어드레스 셋을 기억하며 각각은 용장 메모리 셀 컬럼에 관계한다. 프로그램 유닛(81) 내지 (8m) 모두는 서로 회로 장치와 유사하며, 프로그램 유닛(81) 내지 (8m) 각각은 다수의 프로그램 서브-유닛 (80O) 내지 (80j), NAND 게이트 NA2 및 인버터 IV1을 갖는다. 상기 미리 디코드된 어드레스 신호 ACYO/ADYO 내지 ACYj/ADYj은 프로그램 서브-유닛(800) 내지 (80j)에 연결되며, 미리 디코드된 어드레스 신호 ACYO/ADYO 또는 ACYj/ADYj 각각의 셋은 용장 메모리 셀의 컬럼중 하나와 대치하는 컬럼중 하나에 할당된 블럭 및 컬럼 어드레스의 비트중 하나와 비교한다. 미리 디코드된 어드레스 신호 ACYO/ADYO 내지 ACYj/ADTj가 용장 메모리 셀의 컬럼중 하나에 대치하여 블럭 및 컬럼 어드레스를 표시하는 경우, 관련 프로그램 유닛의 프로그램 서브 유닛(80O) 내지 (80j) 모드는 로직 "1" 레벨의 출력 신호를 NAND 게이트 NA2에 공급하며, NAND 게이트 NA2는 그로부터의 출력 신호를 로직 "0" 레벨에 공급한다. 로직 "0" 레벨의 출력 신호를 가지고, 상기 인버터 IV1은 로직 "1" 레벨에 대응하는 고전압 레벨에 대해 신호 SY1 내지 SYn을 선택하는 용장 컬럼 중 하나를 시프트하며, 상기 NAND 게이트 NA1은 요구 신호 KL을 로직 "1" 레벨에 대응한 고전압 레벨에 시프트한다.

제3도는 상기 프로그램 서브-유닛 (80j)의 회로 장치를 설명하며, 상기 프로그램 서브-유닛(80j)은 퓨즈 소자 F와 전원 전압 레벨 Vdd의 소스와 그라운드 전압 라인 사이에 연결된 n채널 증진형 스위칭 트랜지스터 QN1의 직렬 조합을 포함하며, 인버터 IV2는 n-채널 증진형 스위칭 트랜지스터 QN1을 제어하기 위한 드레인 노드 N1에서 전압 레벨에 응답하며, 상기 인버터 IV2의 출력 노드와 함께 입력 노드에서 연결된 인버터 IV3, 및 미리 디코드된 어드레스 신호 ACj 또는 ADj 중 하나를 출력 로드 N2에서 선택적으로 전달하기 위한 전달 게이트 TG1 및 TG2를 구비한다. 상기 블럭 및 컬럼 어드레스의 비트가 로직 "1" 레벨의 데이타 비트를 기억하기 위한 로직 "1" 레벨인 경우에, 상기 퓨즈 소자 F가 깨지고, 드레인 노드 N1은 전원 전원 레벨 Vdd의 소스에서 격리된다. 그때, 상기 인버터는 드레인 노드 N1을 로직 "1" 레벨에 대응한 그라운드 전압 레벨에 고정시키도록 n-채널 증진형 스위칭 트랜지스터 QN1에 공급된 로직 "0" 신호를 발생한다. 상기 로직 "0" 신호는 또한 로직 "1" 신호를 발생하기 위한 인버 IV3에 공급되며, 로직 "0" 신호 및 로직 "1" 신호는 전달 게이트 TG1 및 TG2에 공급된다. 이 상태에서, 상기 전달 게이트 TG2는 턴온되고, 론 전달 게이트 TG3는 오프로 남아 있는다. 그러므로, 오부 컬럼 어드레스 비트가 로직 "1"레벨인 경우, 상기 대응 컬럼 어드레스 비트는 상기 프로그램 서브-유닛(80j)에 기억된 비트와 일치하며, 미리 디코드된 어드레스 신호 ACYj는 전달 게이트 TG2를 통해 출력 신호로서 출력 노드 N2에 전달된다.

그로므로, 상기 대응 외부 컬럼 어드레스 비트가 로직 "0" 레벨인 경우, 상기 전달 게이트 TG2는 로직 "0" 레벨의 미리 디코드된 어드레스 신호 ADYj를 전달하며, 상기 프로그램 서브-유닛(80j)의 출력 신호는 로직 "0" 레벨로 존재한다. 다른말로 하면, 프로그램 서브-유닛 (80j)이 로직 "0" 레벨의 비트인 경우, 상기 퓨즈 소자 F는 전원 전압 레벨 Vdd의 소스와 함께 드레인 노드 N1을 전도시키며, 상기 인버터 IV2는 로직 "0" 신호가 발생한다. 상기 로직 "0" 신호는 오프로 유지하기 위해 n-채널 증진형 스위칭 트랜지스터 QN1을 허용하고, 인버터 IV3는 로직 "1" 신호로 발생한다. 이 상태에서는, 상기 전달 게이트 TG1이 턴온되고, 다른 전달 게이트 TG2는 턴오프된다. 그러므로 미리 디코드된 어드레스 신호 ADYj는 출력 노드 N2에 전달되고, 프로그램 서브-유닛 80j의 출력 신호는 상기 미리 디코드된 어드레스 신호 ADYj와 일치한다. 상기 대응 컬럼 어드레스 비트는 로직 "0" 레벨인 경우, 상기 대응 컬럼 어드레스 비트는 프로그램 서브-유닛 80j에 기억된 비트와 일치하며, 프로그램 서브-유닛 80j의 출력 신호는 로직 "1" 레벨에 시프트된다. 그러므로, 상기 대응 컬럼 어드레스 비트가 로직 "1" 레벨인 경우, 상기 대응 컬럼 어드레스 비트는 프로그램 서브-유닛 80j에 기억된 비트와 일치하지 않고, 상기 미리 디코드된 어드레스 신호 ADYj는 그로부터 출력 신호로서 출력 노드 N2에 전달된다. 따라서, 로직 "1" 레벨의 출력 신호는 프로그램 서브-유닛에 기억된 비트와 대응 컬럼 어드레스 비트 사이의 일치를 표시한다. 그러므로, 프로그램 서브-유닛(80O) 내지 (80j)에 기억된 모든 비트들은 결함 정규 메모리 셀의 컬럼에 할당된 블럭 및 컬럼 어드레스를 표시하는 모든 컬럼 어드레스와 일치할 경우, 로직 "1" 레벨의 출력 신호는 프로그램 서브-유닛(80O) 내지(80j)에서 NAND 게이트 NA1에 공급된다. 따라서, 불일치의 경우에, 적어도 하나의 출력 신호들은 로직 "0" 레벨이고 상기 NAND 게이트 NA1은 그로부터의 출력 신호를 로직 "1" 레벨로 시프트한다.

상기 데이타 전송 서브-유닛은 각각 정규 메모리 셀 블럭(11) 내지 (1n)과 관계한 정규 컬럼 선택기 회로(91, 92, … , 9n)와, 상기 정규 컬럼 선택기 회로(91) 내지 (9n)에 연결된 정규 감지 증폭기/기록 구동기 회로(101, 102, …, 10n) 용장 메모리 셀 블럭(2)에 연결된 용장 컬럼 선택기 회로(11), 용장 컬럼 선택기 회로(11)에 연결된 용장 감지 증폭기/기록 구동기 회로(101) 내지 (10n)과 용장 감지 증폭기/기록 구동기 회로(12) 사이에서 공유된 입력/출력 데이터 버퍼 회로(13)를 구비한다. 상기 정규 로우 어드레스 디코더 회로(41) 내지 (4n)과 정규 감지 증폭기/기록 구동기 회로(101) 내지 (10n)은 선택적으로 블럭 선택 신호 BSS를 인에이블하고, 정규 컬럼 선택기 회로(91) 내지 (9n)은 각각의 정규 메모리 셀 블럭 (11) 내지 (1n)로부터 컬럼 어드레스를 할당된 컬럼을 선택하기 위해 컬럼 선택 신호 CCS에 응답한다.

정규 메모리 셀의 소정 컬럼이 용장 메모리 셀의 컬럼과 대치되지 않는 경우에, 상기 컬럼 어드레스 디코더 회로(6)와 블럭 어드레스 디코더 회로(7)가 동시에 인에이블 되며, 상기 블럭 어드레스 디코더 회로(7)는 정규 로우 어드레스 디코더 회로(41) 내지 (4n)중 하나와 정규 감지 증폭기/기록 구동기 회로(101) 내지 (10n)중 하나를 인에이블하다. 판독 위상 동작에서, 상기 인에이블된 정규 로우 어드레스 디코더 회로는 미리 디코드된 어드레스 신호 ACXO 내지 ACXi/ADXO 내지 ADXi에 응답하며, 데이타 비트는 관련된 메모리 셀 블럭의 정규 메모리 셀에서 그곳에서 연결된 디지틀 라인 쌍까지 판독된다. 상기 관련된 컬럼 선택기 회로는 컬럼 선택 신호 CSS에 응답하며, 관련된 정규 감지 증폭기/ 기록 구동기 회로에 대해 상기 디지트 라인쌍의 데이타 비트중 하나를 선택한다. 선택된 데이타를 표시하는 미분 전압은 감지 증폭기에 의해 발생되며, 발생된 미분 전압은 입력/출력 데이타 버퍼 회로(13)에 의존한다. 상기 판독 데이타 비트는 입력/출력 데이타 버퍼 회로(13)로부터 유도된다. 다른말로 하면, 랜덤 액세스 메모리 장치가 기록-인위상 동작시, 기록-인 데이타 비트가 중계되며, 상기 선택된 워드 라인에 연결된 선택된 정규 메모리 셀 블럭의 정규 메모리 셀중 하나에 기록된다.

다른말로 하면, 상기 결함 정규 메모리 셀의 컬럼이 각각 용장 메모리 셀의 컬럼과 대치되는 경우에, 상기 프로그램 회로(8)는 퓨즈 소자 F의 선택적인 브레이킹에 의해 결함 정규 메모리 셀의 컬럼에 할당된 블럭 및 컬럼 어드레스의 셋을 기억한다. 상기 랜덤 억세스 메모리 장치가 판독 위상으로 설정되는 경우, 상기 미리 디코드된 어드레스 신호 ACYO 내지 ACYj/ADYO 내지 ADYj는 프로그램 회로(8)에 대해 외부 컬럼 어드레스 비트에 의해 표시된 블럭 및 컬럼 어드레스를 공급한다. 상기 프로그램 회로(8)는 블럭 및 컬럼 어드레스와 거기에 기억된 블럭 및 컬럼 어드레스 셋을 비교한다. 상기 블럭 및 컬럼 어드레스가 블럭 및 컬럼 어드레스의 어떤 셋과 일치하지 않는 경우, 상기 블럭 및 컬럼 어드레스 디코더회로(7, 6)는 여기에 기술된 회로로서 동작한다. 따라서, 상기 블럭 및 컬럼 어드레스가 블럭 및 컬럼 어드레스 셋중 하나와 매치되지 않는 경우, 상기 프로그램 회로(8)는 요구된 신호 KL와 함께, 컬럼 및 블럭 어드레스 디코더 회로(6, 7)을 디스에이블하고, 용장 로우 어드레스 디코더 회로(5)와 용장 컬럼 선택기 회로(11)를 인이이블한다. 그때, 미리 디코드된 어드레스 신호 ACXO 내지 ACXi/ADXO 내지 ADXi는 용장 로우 어드레스 디코더(5)에 의해 디코드된다. 데이타 비트는 용장 메모리 셀에서 용장 컬럼 선택기 회로(11)까지 판독된다. 상기 프로그램 회로(8)는 상기 데이타 비트중 하나가 용장 감지 증폭기/기록 구동기 회로(12)에 전달하기 위해 용장 컬럼 선택기 회로(11)를 야기하고, 판독 데이타 비트를 표시하는 발생된 미분 전압은 용장 감지 증폭기/기록 구동기 회로(12)에서 입력/출력 데이타 버퍼 회로(13)까지 전달한다. 상기 랜덤 억세스 메모리 장치는 기록-인 위상으로 설정되는 경우에, 기록-인 데이타 비트가 전파되고, 상기 용장 메모리 셀중 하나에 기억된다.

따라서, 종래 기술의 랜덤 억세스 메모리 장치는 상기 용장 메모리 셀 블럭(2)의 컬럼중 하나와 함께 어떤 정규 메모리 셀 블럭의 결함 정규 메모리 셀의 컬럼에 대치하여 배열되며, 상기 용장 메모리 셀의 컬럼은 모든 정규 메모리 셀 블럭 (11) 내지 (1n)에 대해 이용할 수 있다. 그러므로, 상기 용장 컬럼 선택기 회로(11) 및 용장 감지 증폭기/기록 구동기 회로(12)는 용장 메모리 셀 블럭(2)에 대해 분배되지 않으며, 그것에 의해 점령된 실제 이스테이트는 무시되지 않는다.

제4도는 또다른 종래 기술의 랜덤 억세스 메모리 장치를 설명하며, 제4도에 도시된 종래 기술의 랜덤 억세스 메모리 장치는 용장 메모리 셀 블럭(20)을 제외하고는 첫째 랜덤 액세스 메모리 장치와 유사하다. 상기 두째 종래 기술의 랜덤 억세스 메모리 장치의 부품 회로는 자세히 상술하지 않은 첫째 종래 기술의 랜덤 억세스 메모리 장치의 대웅 부품 회로를 표시하는 같은 참고 번호로 라벨된다. 상기 용장 메모리 셀 블럭(20)은 용장 메모리 셀 보조-블럭(201) 내지 (20n)으로 나누어지며, 상기 용장 메모리 셀 보조-블럭(201) 내지 (20n)은 각각 정규 메모리 셀 블럭 (11) 내지 (1n)으로 일체된다. 상기 배열된 두째 종래 기술의 랜덤 억세스 메모리 장치는 어떤 용장로우 어드레스 디코더 회로와 어떤 감지 증폭기/기록 구동기 회로를 요구하지 않으며, 상기 용장 컬럼 선택기 회로는 선택적으로 정규 컬럼 선택기 회로에 일체된 전달 트랜지스터의 다수의 셋으로 브로큰되며, 이를 이유로, 어떤 실제 이스테이트는 용장 로우 어드레스 디코더 회로뿐 아니라 감지 증폭기/기록 구동기 회로에 할당되지 않으며, 상기 메모리 셀 어레이는 집적 밀도를 증가시킨다.

그러므로, 결함 정규 메모리 셀이 상기 정규 메모리 셀 블럭(11) 내지 (1n)중 하나에 집중되는 경우에, 그로부터 할당된 용장 메모리 서브-블럭은 상기 결함 정규 메모리 셀의 컬럼이 상기 용장 메모리 서브 블럭의 컬럼보다 넘버가 작아지도록 랜덤 억세스 메모리 장치를 구조한다. 그러므로, 상기 결함 정규 메모리 셀의 컬럼이 상기 용장 메모리 서브-블록의 컬럼보다 넘버가 큰 경우에, 상기 랜덤 억세스 메모리 장치는 또다른 용장 메모리 셀 보조 블럭이 사용되지 않을 때 조차도 인페리어 생성물로서 거부된다. 이를 이유로, 상기 용장 메모리 셀 블럭(20)은 상기 랜덤 억세스 메모리 장치를 구조하지 않으며, 여기서 결함 정규 메모리 셀은 정규 메모리 셀 블럭중 하나에 집중되고 생성물은 첫째 종래 기술의 랜덤 억세스 메모리 장치로서 증진되지 않는다. 따라서, 상기 정규 메모리 셀의 집적 밀도와 생성물 간의 트레이드-오프가 존재한다.

본 발명의 중요한 목적은 생성의 손해없이 정규 메모리 셀 어레이의 집적 밀도를 개선하는 랜덤 억세스 메모리 장치를 제공하는 것이다.

상기 목적을 이루기 위해, 본 발명은 결함 정규 메모리 셀의 컬럼과 용장 메모리 셀의 컬럼이 다른 정규 메모리 셀 블럭과 관련될 때 조차도 관련된 감지 증폭기/기록 구동기 회로와 함께 용장 메모리 셀의 컬럼에 연결된다.

본 발명에 따르면, 랜덤 억세스 메모리 장치를 제공하며, 상기 장치는 (a) 각각 할당된 블럭 어드레스의 다수의 정규 메모리 셀 블럭을 구비하며, 각각은 할당된 컬럼 어드레스의 정규 메모리 셀의 칼럼을 가지며, 상기 용장 메모리 셀은 각각 데이타 비트를 기억하고, 다수의 정규 메모리 셀 블럭의 어떤 하나의 정규 메모리 셀중 하나가 전술된 컬럼중 하나가 적어도 하나의 결함 정규 메모리 셀을 포함할 때 용장 메모리 셀의 적어도 하나와 대치되며, (c) 다수의 로우 어드레스 디코더 회로는 다수의 정규 메모리 셀중 전술된 하나와 다수의 정규 메모리 셀 블럭중 다른 것에 관계 다수의 로우 어드레스 디코더 회로를 가지며, 블럭 어드레스 중 하나를 표시하는 블럭 선택 신호를 인에이블하고, (d) 다수의 정규 메모리 셀 블럭과 관계된 다수의 컬럼 선택기 회로를 가지며, 각각은 관련된 정규 메모리 셀 블럭으로부터 정규 메모리 셀 컬럼을 선택하기 위해 컬럼 어드레스중 하나를 표시하는 컬럼 선택 신호에 응답하며, (d) 적어도 하나의 용장 메모리 셀중 하나를 가지며, 상기 용장 메모리 셀에 기억된 데이타 비트의 하나를 전달하기 위한 용장 컬럼 선택 신호에 응답하며, 적어도 하나의 용장 메모리 셀중 하나의 컬럼에 연결된 적어도 하나의 전달 수단을 구비하며 (f)판독 모드 및 기록 모드 동작에 대해 다수의 컬럼 선택기 회로에 연결된 다수의 증폭기 수단을 가지며, 다수의 증폭기 수단중 하나는 상기 전달 수단에 연결되고, 다수의 증폭기 수단은 선택적으로 블럭 선택 신호로 인에이블되며, 적어도 하나의 결함 정규 메모리 셀을 포함하는 정규 메모리 셀의 컬럼중 하나에 할당된 블럭 및 컬럼 어드레스 셋을 기억하는 프로그램 회로를 가지며, 블럭 및 컬럼 어드레스가 블럭 및 컬럼 어드레스 셋과 일치하는지 아닌지를 보여주기 위해 외부 어드레스 비트에 의해 표시된 블럭 및 컬럼 어드레스를 비교하며, 상기 프로그램 회로는 상기 블럭 및 컬럼 어드레스가 블럭 및 컬럼 어드레스 셋과 일치할 때 디스에이블 신호와 용장 컬럼 선택 신호를 발생하며, 디스에이블 신호 부재시 컬럼 어드레스중 하나를 표시하는 외부 어드레스 비트부분에 기초하여 활성 레벨로 상기 컬럼 선택 신호를 선택적으로 시프팅하는 컬럼 어드레스 디코더 회로를 가지며, 디스에이블 신호 부재시 블럭 어드레스중 하나를 표시하는 외부 어드레스 비트중 다른 것에 기초하여 활성 레벨로 블럭 선택 신호를 선택적으로 시프팅하는 블럭 어드레스 디코더 회로를 가지며, 상기 어드레스 디코더 회로는 활성 레벨로 적어도 하나의 용장 메모리 셀 컬럼과 관계된 다수의 정규 메모리 셀 블럭중 하나를 표시하는 블럭 선택 신호중 하나를 시프팅하기 위해 디스에이블 신호의 존재시 용장 컬럼 선택 신호에 응답한다.

본 발명에 따른 랜덤 억세스 메모리 장치의 특징 및 장점은 첨부된 도면과 협조하여 상세한 설명에 따라 더욱 자세히 이해될 수 있다.

도면의 제5도를 참고로 하면, 본 발명을 실현하는 랜덤 억세스 메모리 장치는 데이타 기억 설비 및 주변 유닛을 포함한다. 상기 데이타 기억 설비는 블럭 어드레스에 할당된 다수의 정규 메모리 셀 블럭(301, 302, 303, … 및 30n)을 포함하며, 상기 정규 메모리 셀 블럭(301) 내지 (30n) 각각은 로우 및 컬럼으로 배열된 다수의 정규 메모리 셀로부터 제조된다. 제5도의 버블은 정규 메모리 셀에 대한 표준이다. 용장 메모리 셀 블럭(31)은 정규 메모리 셀 블럭(301) 내지 (30n)과 관계하여 제공되며 상기 정규 메모리 셀 블럭(301) 내지 (30n)과 관련하여 다수로 용장 메모리 셀 서브-블럭(311, 312, 313, 31n)으로 나누어진다. 상기 용장 메모리 셀 블럭(31)은 용장 메모리 셀의 컬럼에서 제조되며 상기 용장 메모리 셀의 컬럼 각각은 이순간에서 용장 메모리 셀 보조-블럭(311) 내지 (31n)중 하나를 형성한다. 결함 정규 메모리 셀의 어떤 컬럼은 상기 용장 메모리 셀의 컬럼중 하나와 대치 가능하다. 다른말로 하면, 상기 용장 메모리 셀 블럭(31)은 모든 정규 메모리 셀 블럭(301) 내지 (30n) 사이에서 공유된다. 다수의 워드 라인 셋은 각각 정규 메모리 셀 블럭(301) 내지 (30n)에 관계하며 각 셋의 워드 라인 WLI 내지 WLS는 상기 관련된 정규 메모리 셀 블럭의 정규 메모리 셀의 각각의 로우 뿐 아니라 각각의 용장 메모리 셀에 결합된다. 다수의 디지트 라인쌍은 또한 정규 메모리 셀 블럭(301) 내지 (30n)에 관계하며 상기 각 셀의 디지틀 라인쌍 D1 내지 Dt는 관련된 정규 메모리 셀 블럭의 정규 메모리 셀의 컬럼에 결합된다. 그러므로, 상기 용장 메모리 셀의 컬럼은 용장 디지트 라인쌍 RB_x에 결합된다. 로우 어드레스는 모든 정규 메모리 셀 블록(301) 내지 (30n)의 대응 워드 라인에 할당되며, 컬럼 어드레스는 또한, 모든 정규 메모리 셀 블럭의 대응 컬럼에 할당된다. 그러므로 로우 어드레스 및 컬럼 어드레스는 매 정규 메모리 셀 블럭(301, 302, 303, … 또는 30n)으로부터 정규 메모리 셀을 선택한다.

상기 주변 유닛은 어드레싱 서브-유닛과 데이타 전송 서브-유닛으로 나누어진다. 이상적으로, 외부 로우 어드레스 비트 AXO 내지 AXi 및 외부 컬럼 어드레스 비트 AYO 내지 AYj는 각각 로우 어드레스 버퍼 회로(33) 및 컬럼 어드레스 버퍼 회로(34)에 기억되며, 상기 로우 및 컬럼 어드레스 버퍼 회로(33, 34)는 미리 디코드된 로우 어드레스 신호 ACXO 내지 ACXi/ADXO 내지 ADXi 및 미리 디코드된 컬럼 어드레스 신호 ACYO 내지 ACYi/ADYO 내지 AOYj를 발생한다. 상기 미리 디코드된 로우 어드레스 신호 ADXO 내지 ADXi는 미리 디코드된 로우 어드레스 신호 ACXO 내지 ACXi의 보충 신호이며, 미리 디코드된 컬럼 어드레스 신호 ADYO내지 ACYj는 미리 디코드된 컬럼 어드레스 신호 ACYO 내지 ACYj에 대한 보충 신호이다. 상기 정규 메모리 셀 블럭(301) 내지 (30n)은 각각 미리 디코드된 정규 로우 어드레스 디코더 회로(351, 352, 353, …, 35n)에 관계하며, 상기 로우 어드레스 디코더 회로(351) 내지 (35n)은 선택적으로 관련된 워드 라인 WL1 내지 WLS의 셋은 구동한다. 상기 미리 디코드된 어드레스 신호들 ACXO 내지 ACXi/ADXO 내지 ADXi는 상기 정규 메모리 셀 블럭(301) 내지 (30n)의 대응 워드 라인에 할당된 로우 어드레스를 표시하며, 정규 로우 어드레스 디코더 회로(351) 내지 (35n)에 공급된다. 그러므로, 어떤 용장 로우 어드레스 디코더 회로는 본 발명에 따른 랜덤 억세스 메모리 장치와 협조하지 않는다.

상기 컬럼 어드레스 버퍼 회로(34)는 컬럼 어드레스 디코더 회로(36) 블럭 어드레스 디코더 회로(37) 및 프로그램 회로(38)와 관계한다. 각각의 메모리 셀 블럭 (301) 내지 (30n)은 블럭 어드레스를 할당하며, 각각의 정규 메모리 셀 블럭(301, 302, 303, 또는 30n의 정규 메모리 셀의 컬럼은 각각 여기에 기술된 바와같이 할당된 컬럼 어드레스이다. 상기 외부 컬럼 어드레스 비트는 컬럼 어드레스를 표시하는 하부 등급과 블럭 어드레스를 표시하는 상부 등급 비트를 구성하며, 상기 미리 디코드된 어드레스 신호 ACYO 내지 ACYj및 ADYO 내지, ADYj는 부분으로 컬럼 어드레스 디코더 회로(38)에 공급되며, 상기 컬럼 어드레스 디코더 회로(36)는 각각의 정규 메모리 셀블럭(301) 내지 (30n)으로부터 정규 메모리 셀의 대응 컬럼은 선택하기 위해 컬럼 선택 신호 CSS를 발생한다. 상기 어드레스 디코드된 신호 ACYO 내지 ACYj 및 ADYO 내지 ADYj의 나머지 부분은 상기 블럭 어드레스 디코더 회로(37)에 공급되며, 상기 블럭 어드레스 디코더 회로(37)는 상기 메모리 셀 블럭(11) 내지 (1n)중 하나를 선택키 위해 블럭 선택 신호 BSSO 내지 BSSn을 발생한다. 그러므로, 모든 어드레스 디코드된 신호 ACYO 내지 ACYj 및 ADYO 내지 ADYj는 프로그램 회로(38)에 공급되며, 상기 프로그램 회로는 상기 용장 메모리 셀의 컬럼에 대치하는 결함 정규 메모리 셀의 컬럼에 할당된 다수의 컬럼 및 블럭 어드레스의 셋을 기억하는 것이 가능하다. 상기 프로그램 회로(38)는 제2도 및 제3도에 도시된 첫째 종래 기술의 랜덤 억세스 메모리 장치의 회로 장치와 유사하며. 상기 외부 컬럼 어드레스 비트가 결함 정규 메모리 셀의 컬럼중 하나에 할당된 블럭 및 컬럼 어드레스를 표시할 때 디스에이블 신호 KL 및 용장 컬럼 선택 신호를 SY1 내지 SYn을 발생한다.

제6도는 상기 블럭 디코더 회로(37)에 일체된 디코더 유닛(37m)을 설명하며, NAND게이트, NA3, NOR 게이트 NRl 및 NR2 및 인버터 IV4를 구비한다. 상기 디코더 유닛 (37m)은 정규 메모리 셀 블럭 30i 중 하나에 관계하여 취해지며, 따라서, 상기 첨자 "m"은 1에서 n까지 선택된다. 상기 다른 디코더 유닛은 각각 다른 정규 메모리 셀 블럭에 관계하며, 다른 디코더 유닛은 상기 디코더(37m)에 대한 회로 장치와 유사하다. 미리 디코드된 컬럼 어드레스 신호의 상부 등급은 선택적으로 NAND 게이트 NA3에 공급되며, 디스에이블 신호 KL 및 용장 컬럼 선택 신호 SYm중 하나는 NOR 게이트 NR1 및 NR2에 공급된다. 상기 첨자은 1에서 n까지 선택된다. 미리 디코드된 컬럼 어드레스 신호의 상부 등급이 정규 메모리 셀 블럭(30m)을 표시하는 경우 NAND 게이트 NA3에 공급된 미리 디코드된 모든 컬럼 어드레스 신호는 로직 "1" 레벨을 가지며 NAND 게이트 NA3는 NOR 게이트 NR1에 로직 "1"을 공급한다. 상기 외부 컬럼 어드레스 비트가 결함 정규 메모리 셀의 컬럼중 하나를 표시하지 않는 경우, 디스에이블 신호 KL은 로직 "0" 레벨로 남아 있으며, NOR 게이트 NR1은 다른 NOR 게이트 NR2에 로직 "1" 비트를 공급한다. 이 상태에서, 상기 용장 컬럼 선택 신호 SYm은 로직 "0" 레벨로 남아 있으며 NOR 게이트 NR2는 로직 "0" 비트를 인버터 IV4에 공급한다. 상기 용장 컬럼 선택 신호 SYm은 용장 메모리 셀 보조 블럭(31m)을 표시하며 여기서 첨자는 1과 n 사이이다. 그때, 상기 인버터는 블럭 선택 신호 BBSm을 발생하며, 여기서, 첨자은 1과 n 사이이다. 그러므로, 상기 외부 컬럼 어드레스 비트가 상기 결함 정규 메모리 셀중 하나에 할당된 블럭 및 컬럼 어드레스를 표시하는 경우, 상기 디스에이블 신호 KL은 로직 "1" 레벨로 시프트되고, NOR 게이트 NR1은 다른 입력 노드에서 로직 레벨을 무시하는 로직 "0" 비트를 발생한다. 다른말로 하면, 상기 NAND 게이트 NA3는 미리 디코드된 컬럼 어드레스 신호의 상부 등급 비트에 응답하지 않으며, NR게이트 NR2는 로직 "0" 비트로 인에이블 된다. 상기 프로그램 회로(38)가 상기 프로그램 회로 (38)에 기억된 다수의 블럭 및 컬럼 어드레스 셋중 하나와 일치하는 외부 컬럼 어드레스 비트에 의해 표시된 블럭 및 컬럼 어드레스를 인식하는 경우, 상기 프로그램 회로(38)는 용장 컬럼 선택 신호 SYm을 로직 "1" 레벨로 시프트하며, NOR 게이트 NR2는 로직 "0" 비트를 인버터 IV4에 공급하고, 상기 인버터 IV4는 블럭 선택 신호 BSSi를 활성 로직 "1" 레벨로 시프트한다. 다른말로 하면, 또다른 용장 메모리 셀 보조 블럭이 상기 프로그램 회로(38)에 의해 선택되는 경우, 상기 용장 컬럼 선택 신호 BSSm은 로직 "0" 레벨로 남아 있으며, NOR 게이트 NR2는 블럭 선택 신호 BSSi를 불활성 로직 "0" 레벨로 시프트하기 위해 인버터 IV4를 야기한다. 따라서, 상기 블럭 어드레스 디코더 회로(37)는 억세스 가능하게 하는 용장 메모리 셀 서브 블럭 (311) 내지 (31n)중 하나를 허용한다. 상기 결함 메모리 셀의 컬럼과 용장 메모리 셀 보조 블럭이 다른 정규 메모리 셀 블럭에 관계되는 경우 조차도, 본 발명의 블럭 어드레스 디코더 회로(37)는 용장 메모리 셀 서브 활력과 함께 결함 정규 메모리 셀의 컬럼에 대치된다.

상기 데이터 전송 서브-유닛은 정규 메모리 셀 블럭(301) 내지(30n)과 관련된 정규 컬럼 선택 회로(391, 392, 393, …39n)를 포함하며, 또한 정규 컬럼 선택 회로(391) 내지 (39n)에 결합된 감지 증폭기/기록 구동기 회로(411, 412, 413, …41n)뿐 아니라 전달 게이트(401) 내지 (40n), 상기 용장 메모리 셀 보조 블럭(311) 내지 (31n)에 결합된 전달 게이트(401, 402, 403, …40n)를 구비하고, 상기 감지 증폭기/기록 구동기 회로 (411) 내지 (41n) 사이에 공유된 입력/출력 데이타 버퍼 회로(43)를 구비한다. 그러므로, 어떤 용장 감지 증폭기/기록 구동기 회로는 용장 메모리 셀 블럭(31)에 대해 제공된다. 상기 로우 어드레스 디코더 회로(351) 내지 (35n) 및 감지 증폭기/기록 구동기 회로(411) 내지(41n)은 블럭 선택 신호 BSSO 내지 BSSn을 선택적으로 인에이블하며, 상기 컬럼 선택기 회로(391) 내지 (39n)은 각각의 정규 메모 셀 블럭(301) 내지(30n)으로부터 컬럼 어드레스에 할당된 컬럼을 선택하기 위해 컬럼 선택 신호 CSS에 응답한다. 상기 전달 게이트(401) 내지 (40n)은 용장 컬럼 선택 신호 SY1 내지 SYn에 응답하고 상기 관계된 감지 증폭기/기록 구동기 회로(411) 내지 (41n)과 함께 용장 메모리 셀 보조 블럭(311) 내지 (31n)을 결합한다. 이 순간에서, 상기 감지 증폭기/기록 구동기 회로(411) 내지 (41n)은 다수의 증폭기 수단으로서 제공되며, 상기 전달 게이트(401) 내지 (40n)중 하나는 전달 수단으로서 제공된다.

따라서, 랜덤 억세스 메모리 장치는 아래에 따라 동작한다. 상기 정규 메모리 셀의 어떤 컬럼이 상기 용장 메모리 셀 서브-블록(311) 내지 (31n)과 대치되지 않는 경우, 상기 컬럼 어드레스 디코더 회로(36)와 블럭 어드레스 디코더 회로(37)는 동시에 디스에이블 신호 KL없이 인에이블되며, 상기 블럭 어드레스 디코더 회로(37)는 정규 로우 어드레스 디코더 회로(351) 내지 (35n)중 하나와 상기 외부 컬럼 어드레스 비트AYO 내지 AYj에 기초한 감지 증폭기/기록 구동기 회로(411) 내지 (41n) 중 하나를 인에이블한다. 판독 위상 동작시, 상기 인에이블된 정규 로우 어드레스 디코더 회로는 상기 미리 디코드된 신호 ACXO 내지 ACXi/ADXO 내지 ADXi에 응답하며, 워드 라인 WL1 내지 WLS 중 하나를 구동시킨다. 따라서. 데이타 비트는 관련된 메모리 셀 블럭의 선택된 워드 라인을 관련된 디지트 라인쌍 D1 내지 Dt에 결합하는 정규 메모리 셀로부터 판독된다. 상기 관련된 컬럼 선택 회로는 컬럼 선택 신호 CSS에 응답하여, 관련된 감지 증폭기/기록 구동기 회로에 디지트 라인쌍 D1 내지 Dt상의 데이타 비트중 하나를 전달한다, 상기 선택된 데이타 비트를 표시하는 미분 전압은 감지 증폭기에 의해 발생되며, 발생된 미분 전압은 상기 입력/출력 데이타 버퍼 회로(43)에 의한다. 상기 판독 데이타 비트는 입력/출력 데이타 버퍼 회로(43)로부터 유도된다.

다른말로 하면, 상기 랜덤 억세스 메모리 장지가 기록-인 위상 동작에 기입되는 경우, 기록-인 데이타 비트가 구해지며 상기 선택된 워드 라인과 결합된 선택된 정규 메모리 셀 블럭의 정규 메모리 셀 중 하나로 기록된다.

다른말로 하면, 결함 정규 메모리 셀의 컬럼이 각각 용장 메모리 셀 또는 용장 메모리 셀 서브-블럭(311) 내지 (31n)과 대치되는 경우, 상기 프로그램 회로(38)는 퓨즈 소자를 선택적으로 브레이킹하므로서 결함 정규 메모리 셀의 컬럼에 할당된 블럭 및 컬럼 어드레스 셋을 기억한다. 상기 랜덤 억세스 메모리 장치가 판독위상에 설정되는 경우, 미리 디코드된 어드레스 신호 ACYO 내지 ACYj/ADYO 내지 ADYj는 상기 프로그램 회로(38)에 외부 컬럼 어드레스 비트는 AYO 내지 AYj에 의해 표시된 블럭 및 컬럼 어드레스를 공급하고, 상기 프로그램 회로는 블럭 및 컬럼 어드레스와 거기에 기억된 블럭 및 컬럼 어드레스의 셋을 비교한다. 상기 블럭 및 컬럼 어드레스가 어떤 하나의 블럭 및 컬럼 어드레스 셋과 일지하는 경우에, 상기 블럭 및 컬럼 어드레스 디코더 회로(37, 38)는 여기에 기술된 회로로서 동작한다. 그러므로, 상기 블럭 및 컬럼 어드레스가 블럭 및 컬럼 어드레스중 하나와 매치되는 경우, 상기 프로그램 회로(38)는 디스에이블 신호 KL과 함께 컬럼 및 블럭 어드레스 디코더 회로(36, 37)를 디스에이블되며, 활성 레벨에 대해 용장 컬럼 선택 신호 SY1 내지 SYn 중 하나를 시프트한다, 상기 블럭 어드레스 디코더 회로(37)이 미리 디코드된 컬럼 어드레스 신호 ACYO 내지 ACYj/ADYO 내지 ADYj의 상부 등급에 응답하지 않으며, 활성 레벨의 용장 컬럼 선택 신호에 응답하게 된다, 그때, 상기 블럭 어드레스 디코더 회로(37)가 활성 레벨로 용장 컬럼 선택 신호에 대응한 블럭 선택 신호중 하나를 시프트하며. 상기 활성 레벨의 블럭 선택 신호는 로우 어드레스 디코더 회로 뿐 아니라 감지 증폭기/기록 구동기 회로를 인에이블한다. 상기 전달 게이트(401) 내지 (401) 중 하나가 활성 레벨의 용장 컬럼 선택 신호와 턴온되고, 데이타 비트는 관련된 용장 메모리 셀 서브-블럭에서 관련된 감지 증폭기/기록 구동기 회로까지 전달된다. 상기 용장 메모리 셀 보조 블럭에서 판독된 데이타 비트는 상기 감지 증폭기/기록 구동기 회로에 의해 발생되며, 입력/출력 데이타 버퍼 회로(13)에 전달된다. 상기 랜덤 억세스 메모리 장치가 기록 위상에 설정되는 경우, 기록-인 데이타 비트가 전파되고 용장 메모리 셀중 하나에 기억된다.

전의 상술에서 이해할 수 있는 바와같이, 랜덤 억세스 메모리 장지에 일체된 블럭 디코더 회로(37)는 결함 정규 메모리 셀의 컬럼과 용장 메모리 셀 서브 블럭의 컬럼이 다른 정규 메모리 셀 블럭인 때 조차도 용장 메모리 셀 보조 블럭(311) SOWL (31n) 중 소정의 하나로부터 판독될 데이타 비트를 허용하며, 생산성을 향상시킨다.

제7도를 참고하면. 본 발명을 실현하는 또다른 랜덤 억세스 메모리 장치가 설명된다. 제7도에 도시된 랜덤 억세스 메모리 장치는 선택적으로 상기 정규 메모리 셀 블럭과 관계된 용장 메모리 셀 서브-블럭(51a, 51b)을 제외하고는 제1실시예의 회로 배열과 유사하고, 블럭 어드레스 디코더 회로(52)는 상기 용장 메모리 셀 서브 블럭(51a, 51b)과 관계한 정규 메모리 셀 블럭(303) 내지 (30n)에 대한 제1디코더 유닛과, 어떤 용장 메모리 셀 서브 블럭없이 정규 메모리 셀 불럭(301, 302)에 대한 제2디코더 유닛을 포함한다. 상기 제1디코더 유닛은 제6도에 도시된 디코더 유닛(37m)에 대한 회로 배열과 유사하며 제2디코더 유닛 각각은 제8도에 도시된 바와같이 NAND 게이트 NA4 및 NA5, 인버터 IV5, IV6, IV7를 구비한다. 상기 NAND 게이트 NA5는 디스에이블 신호 KL 존재시 NAND게이트 NA4에 공급된 미리 디코드된 컬럼 어드레스 신호를 무시하여 로직 "1" 비트를 발생하며, 상기 인버터 IV7은 블럭 선택 신호 BSSl 또는 BSS2을 로직 "0" 레벨로 시프트한다. 이 이유에 대해, 관련된 로우 어드레스 디코더 회로 및 감지 증폭기/기록구동기 회로는 인애이블되지 않는다. 그러므로, 상기 디스에이블 신호 KL이 로직 "0" 레벨로 떨어질 때, 인버터 IV6는 로직 "1" 비트를 가지고 NAND 게이트 NA5를 인에이블하고, 인버터 IV7은 NAND 게이트 NA4에 공급된 미리 디코드된 컬럼 어드레스 신호에 의존하여 로직 "1"과 로직 "0" 사이의 블럭 선택 신호 BSS1 또는 BSS2를 시프트한다.

다른 회로 동작은 유사하며, 더 이상의 상세한 설명은 간단함을 목적으로 여기에서 기술되지 않는다.

본 발명의 륵별한 실시에가 도시되어 기술되었을지라도, 본 발명의 변화 및 수정은 본 발명의 사상과 범주에서 벗어남이 얼이 당업자에 의해 나타남은 자명한 일이다. 예로, 본 발명에 따른 랜덤 억세스 메모리 장치는 다를 부품 장지와 함께 큰 울트라 스케일 집적으로 일체될 수 있다.

Claims

(a) 컬럼 어드레스를 각각 할당하는 정규 메모리 셀의 컬럼을 가지며 블럭 어드레스를 할당하는 다수의 정규 메모리 셀블럭(301 내지 30n)과, (b) 상기 다수의 정규 메모리 셀 블럭중 하나에 관계하여 용장 메모리 셀(311/312/313/31n)의 적어도 하나의 컬럼을 구비하며, 상기 용장 메모리 셀 각각은 데이타 비트를 기억하며, 상기 다수의 정규 메모리 셀 블럭중 하나의 정규 메모리 셀의 컬럼중 하나는 상기 컬럼중 하나가 적어도 하나의 컬럼 정규 메모리 셀을 포함할때 적어도 하나의 용장 메모리 셀의 컬럼과 대체되며, (c) 다수의 정규 메모리 셀 블럭중 하나와 다수의 정규 메모리 셀 블럭중 다른 것에 각각 관계된 다수의 로우 어드레스 디코더 회로(351 내지 35n)를 구비하며, 상기 블럭 어드레스중 하나를 표시하는 블럭 선택 신호(BSSO 내지 BSSn)로 선택적으로 인에이블 되며, (d) 상기 다수의 메모리 셀 불럭에 각각 관계한 다수의 컬럼 선택기 회로(391 때지 39n)를 구비하고, 각각은 관련된 정규 메모리 셀 블럭으로부터 정규 메모리 셀의 컬럼을 선택하기 위해 상기 컬럼 어드레스중 하나를 표시하는 컬럼 선택 신호(CSS)에 응답하며, (e)용장 메모리 셀의 적어도 하나의 컬럼에 연결된 적어도 하나의 전달 수단(401/402/403/40n)을 구비하고, 상기 용장 메모리 셀에 기억된 상기 데이타 비트중 하나를 전달하기 위해 용장 컬럼 선택 신호(SY1/SYn)에 응답하며, (f) 판독 모드와 기록 동작 모드에 대해 다수의 컬럼 선택기 회로에 각각 연결된 다수의 증폭기 수단(411 내지 41n)을 구비하며, 상기 다수기 증폭기 수단중 하나는 또한, 전달 수단에 연결되고 다수의 증폭기 수단은 상기 블럭 선택 신호에 선택적으로 인에이블되는 랜덤 억세스 메모리 장치에 있어서, (g) 적어도 하나의 결함 정규 메모리 셀을 포함하는 상기 정규 메모리 셀중 하나에 할당된 블럭 및 컬럼 어드레스 셋을 기억하고 상기 블럭 및 컬럼 어드레스가 상기 블럭 및 컬럼 어드레스 셋과 일치하는지 아닌지를 보여주기 위해 외부 어드레스 비트(AYO 내지 AYj)에 의해 표시된 블럭 및 컬럼 어드레스를 비교하는 프로그램 회로(38)를 구비하며, 상기 프로그램 회로는 상기 블럭 및 컬럼 어드레스가 상기 블럭 및 컬럼 어드레스 셋과 일치할 때 디스에이블 신호(KL) 및 용장 컬럼 선택 신호를 발생하며, (h) 상기 디스에이블 신호외 부재시 상기 컬럼 어드레스중 하나를 표시하는 1부 어드레스 비트 부분에 기초하여 활성 신호로 상기 컬럼 선택 신호를 선택적으로 시프팅하는 컬럼 어드레스 디코더 회로(36)를 구비하고, (i) 상기 디스에이블 신호의 부재시 상기 블럭 어드레스중 하나를 표시하는 외부 어드레스 비트중 다른 것에 기초하여 활성 레벨로 상기 블럭 선택 신호를 선택적으로 시프팅하는 블럭 어드레스 디코더 회로(37 ; 52)를 구비하며, 상기 블럭 어드레스 디코더 회로는 상기 활성 레벨로 용장 메모리 셀의 적어도 하나의 컬럼에 관계한 다수의 정규 메모리 셀 블럭중 하나를 표시하는 블럭 선택 신호중 하나를 시프팅하기 위한 디스에이블 신호 존재시 용장 컬럼 선택 신호에 응답하는 랜덤 억세스 메모리 장치.
제1항에 있어서, 상기 다수의 증폭기 수단은 다수의 감지 증폭기/기록 구동회로(411 내지 41n)에 의해 실행되는 랜덤 억세스 메모리 장치.
제1항에 있어서, 상기 블럭 어드레스 디코더 회로(37)는 (i-1) 상기 적어도 하나의 용장 메모리 셀 컬럼에 관계된 다수의 정규 메모리 셀 블럭중 하나에 관계한 적어도 하나의 제1디코더 유닛(37m)을 구비하며, (i-1-1) 상기 외부 어드레스 비트중 다른 미리 디코드된 신호 셋을 가지는 제1NAND(NA3) 게이트, (i-1-2) 상기 디스에이블 신호로 디스에이블된 제1NOR 게이트(NR1)를 가지며, 상기 제1NAND 게이트의 출력 신호에 응답하고, 상기 제1NOR 게이트의 출력 신호와 용장 컬럼 선택 신호에 응답하는 제2NOR 게이트(NR2)와, 상기 제2NOR 게이트에 결합된 제1인버터(IV4)를 가지, 상기 블럭 선택 신호중 하나를 발생하는 랜덤 억세스 메모리 장치.
제1항에 있어서, 상기 블럭 어드레스 디코더 회로(52)는 (i-1) 상기 적어도 하나의 용장 메모리 셀 컬럼과 관계하며 다수의 정규 메모리 셀 블럭중 하나에 관계하여 적어도 하나의 제1디코더 유닛(37m)을 구비하고 (i-1-1) 상기 외부 어드레스 비트중 다른 미리 디코드된 신호를 가지는 제1NAND 게이트(NA3)와, (i-1-2) 상기 디스에이블 신호로 디스에이블된 제1NOR 게이트(NRl)를 가지며, 상기 제1NAND 게이트의 출력 호모에 응답하고, (i-1-3) 상기 제1NOR 게이트의 출력 신호와 용장 컬럼 선택 신호에 응답하는 제2NOR 게이트(NR2)와, (i-1-4) 상기 제2NOR 게이트에 결합된 제1인버터(IV4)를 가지며, 상기 블럭 선택 신호중 하나를 발생하며, (i-2) 상기 다수의 정규 메모리 셀 블럭중 다른 것에 관계한 다수의 제2디코더 유닛을 가지며, 각각은 (i-2-1) 상기 외부 어드레스 비트중 다른 것중 미리 디코드된 또다른 신호 셋을 가지는 제2NAND 케이트(NA4)와, (i-2-2) 상기 제2NAND 게이트에 결합된 제2인버터(IV5)와, 상기 디스에이블 신호를 가지는 제3인버터(IV6)와, (i-2-4) 상기 제2 및 제 3인버터의 출력 노드에 결합된 제3NAND 게이트(NA5)와, (i-2-5) 상기 다수의 블럭 선택 신호중 다른 것을 발생하기 위해 상기 제3NAND 게이트에 연결된 제4인버터(IV7)를 가지는 랜덤 억세스 메모리 장치.